專利名稱：一種高密度、高魯棒性的亞閾值存儲電路的制作方法
技術領域：
本實用新型涉及一種高密度、高魯棒性的亞閾值存儲電路，屬于集成電路設計領域。
背景技術：
存儲電路是現(xiàn)代數(shù)字系統(tǒng)的重要組成部分，存儲密度不斷增加的同時功耗問題越來越成為人們關注的熱點，特別是隨著便攜式設備的普及。亞閾值設計通過降低數(shù)字電路的電源電壓到晶體管的閾值電壓以下來成平方關系的降低電路的動態(tài)及靜態(tài)功耗。研究表明，數(shù)字電路能耗最優(yōu)的工作電壓位于亞閾值區(qū)域，因此亞閾值設計在近年成為了人們研究的熱點，特別是亞閾值存儲電路的研究。雖然亞閾值存儲電路在降低功耗方面有巨大的優(yōu)勢，但是電源電壓低至亞閾值區(qū)域對設計高魯棒性，高穩(wěn)定性的電路提出了挑戰(zhàn)。亞閾值條件下，晶體管的漏端電流不再呈現(xiàn)超閾值區(qū)的平方關系，而是呈指數(shù)關系，因此亞閾值電路更容易受PVT變化的影響。當電源電壓降低到亞閾值時，晶體管的驅動電流迅速下降，標志電路能否正常工作的開啟關斷電流比Ion/Ioff由超閾值區(qū)的IO7下降到亞閾值區(qū)的IO3-IO4,因此傳統(tǒng)的超閾值區(qū)通過平衡上拉網絡(Pull-Up Network, PUN)和下拉網絡(Pull-Down Network, PDN)來達到電路設計最優(yōu)的方式已不再適用于亞閾值區(qū)。有文獻指出在亞閾值區(qū)，傳統(tǒng)通過尺寸設計來平衡讀寫操作的六管存儲單元讀出操作失敗。另一方面，亞閾值區(qū)晶體管的驅動能力大大降低，如何才能將數(shù)據有效寫入交叉耦合的反相器對也成為亞閾值設計考慮的重點，特別是 在snfp工藝角下。因為亞閾值晶體管開啟關斷電流比Ion/Ioff只有103_104，要保證最壞情況下(讀出單元與其他單元存儲內容相反)的讀出操作，每根位線上的存儲單元數(shù)將大大降低，特別是在單端讀出操作情況下，如何保證讀位線的高電位不被其他單元泄漏電流拉低也成為亞閾值存儲單元設計考慮的重要問題。
發(fā)明內容本實用新型要解決的問題是亞閾值條件下，存儲單元的寫能力大大減弱，現(xiàn)有技術多數(shù)采用外圍寫輔助電路來提高亞閾值存儲單元的寫能力。本實用新型為克服現(xiàn)有技術的缺陷，提供一種高密度、高魯棒性的亞閾值存儲電路，提高單端讀操作在最壞情況下的開啟電流與非進行讀操作單元泄漏電流之和的比，使得單根位線上所能串聯(lián)的存儲單元數(shù)大大提升。為實現(xiàn)上述目的，本實用新型采取的技術方案是一種高密度、高魯棒性的亞閾值存儲元電路，其特征是，包括四個PMOS管PO P3，六個NMOS管NO N5，其中PMOS管PO與NMOS管NO，PMOS管Pl與NMOS管NI以及PMOS管P2與NMOS管N2分別構成第一、第二、第三反相器，第一反相器與第二反相器與NMOS管N4組成交叉耦合的反相器鏈，電路的連接關系如下第一反相器中，PMOS管PO的襯底與柵端連接在一起并與NMOS管NO的柵端連接后作為第一反相器的輸入端，PMOS管PO的漏端與NMOS管NO的漏端連接后作為第一反相器的輸出端，PMOS管PO的源端連接電源VDD，NMOS管NO的襯底與源端連接在一起并接地VSS ；第二反相器中，PMOS管Pl的襯底與柵端連接在一起并與NMOS管NI的柵端連接后作為第二反相器的輸入端，PMOS管Pl的漏端與NMOS管NI的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管Pl的源端連接電源VDD，NMOS管NI的襯底與源端連接在一起并接地VSS ；第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS ； 第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非■，PMOS管P3與NMOS管N3構成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非兩廳，NMOS管N3的襯底與柵端連接在一起并連接寫字線WWL，PM0S管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線 RBL0與現(xiàn)有技術相比，本實用新型具有以下優(yōu)點及顯著效果(I)本實用新型在寫操作時，采用NMOS管N4切斷由PMOS管PO、PMOS管PU NMOS管MKNMOS管NI組成的交叉耦合反相器鏈，同時寫位線上的數(shù)據信號經傳輸門輸入到PMOS管PU NMOS管NI管組成的反相器的輸入端，這樣寫操作等效于由寫位線驅動反相器，見附圖6，因此在任何工藝角下無需保證外部驅動能力大于內部的互鎖能力就能將數(shù)據正確寫入存儲單兀，與能力大大提聞。⑵PMOS管PO、PU NMOS管N4的襯底端連接到各自的柵端，采用此方式的連接有以下幾個方面的優(yōu)點(a)提高PMOS晶體管的電流驅動能力，增強保持狀態(tài)下的保持噪聲容限；(b)保持時N4管開啟，采用柵與襯底的連接在一起的方式提高NMOS的傳輸能力，提高存儲單元保持狀態(tài)時的噪聲容限；(c)柵與襯底連接方式在讀寫操作時能動態(tài)調節(jié)閾值電壓的變化，增強了存儲單元的工藝偏差容忍度。(3)PM0S管P3的柵與襯底端相連能提高讀操作時的開啟關斷電流比Ion/Ioff，使得一根位線所能串聯(lián)的存儲單元數(shù)大大提高，增加了存儲單元的存儲密度。(4)采用讀寫操作分離技術消除了讀操作時對單元內部存儲節(jié)點的影響。(5)寫能力的提高使得單元的寫操作無需外圍電路的輔助，簡化了外圍電路的復雜性。(6)在最壞的寫條件下，可將數(shù)據正確的寫入存儲節(jié)點而無需外圍的寫輔助電路，同時在最壞讀操作條件下，能提高開啟關斷電流比保證正確讀出數(shù)據，提高存儲單元的密度。

圖I是本實用新型存儲電路的結構圖；[0017]圖2是本實用新型的存儲電路的工作波形(a)讀操作，(b)寫操作；圖3是本實用新型寫操作等效電路圖；圖4是在SNFP工藝角下現(xiàn)有6管技術與本實用新型寫入數(shù)據仿真波形(a) SNFP工藝角下現(xiàn)有6管技術寫操作，(b)SNFP工藝角下本實用新型寫操作；圖5是存儲模塊中單列存儲單元結構及最壞情況讀操作示意圖；圖6是FNSP工藝角，最壞讀操作條件(讀單元與一列中其余單元存儲內容相反) 下現(xiàn)有8管技術讀“O”操作；圖7是FNSP工藝角，最壞讀操作條件(讀單元與一列中其余單元存儲內容相反)下本實用新型讀“O”操作。
具體實施方式
參看圖I，本實用新型存儲單元電路，包括四個PMOS管PO P3，六個NMOS管NO N5，其中 PMOS 管 PO 與 NMOS 管 NO，PMOS 管 Pl 與 NMOS 管 NI 以及 PMOS 管 P2 與 NMOS 管 N2分別構成第一、第二、第三反相器，第一反相器與第二反相器以及NMOS管N4構成交叉耦合的反相器結構，電路的連接關系如下第一反相器中，PMOS管PO的襯底與柵端連接在一起并與NMOS管NO的柵端連接后作為第一反相器的輸入端，PMOS管PO的漏端與NMOS管NO的漏端連接后作為第一反相器的輸出端，PMOS管PO的源端連接電源VDD，NMOS管NO的襯底與源端連接在一起并接地VSS ；第二反相器中，PMOS管Pl的襯底與柵端連接在一起并與NMOS管NI的柵端連接后作為第二反相器的輸入端，PMOS管Pl的漏端與NMOS管NI的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管Pl的源端連接電源VDD，NMOS管NI的襯底與源端連接在一起并接地VSS ；第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS ；第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非·，PMOS管P3與NMOS管N3構成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非·，NMOS管N3的襯底與柵端連接在一起并連接寫字線WWL，PM0S管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線 RBL0本實用新型的讀操作是內部存儲節(jié)點信號驅動由PMOS管P2、NMOS管N2組成的反相器產生反向的信號，該反向信號通過由讀字線信號RWL控制開啟的N5管傳輸?shù)阶x位線RBL上，外部邏輯通過識別RBL上的信號讀出存儲單元內的數(shù)據完成單端讀操作；寫操作時，由寫字線的非信號·控制的N4管切斷，寫位線WBL上的數(shù)據信號通過寫字線信號WffL及寫字線信號的非信號兩瓦控制開啟的傳輸門驅動由PMOS管PUNMOS管NI組成的反相器將數(shù)據寫入存儲單元內部完成單端寫操作。本實用新型的工作原理如下A,讀操作對于現(xiàn)有6管單元，假設存儲節(jié)點Q端為“0”，QB端為“1”，讀“0”操作時，字線開
啟后，Q點電位會由于傳輸管與Q端下拉管的分壓處在一個中間電位值，當此電壓值達到存儲單元反相器的翻轉電壓(Vtrip)時，存儲單元內容發(fā)生翻轉導致存儲數(shù)據發(fā)生改變。本發(fā)明采用讀寫路徑分離結構，通過NMOS管N5、N3晶體管拉低讀位線至外部邏輯能識別的電位讀出存儲單元內數(shù)據，因為讀路徑從存儲單元內部分離且均采用最小尺寸晶體管，其對存儲節(jié)點的影響只是呈現(xiàn)一個很小的負載電容，因此不會導致存儲單元內部數(shù)據發(fā)生翻轉。附圖2(a)為本實用新型的讀操作波形。 B，寫操作亞閾值條件下，晶體管的驅動能力大大降低，因此亞閾值工作條件下存儲單元的寫能力迅速下降，現(xiàn)有6管單元采用NMOS管作為驅動單元內部節(jié)點的傳輸管，在SNFP工藝角下，NMOS的驅動能力變得更糟，存儲單元內部PMOS驅動能力增強，NMOS傳輸管的驅動能力無法打破內部交叉耦合反相器的互鎖能力將數(shù)據寫入存儲節(jié)點而出現(xiàn)寫失敗。因此現(xiàn)有的亞閾值存儲器設計中均采用寫輔助電路，提高寫操作時的電源電壓的方法提高存儲單元的與能力。本實用新型在寫操作時通過N4管切斷交叉耦合反相器鏈，同時采用傳輸門結構的單端寫結構，能同時傳數(shù)據“0”和數(shù)據“1”，并由傳輸門的輸出驅動由PMOS管PUNMOS管NI組成的反相器的輸入端進行寫操作，寫操作工作波形見附圖2(b)，附圖3為本發(fā)明在寫操作時的等效電路，圖中表明采用本實用新型的寫操作消除了現(xiàn)有6管結構NMOS傳輸管驅動能力需大于反相器互鎖能力的限制，在最壞工藝角SNFP下，數(shù)據仍能被正確寫入且不需要采用任何寫輔助電路，寫能力及寫噪聲容限大大提高。附圖4顯示了傳統(tǒng)6T和本發(fā)明在SNFP工藝角下寫操作波形，圖中明顯可以看出本實用新型在SNFP下仍可正常寫入數(shù)據，而現(xiàn)有6管單元出現(xiàn)寫失敗。C，保持操作本實用新型采用讀寫分離，讀噪聲容限將大于保持噪聲容限，同時本實用新型在寫操作時切斷交叉耦合反相器鏈，寫噪聲容限等于反相器的噪聲容限，因此本實用新型的單元穩(wěn)定性由保持噪聲容限決定。本實用新型中PMOS管PO、Pl襯底接各自的柵極，提高PMOS管的驅動能力，平衡各工藝角下的保持能力，提高保持噪聲容限及工藝偏差容忍度。D，提高存儲單元開啟關斷電流比及存儲密度亞閾值工作條件下，晶體管的開啟關斷電流比Ion/Ioff為IO3-IO4,而在超閾值區(qū)該值達到了 107，因此亞閾值存儲器的存儲密度比超閾值區(qū)大大降低。根據亞閾值區(qū)域晶體管漏端的電流公式Isub=^uefCox(m-\)V/-QxpC^)[\-Qxp(-^-)]
LeffvT其中Isub為漏端電流,W為晶體管的寬度，Leff為晶體管的有效長度，Ueff為載流子的遷移率，Cm為單位面積的柵電容,Vt = kT/q為熱電壓，k為波爾茲曼常數(shù),T為溫度，q為電子電量，m為亞閾值斜率因子，Vgs為晶體管柵源電壓，Vth為晶體管閾值電壓，Vds為晶體管漏源電壓。亞閾值電流與柵源電壓及閾值電壓之間成指數(shù)關系，因此亞閾值電路更容易受PVT的影響，所以在進行存儲單元陣列的設計時要留有充分的冗余度以保證在最壞情況讀操作下(圖5)讀位線上的信號不會被其余單元泄漏電流拉低到后續(xù)邏輯無法識別的電位導致讀出錯誤，因此低的開啟關斷電流比及對工藝偏差的敏感嚴重限制了存儲密度的提聞。亞閾值條件下，PMOS管的驅動能力遠遠小于NMOS管的驅動能力，有論文指出在130nm工藝下，|Vgs| = Vds = 200mV時，PMOS管的最小電流只有NMOS管的22%。特別是在FNSP工藝角下，PMOS的驅動能力大大降低,而NMOS的泄漏電流大大增加,這使得位線所能串聯(lián)的單元數(shù)受到極大的限制。Abhijit Sil等人提出的采用常規(guī)連接(PM0S管的襯底接電源VDD)的8管存儲單元結構在位線掛載64個存儲單元，并在FNSP工藝角最壞情況(見圖5)讀操作條件下，單元讀“O”讀“I”操作如附圖6所示，圖中讀“I”操作可正確讀 出，而讀“O”操作由于在FNSP工藝角下PMOS管驅動能力的下降及一列中其余存儲單元亞閾值泄漏電流的增加導致讀位線高電位被拉低到26. 9mV，只占位線高電位的9%，遠低于后續(xù)邏輯所能識別的高電位，最終使得讀出數(shù)據出錯。本實用新型中將PMOS管P3的襯底端連接到柵端，根據晶體管閾值電壓公式Vth = Vtho + γ(^\2φρ + VsbI -亦么 I)式中，Vth為晶體管的閾值電壓,Vtho為沒有襯底偏置時候的閾值電壓，Y為體效應系數(shù)，2ΦΡ是硅表面勢，Vsb為源襯底電壓。當PMOS的柵接高電位時，PMOS管關斷，此時PMOS管與常規(guī)連接的PMOS管關斷狀態(tài)一致。當PMOS管的柵接低電位時，PMOS管襯底也接低電位，其|Vth|下降，根據亞閾值條件下亞閾值漏電流與閾值電壓的指數(shù)關系，PMOS管的驅動電流增強，提高了 PMOS管的開啟關斷電流比Ion/Ioff。考慮NMOS驅動能力較強，為降低泄漏的影響，NMOS采用常規(guī)連接。增強的開啟關斷電流比有助于存儲單元在最壞情況下讀出數(shù)據，附圖7是在工藝角為FNSP下采用襯底與柵連接結構的讀出波形，讀位線的高電位由原來的26. 9mV(9% )提升到了 140. 7mV(47% )，數(shù)據被正確讀出。本實用新型采用PMOS的柵端與襯底端連接的結構能有效提高PMOS管的開啟關斷電流比，解決了最壞情況最壞工藝角下讀操作失敗的問題且無需額外的消耗。同時提高的開啟關斷電流比能有效提高存儲單元的密度，仿真表明本實用新型設計在FNSP工藝角，最壞讀操作條件下單根位線最多能掛載100個存儲單元，而Leland Chang等人發(fā)表在IEEE論文上的8管結構在相同條件下只能掛載6個單元。本實用新型通過切斷交叉耦合反相器鏈，由寫位線信號通過傳輸門直接驅動PMOS管PU NMOS管NI組成的反相器的輸入端的結構解決了亞閾值區(qū)域，工藝角為SNFP時無法正確寫入數(shù)據的問題。通過讀寫路徑分離消除了讀操作對存儲單元內部節(jié)點的影響。PMOS管柵端與襯底端連接的結構不僅提高了 PMOS管的開啟關斷電流及單元存儲密度，還平衡了存儲單元內部上拉網絡和下拉網絡的能力，提高了單元保持噪聲容限及工藝偏差容忍度。
權利要求1.一種高密度、高魯棒性的亞閾值存儲電路，其特征是，包括四個PMOS管P(TP3，六個NMOS 管 MTN5，其中 PMOS 管 PO 與 NMOS 管 NO, PMOS 管 Pl 與 NMOS 管 NI 以及 PMOS 管 P2 與NMOS管N2分別構成第一、第二、第三反相器，第一反相器與第二反相器與NMOS管N4組成交叉耦合的反相器鏈，電路的連接關系如下 第一反相器中，PMOS管PO的襯底與柵端連接在一起并與匪OS管NO的柵端連接后作為第一反相器的輸入端，PMOS管PO的漏端與NMOS管NO的漏端連接后作為第一反相器的輸出端，PMOS管PO的源端連接電源VDD，NM0S管NO的襯底與源端連接在一起并接地VSS ；第二反相器中，PMOS管Pl的襯底與柵端連接在一起并與NMOS管NI的柵端連接后作為第二反相器的輸入端，PMOS管Pl的漏端與NMOS管NI的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管Pl的源端連接電源VDD，NMOS管NI的襯底與源端連接在一起并接地VSS ； 第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS ； 第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非WWL , PMOS管P3與NMOS管N3構成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非_ , NMOS管N3的襯底與柵端連接在一起并連接寫字線WWL，PMOS管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線RBL。
專利摘要一種高密度、高魯棒性的亞閾值存儲電路，包括四個PMOS管P0~P3，六個NMOS管N0~N5，其中PMOS管P0與NMOS管N0,PMOS管P1與NMOS管N1以及PMOS管P2與NMOS管N2分別組成第一、二、三共三個反相器，第一、二反相器與NMOS管N4管組成交叉耦合的反相器鏈，第一反相器的輸入連接第二反相器的輸出，第二反相器的輸入連接NMOS管N4的漏端，N4的源端連接第一反相器的輸出，第一反相器的輸出連接第三反相器的輸入，第三個反相器的輸出連接NMOS管N5的源端，N5的漏端連接讀位線RBL，第二個反相器的輸入連接到PMOS管P3、NMOS管N3組成的傳輸門的輸出端，而傳輸門的輸入端接寫位線WBL，PMOS管P0~P3、NMOS管N3~N5管襯底與柵連接。
文檔編號G11C11/40GK202549309SQ201220051620
公開日2012年11月21日 申請日期2012年2月17日 優(yōu)先權日2012年2月17日
發(fā)明者仇名強, 代月花, 吳秀龍, 孟堅, 徐超, 李正平, 柏娜, 譚守標, 陳軍寧 申請人:安徽大學