專利名稱：時(shí)鐘用異步fifo存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子元件領(lǐng)域，特別是涉及一種時(shí)鐘用異步FIFO存儲(chǔ)器。
背景技術(shù)：
當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是同步化設(shè)計(jì)，即對(duì)所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來控制。但是隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，更多元件集成在同一裸片上，使裸片尺寸越來越大，這容易造成時(shí)鐘偏差。在集成電路的設(shè)計(jì)中，一些新的方法，如整體異步局部同步(GALS)結(jié)構(gòu)正在替代通常的同步方法，它不需要整體采用單一時(shí)鐘因而避免了時(shí)鐘的不確定性問題，另外在SoC芯片中也往往包含多個(gè)時(shí)鐘。但多時(shí)鐘域帶來的一個(gè)問題就是，不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域之間的傳遞。如何設(shè)計(jì)異 步時(shí)鐘域之間的接口電路就成了一個(gè)必須考慮的問題。異步FIFO (First In First Out)是解決這個(gè)問題一種簡便、快捷的方案。異步FIFO是一種先進(jìn)先出的電路，使用在時(shí)鐘頻率不同的數(shù)據(jù)接口部分，用來存儲(chǔ)、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸?，F(xiàn)在的異步FIFO存儲(chǔ)器一般都是拘泥于格雷碼設(shè)計(jì)方式，它有著自身的缺點(diǎn)。由于格雷碼是一種具有反射特性和循環(huán)特性的單步自補(bǔ)碼，它的碼長2n決定了存儲(chǔ)器的深度一定要是2n-l，即若實(shí)際需要深度為9的存儲(chǔ)器，則只能設(shè)計(jì)出深度為16的存儲(chǔ)器來替代。由于FIFO先進(jìn)先出的工作機(jī)制，大的FIFO這不僅造成電路面積和功耗的增加，還使得數(shù)據(jù)的輸出延遲(latency)增大。

實(shí)用新型內(nèi)容本實(shí)用新型主要解決的技術(shù)問題是提供一種時(shí)鐘用異步FIFO存儲(chǔ)器，能夠提高電路速度，簡化電路結(jié)構(gòu)，降低生產(chǎn)成本。為解決上述技術(shù)問題，本實(shí)用新型采用的一個(gè)技術(shù)方案是提供一種時(shí)鐘用異步FIFO存儲(chǔ)器，包括數(shù)據(jù)輸入端、主放大電路、雙端口存儲(chǔ)單元、邏輯控制電路、讀/寫地址譯碼電路、讀寫控制存儲(chǔ)電路和數(shù)據(jù)輸出端，所述數(shù)據(jù)輸入端、主放大電路、雙端口存儲(chǔ)單元和數(shù)據(jù)輸出端依次連接，所述雙端口存儲(chǔ)單元分別與讀/寫地址譯碼電路和邏輯控制電路相連接，所述讀寫控制存儲(chǔ)電路與讀/寫地址譯碼電路相連接。在本實(shí)用新型一個(gè)較佳實(shí)施例中，所述邏輯控制電路包括至少兩個(gè)多路選擇器。在本實(shí)用新型一個(gè)較佳實(shí)施例中，所述讀/寫地址譯碼電路包括讀地址譯碼器和寫地址譯碼器。在本實(shí)用新型一個(gè)較佳實(shí)施例中，所述雙端口存儲(chǔ)單元為雙端口隨機(jī)靜態(tài)存儲(chǔ)器SRAM。在本實(shí)用新型一個(gè)較佳實(shí)施例中，所述讀寫控制存儲(chǔ)電路包括數(shù)據(jù)深度存儲(chǔ)單元和數(shù)據(jù)控制單元。本實(shí)用新型的有益效果是本實(shí)用新型時(shí)鐘用異步FIFO存儲(chǔ)器能夠提高電路速度、簡化電路結(jié)構(gòu)，降低生產(chǎn)成本。
圖I是本實(shí)用新型時(shí)鐘用異步FIFO存儲(chǔ)器一較佳實(shí)施例的結(jié)構(gòu)示意圖；附圖中各部件的標(biāo)記如下1、數(shù)據(jù)輸入端，2、主放大電路，3、雙端口存儲(chǔ)單元，4、邏輯控制電路，5、讀/寫地址譯碼電路，6、讀寫控制存儲(chǔ)電路，7、數(shù)據(jù)輸出端。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型的較佳實(shí)施例進(jìn)行詳細(xì)闡述，以使本實(shí)用新型的優(yōu)點(diǎn)和特征能更易于被本領(lǐng)域技術(shù)人員理解，從而對(duì)本實(shí)用新型的保護(hù)范圍做出更為清楚明確的界定。請(qǐng)參閱圖1，一種時(shí)鐘用異步FIFO存儲(chǔ)器，包括數(shù)據(jù)輸入端I、主放大電路2、雙端口存儲(chǔ)單元3、邏輯控制電路4、讀/寫地址譯碼電路5、讀寫控制存儲(chǔ)電路6和數(shù)據(jù)輸出 端7，所述數(shù)據(jù)輸入端I、主放大電路2、雙端口存儲(chǔ)單元3和數(shù)據(jù)輸出端7依次連接，所述雙端口存儲(chǔ)單元3分別與讀/寫地址譯碼電路5和邏輯控制電路4相連接，所述讀寫控制存儲(chǔ)電路6與讀/寫地址譯碼電路5相連接。另外，所述邏輯控制電路4包括至少兩個(gè)多路選擇器。另外，所述讀/寫地址譯碼電路5包括讀地址譯碼器和寫地址譯碼器。另外，所述雙端口存儲(chǔ)單元3為雙端口隨機(jī)靜態(tài)存儲(chǔ)器SRAM。另外，所述讀寫控制存儲(chǔ)電路6包括數(shù)據(jù)深度存儲(chǔ)單元和數(shù)據(jù)控制單元。區(qū)別于現(xiàn)有技術(shù)，本實(shí)用新型時(shí)鐘用異步FIFO存儲(chǔ)器，能夠提高電路速度，簡化電路結(jié)構(gòu)，降低生產(chǎn)成本。以上所述僅為本實(shí)用新型的實(shí)施例，并非因此限制本實(shí)用新型的專利范圍，凡是利用本實(shí)用新型說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本實(shí)用新型的專利保護(hù)范圍內(nèi)。
權(quán)利要求1.一種時(shí)鐘用異步FIFO存儲(chǔ)器，其特征在于，包括數(shù)據(jù)輸入端、主放大電路、雙端口存儲(chǔ)單元、邏輯控制電路、讀/寫地址譯碼電路、讀寫控制存儲(chǔ)電路和數(shù)據(jù)輸出端，所述數(shù)據(jù)輸入端、主放大電路、雙端口存儲(chǔ)單元和數(shù)據(jù)輸出端依次連接，所述雙端口存儲(chǔ)單元分別與讀/寫地址譯碼電路和邏輯控制電路相連接，所述讀寫控制存儲(chǔ)電路與讀/寫地址譯碼電路相連接。
2.根據(jù)權(quán)利要求I所述的時(shí)鐘用異步FIFO存儲(chǔ)器，其特征在于，所述邏輯控制電路包括至少兩個(gè)多路選擇器。
3.根據(jù)權(quán)利要求I所述的時(shí)鐘用異步FIFO存儲(chǔ)器，其特征在于，所述讀/寫地址譯碼電路包括讀地址譯碼器和寫地址譯碼器。
4.根據(jù)權(quán)利要求I所述的時(shí)鐘用異步FIFO存儲(chǔ)器，其特征在于，所述雙端口存儲(chǔ)單元為雙端口隨機(jī)靜態(tài)存儲(chǔ)器SRAM。
5.根據(jù)權(quán)利要求I所述的時(shí)鐘用異步FIFO存儲(chǔ)器，其特征在于，所述讀寫控制存儲(chǔ)電路包括數(shù)據(jù)深度存儲(chǔ)單元和數(shù)據(jù)控制單元。
專利摘要本實(shí)用新型公開了一種時(shí)鐘用異步FIFO存儲(chǔ)器，包括數(shù)據(jù)輸入端、主放大電路、雙端口存儲(chǔ)單元、邏輯控制電路、讀/寫地址譯碼電路、讀寫控制存儲(chǔ)電路和數(shù)據(jù)輸出端，所述數(shù)據(jù)輸入端、主放大電路、雙端口存儲(chǔ)單元和數(shù)據(jù)輸出端依次連接，所述雙端口存儲(chǔ)單元分別與讀/寫地址譯碼電路和邏輯控制電路相連接，所述讀寫控制存儲(chǔ)電路與讀/寫地址譯碼電路相連接。通過上述方式，本實(shí)用新型時(shí)鐘用異步FIFO存儲(chǔ)器能夠提高電路速度，簡化電路結(jié)構(gòu)，降低生產(chǎn)成本。
文檔編號(hào)G11C11/413GK202650546SQ20122023339
公開日2013年1月2日 申請(qǐng)日期2012年5月23日 優(yōu)先權(quán)日2012年5月23日
發(fā)明者陳 峰 申請(qǐng)人:常州芯奇微電子科技有限公司