利用雙區(qū)塊編程的非易失性存儲系統(tǒng)的制作方法
【專利摘要】公開了一種非易失性存儲系統(tǒng)，其包括：多個區(qū)塊的非易失性存儲元件；多條字線，連接至多個區(qū)塊的非易失性存儲元件，以使得每條字線連接至相鄰區(qū)塊的非易失性存儲元件；多條位線，連接至多個區(qū)塊的非易失性存儲元件；多組字線驅(qū)動器，使得每組字線驅(qū)動器位于兩個相鄰區(qū)塊之間，用于驅(qū)動連接至兩個相鄰區(qū)塊的字線；全局數(shù)據(jù)線；與位線選擇性通信的本地數(shù)據(jù)線；一個或多個選擇電路，選擇性地將全局數(shù)據(jù)線連接至所選擇的本地數(shù)據(jù)線并且將未選擇的本地數(shù)據(jù)線連接至一個或多個未選擇的位線信號；以及控制電路系統(tǒng)，與一個或多個選擇電路和全局數(shù)據(jù)線通信?？刂齐娐废到y(tǒng)通過經(jīng)由全局數(shù)據(jù)線和一個或多個選擇電路對連接至兩個相鄰區(qū)塊的字線施加編程信號以及對適當?shù)奈痪€施加編程信號來對兩個相鄰區(qū)塊的非易失性存儲元件同時編程。
【專利說明】利用雙區(qū)塊編程的非易失性存儲系統(tǒng)
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及數(shù)據(jù)存儲技術(shù)。
【背景技術(shù)】
[0002]半導(dǎo)體存儲器已經(jīng)變得越來越廣泛用于各種電子裝置。例如，在蜂窩電話、數(shù)字照相機、個人數(shù)字助理、移動計算裝置、非移動計算裝置以及其它裝置中使用非易失性半導(dǎo)體存儲器。當在消費類電子裝置中使用半導(dǎo)體存儲器時，期望最小化半導(dǎo)體存儲器所使用的功率量，以便節(jié)省主機電子裝置的電池。另外，消費者通常希望半導(dǎo)體存儲器以足夠的速度運行，使得存儲器不減慢主機電子裝置的操作。
【專利附圖】

【附圖說明】
[0003]圖1是存儲器系統(tǒng)的一個實施例的框圖。
[0004]圖2是存儲器單元的一個實施例的簡化透視圖。
[0005]圖3是描繪可逆電阻切換元件的1-V特性的圖。
[0006]圖4A是三維存儲器陣列的一個實施例的一部分的簡化透視圖。
[0007]圖4B是三維存儲器陣列的一個實施例的一部分的簡化透視圖。
[0008]圖5A描繪了存儲器系統(tǒng)的俯視圖。
[0009]圖5B描繪了三維存儲器的一個實施例的層的子組。
[0010]圖6描繪了存儲器陣列的一種示例結(jié)構(gòu)。
[0011]圖7描繪了存儲器陣列的兩個存儲條(stripe)的結(jié)構(gòu)的一個實施例。
[0012]圖8描繪了隔區(qū)(bay)的一個實施例。
[0013]圖9是數(shù)據(jù)線以及用于將位線經(jīng)由數(shù)據(jù)線連接至列控制電路系統(tǒng)的選擇電路的一個實施例的示意圖。
[0014]圖10是選擇電路的一個實施例的示意圖。
[0015]圖11是復(fù)用器電路的一個實施例的示意圖。
[0016]圖12描繪了存儲器陣列的一部分。
[0017]圖13描繪了存儲器陣列和支持電路系統(tǒng)的一部分。
[0018]圖14描繪了存儲器陣列和支持電路系統(tǒng)的一部分。
[0019]圖15是描述用于對數(shù)據(jù)進行編程的處理的一個實施例的流程圖。
[0020]圖16描繪了存儲器陣列的一部分。
【具體實施方式】
[0021]公開了一種非易失性存儲系統(tǒng)，該非易失性存儲系統(tǒng)減小了對數(shù)據(jù)進行編程所需的功率量，并且允許對非易失性存儲系統(tǒng)中的更多存儲器單元同時編程。在一個示例實施例中，非易失性存儲系統(tǒng)包括多個區(qū)塊的非易失性存儲元件。在一些設(shè)計中，當區(qū)塊被選擇用于編程時，將部分地選擇其它相鄰區(qū)塊，以使得相鄰區(qū)塊的某一部分將具有反向偏置的存儲器單元。盡管相鄰區(qū)塊中的這些反向偏置的存儲器單元不會經(jīng)歷編程以使得其改變數(shù)據(jù)狀態(tài)，但是這些存儲器單元將經(jīng)歷反向偏置存儲器單元電流。如果足夠的存儲器單元被反向偏置，那么非易失性存儲系統(tǒng)將消耗比所需功率多的功率。為了減緩該情形，提出了對共享字線驅(qū)動器的兩個相鄰區(qū)塊同時編程。與被選擇用于編程的存儲器單元的數(shù)量相比，這樣的方案減少了反向偏置的、未選擇/部分選擇的存儲器單元的數(shù)量，這有助于系統(tǒng)的功耗。當由于字線驅(qū)動器可以位于兩個區(qū)塊之間而所選擇的所有存儲器單元兩端的總有效IR壓降會更有限(例如，在正對存儲器單元進行編程中)時，對共享字線驅(qū)動器的兩個相鄰區(qū)塊同時編程還允許對更多存儲器單元同時編程。將在下面更詳細地討論這些概念。
[0022]圖1是描繪可以實現(xiàn)本文所描述的技術(shù)的存儲器系統(tǒng)100的一個示例的框圖。存儲器系統(tǒng)100包括存儲器陣列102，存儲器陣列102可以是存儲器單元的二維或三維陣列。在一個實施例中，存儲器陣列102是整體式三維存儲器陣列。存儲器陣列102的陣列端子線包括被構(gòu)成為行的各層的字線以及被構(gòu)成為列的各層的位線。然而，也可以實現(xiàn)其它定向。
[0023]整體式三維存儲器陣列是多個存儲器級在沒有插入襯底的情況下形成在單個襯底(諸如晶片)之上的存儲器陣列。形成一個存儲器級的層直接沉積或生長在一個或多個現(xiàn)有級的層之上。相反，如在Leedy,美國專利第5，915，167號，“Three DimensionalStructure Memory (三維結(jié)構(gòu)存儲器)”中，已通過在分離的襯底上形成存儲器級并且將存儲器級粘附在彼此上面來構(gòu)造堆疊式存儲器?？梢栽诮雍现笆挂r底變薄或?qū)⑵鋸拇鎯ζ骷壷幸瞥?，但由于存儲器級最初形成在分離的襯底之上，因此這樣的存儲器不是真正的整體式三維存儲器陣列。
[0024]存儲器系統(tǒng)100包括行控制電路系統(tǒng)120，行控制電路系統(tǒng)120的輸出108連接至存儲器陣列102的相應(yīng)字線。出于本文的目的，連接可以是直接連接或間接連接(例如，經(jīng)由一個或多個其它部件)。行控制電路系統(tǒng)120從系統(tǒng)控制邏輯電路130接收一組M個行地址信號以及一個或多個不同控制信號，并且通常可以包括諸如行解碼器122、陣列驅(qū)動器124以及用于讀取操作和編程操作兩者的區(qū)塊選擇電路系統(tǒng)126的電路。
[0025]存儲器系統(tǒng)100還包括列控制電路系統(tǒng)110，列控制電路系統(tǒng)100的輸入/輸出106連接至存儲器陣列102的相應(yīng)位線。列控制電路系統(tǒng)110從系統(tǒng)控制邏輯電路130接收一組N個列地址信號以及一個或多個不同控制信號，并且通?？梢园ㄖT如列解碼器112、驅(qū)動器電路系統(tǒng)114、區(qū)塊選擇電路系統(tǒng)116和感測放大器118的電路。在一個實施例中，感測放大器118向位線提供信號并且感測位線上的信號。在本文中可以使用本【技術(shù)領(lǐng)域】中已知的各種感測放大器。
[0026]系統(tǒng)控制邏輯電路130從控制器134接收數(shù)據(jù)和命令，并且向控制器134提供輸出數(shù)據(jù)?？刂破?34與主機進行通信。系統(tǒng)控制邏輯電路130可以包括一個或多個狀態(tài)機、寄存器以及用于控制存儲器系統(tǒng)100的操作的其它控制邏輯電路。在其它實施例中，系統(tǒng)控制邏輯電路130從主機直接接收數(shù)據(jù)和命令，并且向該主機提供輸出數(shù)據(jù)，這是因為系統(tǒng)控制邏輯電路130包括控制器的功能。
[0027]在一個實施例中，系統(tǒng)控制邏輯電路130、列控制電路系統(tǒng)110、行控制電路系統(tǒng)120和存儲器陣列102形成在同一集成電路上。例如，系統(tǒng)控制邏輯電路130、列控制電路系統(tǒng)110和行控制電路系統(tǒng)120可以形成在襯底的表面上，而存儲器陣列102是形成在襯底上方(因此，在系統(tǒng)控制邏輯電路130、列控制電路系統(tǒng)110和彳丁控制電路系統(tǒng)120的全部或一部分上方)的整體式三維存儲器陣列。在一些情況下，控制電路系統(tǒng)的一部分可以與部分存儲器陣列一樣形成在相同的層上。關(guān)于與圖1的實施例類似的適當實施例的更多信息可以在下列美國專利中找到:美國專利6，879，505 ;美國專利7，286，439 ;美國專利6，856，572 ;以及美國專利7，359，279，這些專利的全部內(nèi)容通過引用合并于此。控制器134可以位于與圖1中所描繪的其它部件相同或不同的襯底上?？梢詫⒖刂破?34、系統(tǒng)控制邏輯電路130、列控制電路系統(tǒng)110、列解碼器112、驅(qū)動器電路系統(tǒng)114、區(qū)塊選擇116、感測放大器118、行控制電路系統(tǒng)120、行解碼器122、陣列驅(qū)動器124和/或區(qū)塊選擇126單獨地或以任意組合看作控制電路系統(tǒng)或者一個或多個控制電路。
[0028]存儲器陣列102包括多個存儲器單元。在一個實施例中，每個存儲器單元包括換向(steering)元件(例如，二極管)和電阻元件。在一種示例實現(xiàn)中，存儲器單元可以是這樣的單元:它們可以被編程一次并被讀取多次。一種示例存儲器單元包括在上導(dǎo)體與下導(dǎo)體之間的交叉點處形成的、層的導(dǎo)柱(pillar)。在一個實施例中，導(dǎo)柱包括與諸如反熔絲層的狀態(tài)改變元件串聯(lián)連接的換向元件(諸如二極管)。當反熔絲層完整時，該單元在電學上為開路。當反熔絲層破裂時，該單元在電學上是與破裂的反熔絲層的電阻串聯(lián)的二極管。存儲器單元的示例可以在如下專利中找到:美國專利6，034，882 ;美國專利6，525，953 ;美國專利6，952，043 ;美國專利6，420，215 ;美國專利6，951，780 ；以及美國專利7，081，377。
[0029]在另一實施例中，存儲器單元是可重寫的。例如，第2006/0250836號美國專利申請公布描述了包括與可逆電阻切換元件串聯(lián)耦接的二極管的可重寫非易失性存儲器單元，該專利申請公布的全部內(nèi)容通過引用合并于此。可逆電阻切換元件包括具有可以在兩個或更多個狀態(tài)之間可逆切換的電阻的可逆電阻切換材料。例如，可逆電阻切換材料在制造時可以處于初始高阻態(tài)，在施加第一電壓和/或電流時，可切換至低阻態(tài)。施加第二電壓和/或電流可以將可逆電阻切換材料返回至高阻態(tài)?？商孢x地，可逆電阻切換元件在制造時可以處于初始低阻態(tài)，在施加適當?shù)碾妷汉?或電流時，可逆地可切換至高阻態(tài)。一個阻態(tài)可以表示二進制的“0”，而另一阻態(tài)可以表示二進制的“I”。可以使用多于兩個的數(shù)據(jù)狀態(tài)/阻態(tài)，使得存儲器單元存儲兩位或更多位數(shù)據(jù)。在一個實施例中，將電阻從高阻態(tài)切換至低阻態(tài)的處理被稱為置位(SET)操作。將電阻從低阻態(tài)切換至高阻態(tài)的處理被稱為復(fù)位(RESET)操作。高阻態(tài)與二進制數(shù)據(jù)“O”相關(guān)聯(lián)，而低阻態(tài)與二進制數(shù)據(jù)“I”相關(guān)聯(lián)。在其它實施例中，置位以及復(fù)位和/或數(shù)據(jù)編碼可以是可逆的。在一些實施例中，首次對電阻切換元件進行置位需要比正常電壓高的電壓，并且被稱為形成(FORMING)操作。
[0030]圖2是存儲器單元150的一個示例的簡化透視圖，該存儲器單元150包括位于第一導(dǎo)體166與第二導(dǎo)體168之間且串聯(lián)耦接的可逆電阻切換元件162、換向元件164以及阻擋層(barrier) 165。
[0031]可逆電阻切換元件162包括具有可以在兩個或更多個狀態(tài)之間可逆切換的電阻的可逆電阻切換材料170。在一些實施例中，可逆電阻切換材料170可以由金屬氧化物形成?？梢允褂酶鞣N不同的金屬氧化物。在一個示例中，使用了氧化鎳。
[0032]在至少一個實施例中，通過使用選擇性沉積工藝，氧化鎳層可以在該氧化鎳層沒有被蝕刻的情況下用在可逆電阻切換材料中。例如，可逆電阻切換元件可以通過采用沉積工藝(諸如電鍍、無電沉積等)來形成，以選擇性地將含鎳層僅沉積在襯底上方所形成的導(dǎo)體表面上。以這種方式，僅對襯底上的導(dǎo)電表面進行圖案化和/或蝕刻(在沉積含鎳層之前)而不對含鎳層進行圖案化和/或蝕刻。
[0033]在至少一個實施例中，可逆電阻切換材料170包括通過選擇性地沉積鎳然后使鎳層氧化而形成的氧化鎳層的至少一部分。例如，N1、NixPy或鎳的另一類似形式可以使用無電沉積、電鍍或類似選擇性工藝來選擇性地沉積，然后被氧化以形成氧化鎳(例如，使用快速熱氧化或另一氧化工藝)。在其它實施例中，氧化鎳本身可以選擇性地沉積。例如，含NiO層、含NiOx層或含NiOxPy層可以使用選擇性沉積工藝來選擇性地沉積在換向元件上方，然后被退火和/或氧化(必要時)。在其它實施例中，可以通過原子層沉積工藝、使用含鉿的前驅(qū)物質(zhì)來沉積氧化鉿。
[0034]可以選擇性地沉積其它材料，然后在必要時使其退火和/或氧化，以形成用于存儲器單元中的可逆電阻切換材料。例如，可以諸如通過電鍍選擇性地沉積Nb、Ta、V、Al、T1、Co、股鎳合金等的層，并且將其氧化，以形成可逆電阻切換材料。
[0035]例如，如Rose等人在第5，541，869號美國專利中更全面地描述的，另一種可變電阻材料為摻雜有V、Co、N1、Pd、Fe或Mn的非晶硅。由Ignatiev等人在第6，473，332號美國專利中教導(dǎo)了另一類材料:這些材料為鈣鈦礦材料，諸如Pr1-XCaxMnO3(PCMO)、La1-XCaxMnO3 (LCMO)、LaSrMnO3 (LSMO)或 GdBaCox0Y (GBCO)。如由 Jacobson 等人在第6，072，716號美國專利中教導(dǎo)的，該可變電阻材料的另一選擇為包括例如混合到塑料聚合物中的炭黑顆?；蚴奶季酆衔锬?。另一示例是使用碳納米管作為可逆電阻切換材料。
[0036]Campbell等人在美國專利申請2003/0045054中以及Campbell在美國專利申請2003/0047765中教導(dǎo)了另一材料。該材料摻雜了化學式AxBy的硫?qū)倩锊Ａ?，其中A包括周期表的 IIIA 組(B、Al、Ga、In、Ti)、IVA 組(C、S1、Ge、Sn、Pb)、VA 組(N、P、As、Sb、Bi)或VIIA組(F、C1、Br、1、At)中的至少一個元素，其中B選自S、Se和Te及其混合物。摻雜物選自貴金屬和過渡金屬，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。該硫?qū)倩锊Ａ?非晶態(tài)硫?qū)倩?，不為結(jié)晶狀態(tài))形成在與移動金屬離子的儲存器相鄰的存儲器單元中。一些其它固態(tài)電解質(zhì)材料可以替代硫?qū)倩锊Ａ?。其它可變電阻材料包括非晶碳、石墨和碳納米管。其它材料也可以與本文中所描述的技術(shù)一起使用。
[0037]與使用可逆電阻切換材料來制造存儲器單元有關(guān)的更多信息可以在美國專利申請公布2009/0001343“Memory Cell That Employs A Selectively Deposited ReversibleResistance Switching Element and Methods of Forming The Same (使用選擇性地沉積的可逆電阻切換元件的存儲器單元以及形成該存儲器單元的方法)”中找到，該專利申請公布的全部內(nèi)容通過引用合并于此。另外的信息還可以在2008年12月19日提交的第 2009/0323391 號美國專利申請“Reverse Set With Current Limit for Non-VolatileStorage (關(guān)于非易失性存儲裝置的電流限制的可逆設(shè)置)”中找到，該專利申請的全部內(nèi)容通過引用合并于此。
[0038]可逆電阻切換元件162包括電極172和電極174。電極172位于可逆電阻切換材料170與導(dǎo)體168之間。在一個實施例中，電極172由鉬制成。電極174位于可逆電阻切換材料170與換向元件164之間。在一個實施例中，電極174由氮化鈦制成，并且用作阻擋層(barrier layer)。在另一實施例中，電極174為η+摻雜多晶硅，電阻切換材料170為氧化鉿，以及電極172為氮化鈦。[0039]換向元件164可以是二極管或通過對可逆電阻切換元件162兩端的電壓和/或經(jīng)過可逆電阻切換元件162的電流進行選擇性地限制而展現(xiàn)非歐姆導(dǎo)電的其它合適的換向元件。以這種方式，存儲器單元150可以用作二維或三維存儲器陣列的一部分，并且數(shù)據(jù)可以被寫入存儲器單元150和/或從存儲器單元150讀取而不影響陣列中的其它存儲器單元的狀態(tài)。換向元件164可以包括諸如垂直多晶p-n或p-1-n 二極管的任何合適的二極管，無論是二極管的η區(qū)在P區(qū)之上而指向上，還是二極管的P區(qū)在η區(qū)之上而指向下。
[0040]在一些實施例中，換向元件164可以是由多晶半導(dǎo)體材料(諸如多晶硅、多晶硅鍺合金、多晶鍺或任何其它合適的材料)形成的二極管。例如，換向元件164可以是包括重摻雜η+多晶硅區(qū)182、在該η+多晶硅區(qū)182之上的輕摻雜或本征(無意地摻雜)多晶硅區(qū)180以及在本征區(qū)180之上的重摻雜ρ+多晶硅區(qū)186的二極管。在一些實施例中，薄的(例如，幾百埃以下)鍺層和/或硅鍺合金層(未示出)(其中，當使用硅鍺合金成時具有約10%以上的鍺)可以形成在η+多晶硅區(qū)182上以防止和/或減少摻雜物從η+多晶硅區(qū)182遷移到本征區(qū)180中，例如，如在2005年12月9日提交的、題目為“DEPOSITED SEMICONDUCTORSTRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING (最小化 N 型摻雜物擴散的沉積半導(dǎo)體結(jié)構(gòu)及制作方法)”的第2006/0087005號美國專利申請公布中所描述的，該專利申請公布的全部內(nèi)容通過引用合并于此。應(yīng)當理解的是，η+區(qū)和ρ+區(qū)的位置可以對調(diào)。當換向元件164由沉積硅(例如，非晶體的或多晶體的)制造時，一個實施例可以包括在二極管上形成的硅化物層，以將沉積硅置于低阻態(tài)。
[0041]如在第7，176，064 號美國專利 “Memory Cell Comprising a SemiconductorJunction Diode Crystallized Adjacent to a Silicide (包括與娃化物結(jié)晶相鄰的半導(dǎo)體結(jié)二極管的存儲器單元)”中所描述的，諸如鈦和/或鈷的硅化物形成材料在退火期間與沉積硅反應(yīng)以形成硅化物層，該專利的全部內(nèi)容通過引用合并于此。硅化鈦與硅化鈷的晶格間距接近于硅的晶格間距，并且似乎這樣的硅化物層可以在沉積硅結(jié)晶時用作相鄰沉積硅的“結(jié)晶模板”或“種子”(例如，硅化物層在退火期間加強硅二極管的結(jié)晶結(jié)構(gòu))。因此，提供了低電阻的硅。對于硅鍺合金和/或鍺二極管而言可以獲得類似的結(jié)果。
[0042]導(dǎo)體166和導(dǎo)體168包括任何合適的導(dǎo)電材料，諸如鎢、任何適合的金屬、重摻雜半導(dǎo)體材料、導(dǎo)電硅化物、導(dǎo)電硅鍺化物或?qū)щ婃N化物等。在圖2的實施例中，導(dǎo)體166和導(dǎo)體168是軌道形狀的并且在不同方向(例如，彼此基本上垂直)上延伸?？梢允褂闷渌鼘?dǎo)體形狀和/或構(gòu)造。在一些實施例中，可以將阻擋層、粘附層和/或抗反射涂層等(未示出)與導(dǎo)體166和168 —起使用，以改進裝置性能和/或有助于裝置制造。在一個實施例中，導(dǎo)體166和導(dǎo)體168可以是位線或字線。
[0043]盡管在圖2中可逆電阻切換元件162被示為位于換向元件164之上，但應(yīng)當理解的是，在替選的實施例中，可逆電阻切換元件162可以位于換向元件164之下。
[0044]盡管圖2示出了存儲器單元的一個示例，但本文中所公開的技術(shù)不需要一種特定類型或結(jié)構(gòu)的存儲器單元?？梢允褂枚喾N不同類型的存儲器單元。
[0045]圖3示出了金屬氧化物可逆電阻切換元件的一個示例實施例的電壓與電流的曲線圖。線250表示可逆電阻切換元件在處于高阻態(tài)時的1-V特性。線252表示可逆電阻切換元件在處于低阻態(tài)時的1-V特性。為了確定可逆電阻切換元件處于哪種狀態(tài)，施加電壓并且測量所得到的電流。較高的測量電流(參見線252)表示可逆電阻切換元件處于低阻態(tài)。較低的測量電流(參見線250)表示可逆電阻切換元件處于高阻態(tài)。應(yīng)注意，具有不同
1-V特性的可逆電阻切換元件的其它變型也可以與本文中的技術(shù)一起使用。
[0046]當處于高阻態(tài)(參見線250)時，如果向存儲器單元施加電壓Vset和足夠的電流，那么可逆電阻切換元件將被置位為低阻態(tài)。線254示出了當施加VSET時的行為。電壓將保持相當恒定并且電流將朝著Iset_limit增大。在某點處，可逆電阻切換元件將被置位，并且裝置行為將基于線252。應(yīng)注意，可逆電阻切換元件第一次被置位時，需要Vf (形成電壓)來對該裝置進行置位。此后，可以使用VSET。形成電壓Vf可以大于VSET。
[0047]當處于低阻態(tài)(參見線252)時，如果向存儲器單元施加電壓VRESET和足夠的電流(Ireset)，那么可逆電阻切換元件將被復(fù)位為高阻態(tài)。線256示出了當施加VRESET時的行為。在某點處，可逆電阻切換元件將被復(fù)位，并且裝置行為將基于線250。
[0048]在一個實施例中，Vset約為5伏特，Vreset約為3伏特、Iset_limit約為5 μ A以及Ireset電流可以高達30 μ Α。在一些實施例中,Vset可以低于Vreset,不需要形成操作以及/或者置位和復(fù)位所需的時間可以不同。
[0049]對可逆電阻切換材料的電阻進行置位和復(fù)位的編程操作在本領(lǐng)域中是已知的。對可逆電阻切換材料的電阻進行置位和復(fù)位的電路的很多不同實現(xiàn)是已知的，并且可以與本文中所描述的技術(shù)一起使用。置位和復(fù)位的示例可以在如下專利申請中找到:2008年12月 19 日提交的 “Reverse Set With Current Limit for Non-Volatile Storage (關(guān)于非易失性存儲裝置的電流極限的可逆設(shè)置)”的美國專利申請2009/0323391，其全部內(nèi)容通過引用合并于此；美國專利申請2007/0072360，其全部內(nèi)容通過引用合并于此；以及美國專利申請2007/0008785，其全部內(nèi)容通過引用合并于此。
[0050]在一些實施例中，提供、控制和/或限制通過存儲器單元的電流的電路可以遠離存儲器單元。該距離對于整體式三維存儲器陣列會是更大的問題，在該整體式三維存儲器陣列中，控制電路系統(tǒng)在襯底表面上，并且存儲器單元在三維存儲器陣列的上層上(如上所述)。由于該距離，導(dǎo)電路徑可以變得相當長，這對于線而言產(chǎn)生了相對大的電容。在一些情況下，在存儲器單元被置位之后，這些線上的電容電荷將隨后通過存儲器單元散逸，這可以使得額外的電流通過可逆電阻切換元件。該額外的電流可以使得可逆電阻切換元件置位為使得難以或不可能使該元件復(fù)位的低電阻值。提出的一種解決方案是:在置位操作期間對位線和數(shù)據(jù)總線進行放電，使得在已經(jīng)實現(xiàn)置位之后，將隨后通過存儲器單元驅(qū)動不需要的電流。在該實施例中，將在置位操作期間對二極管進行正向偏置，并且將Vset作為脈沖(或其它形式)施加到存儲器單元。Vset脈沖短于對可逆電阻切換元件進行置位所需的時間，使得需要來自位線和數(shù)據(jù)總線的電荷以提供不是由Vset脈沖提供的額外電荷。例如，使用電壓脈沖來對連接至存儲器單元的位線進行充電。由于其寄生電容，位線將保持電荷。在被充電(charged up)之后，位線將從電壓源切斷，使得位線浮置。然后，位線上的電荷將通過存儲器單元散逸至數(shù)據(jù)線，使得存儲器單元置位。該電容放電方法的一個示例可以在2008 年 12 月 19 日提交的美國專利申請 2009/0323393 “Capacitive Discharge MethodFor Writing To Non-Volatile Memory (用于寫入非易失性存儲器的電容放電方法)”中找至IJ，該申請的全部內(nèi)容通過引用合并于此。
[0051]在一些實施例中，可以在置位操作之后進行驗證操作以查看置位操作是否成功。如果沒有成功，那么可以再次嘗試置位操作。在一種示例實現(xiàn)中，驗證操作為讀取操作。因此，系統(tǒng)控制邏輯電路130將首先使得一個或多個存儲器單元被編程(置位或復(fù)位)，然后讀取所編程的所有存儲器單元。如果所讀取的數(shù)據(jù)與待編程的數(shù)據(jù)匹配，那么該處理結(jié)束。如果所讀取的數(shù)據(jù)中的部分與被編程的數(shù)據(jù)不匹配(最有可能因為編程不成功)，那么重復(fù)編程。
[0052]存儲器陣列102可包括很多存儲器單元。圖4A是整體式三維陣列102的一部分的簡化透視圖，該整體式三維陣列102包括位于第二存儲器級220之下的第一存儲器級218。在圖4A的實施例中，各存儲器級218和220均包括交叉點陣列形式的多個存儲器單元200。應(yīng)當理解的是，另外的層(例如，級間電介質(zhì))可以存在于第一存儲器級218與第二存儲器級220之間，但為了簡化在圖4A中沒有示出。可以使用其它存儲器陣列配置，同樣可以使用另外的存儲器級。在圖4A的實施例中，所有二極管可以“指向”相同的方向(諸如，向上或向下)，這依賴于是否采用了具有位于二極管的底部或頂部的P摻雜區(qū)的P-1-n 二極管，從而簡化了二極管制造。存儲器單元200可以與存儲器單元150相同或不同。
[0053]圖4B是整體式三維陣列102的第二實施例的一部分的簡化透視圖，該整體式三維陣列102包括位于第二存儲器級221之下的第一存儲器級219。圖4B的存儲器陣列包括多個存儲器單元200。對于第一存儲器級219，存儲器單元200位于位線組207與字線組209之間并且連接到位線組207與字線組209。對于第二存儲器級221，存儲器單元200位于位線組210與字線組209之間并且連接到位線組210與字線組209。如圖4B所示，第一存儲器級的上部導(dǎo)體可以用作位于第一存儲器級之上的第二存儲器級的下部導(dǎo)體。附加信息在第 6，952，030 號美國專利 “High-Density Three-Dimensional Memory Cell (高密度三維存儲器單元)”中被描述，該專利的全部內(nèi)容通過引用合并于此。
[0054]在圖4B的實施例中，在相鄰的存儲器級上的二極管(或其它換向裝置)優(yōu)選地指向相反方向，如在2007年3月27日提交的題目為“Method to Form Upward Pointing P-1-NDiodes Having Large And Uniform Current (形成具有大且均勻的電流的上指P-1-N 二極管的方法)”的第20070190722號美國專利申請公布中所描述的，該申請公布的全部內(nèi)容通過引用合并于此。例如，第一存儲器級219的二極管可以是如由箭頭Al所示的上指二極管(例如，其中P區(qū)在二極管底部)，而第二存儲器級221的二極管可以是如由箭頭A2所示的下指二極管(例如，其中η區(qū)在二極管底部)，或者反之亦然。
[0055]在整體式三維存儲器陣列的一個實施例中，位線沿第一方向布置在，并且字線沿垂直于位線的第二方向布置。在具有附加的存儲器單元層的整體式三維存儲器陣列中，會存在附加的子線層和位線層。支持電路系統(tǒng)(例如，列控制電路系統(tǒng)110、彳丁控制電路系統(tǒng)120和系統(tǒng)控制邏輯電路130)布置在襯底的表面上，其中存儲器陣列被制造在支持電路系統(tǒng)的全部或一部分之上。例如，圖5Α示出了位于襯底280上方的存儲器陣列102的俯視圖。支持電路系統(tǒng)282位于襯底280的表面上。存儲器陣列102位于支持電路系統(tǒng)282之上。支持電路系統(tǒng)282中的部分在存儲器陣列102之下。支持電路系統(tǒng)282中的部分在存儲器陣列102外。根據(jù)“在存儲器陣列外”，意味著存儲器陣列不位于電路系統(tǒng)上方，該電路系統(tǒng)在存儲器陣列外。
[0056]描繪集成電路的各個層的圖5Β示出了位于襯底之上的存儲器陣列。存儲器陣列包括位線層BL0、BL1和BL2以及字線層WLO和WLl。在其它實施例中，還可以實現(xiàn)附加的位線層和字線層。實現(xiàn)半導(dǎo)體存儲器系統(tǒng)的集成電路還包括用于在支持電路系統(tǒng)的不同部件之間以及在支持電路系統(tǒng)與位線和字線之間對信號進行路由的多個金屬層。這些金屬層布置在襯底的表面上所實現(xiàn)的支持電路系統(tǒng)之上并且在存儲器陣列之下。圖5B示出了用于進行路由的兩個金屬層Rl和R2 ;然而，其它實施例可以包括多于或少于兩個的金屬層。在一個示例中，這些金屬層Rl和R2由具有相對高的電阻和電容的鎢(約1.5歐姆/平方)形成。
[0057]用于在存儲器系統(tǒng)的不同部件之間對信號進行路由的一個或多個金屬層可以位于存儲器陣列之上。圖5B示出了在存儲器陣列之上的一個這樣的金屬層，被標記為頂部金屬層。在一個示例中，頂部金屬層由鋁或銅(約0.05歐姆/平方)形成，其具有比層Rl和層R2的電阻和電容小的電阻和電容。金屬層Rl和R2不是使用與用于頂部金屬相同的材料相同的材料來實現(xiàn)的，因為用于Rl和R2的金屬必須經(jīng)受用于在Rl和R2頂部制造存儲器陣列的處理步驟。
[0058]可以添加通孔以在相鄰的金屬層之間進行連接?？梢蕴砑舆^孔(Zia)以在不相鄰的層之間進行連接。過孔是多層通孔，并且可以連接多于兩層(在這個情況下，過孔看起來像階梯)。
[0059]如圖6中所描述的，存儲器陣列102被細分成存儲條。每個存儲條被劃分成區(qū)塊，并且區(qū)塊被分組成隔區(qū)。在一個實施例中，每個區(qū)塊包括兩個存儲條。在其它實施例中，一個隔區(qū)可以在一個存儲條或一個存儲條的一部分中實現(xiàn)。在一些實現(xiàn)中，隔區(qū)可以跨越兩個或更多個存儲條的全部或部分而實現(xiàn)。每個隔區(qū)包括多個區(qū)塊。隔區(qū)中的區(qū)塊數(shù)量可以不同。
[0060]圖7示出了兩個存儲條(存儲條O和存儲條I)的一個示例實現(xiàn)，其中每個隔區(qū)(隔區(qū)O、隔區(qū)1、…、隔區(qū)N)跨越兩個相鄰存儲條的一部分而實現(xiàn)。例如，隔區(qū)O部分在存儲條O中以及部分在存儲條I中。因此，在圖7的示例中，隔區(qū)包括兩個存儲條中的存儲器單元。存儲條中的隔區(qū)數(shù)量可以不同。圖7示出了在存儲條的相對側(cè)(例如，頂部和底部)的列控制電路系統(tǒng)110以及在存儲條的不同的相對側(cè)(例如，左側(cè)和右側(cè))的行控制電路系統(tǒng)。
[0061]圖8提供了跨越兩個存儲條(例如，存儲條O和存儲條I)實現(xiàn)的一個示例隔區(qū)(例如，隔區(qū)O)的更多細節(jié)。在一個實施例中，隔區(qū)具有64個區(qū)塊，其中區(qū)塊O、區(qū)塊1、…、區(qū)塊31在存儲條O中，而區(qū)塊32、區(qū)塊33、…、區(qū)塊63在存儲條I中。然而，其它實施例可以實現(xiàn)不同數(shù)量的區(qū)塊。
[0062]區(qū)塊是連續(xù)的一組存儲器單元，其具有一般未被解碼器、驅(qū)動器、感測放大器和輸入/輸出電路所中斷的連續(xù)字線和位線。這樣做出于各種原因。例如，遍歷字線和位線的、由這些線的電阻和電容引起的信號延遲(即，RC延遲)在大陣列中可能非常顯著。可以通過將大陣列細分為一組較小子陣列以使得每條字線和/或每條位線的長度減小，從而減小這些RC延遲。作為另一示例，與訪問一組存儲器單元相關(guān)聯(lián)的功率會對在給定存儲周期期間可以同時訪問的存儲器單元的數(shù)量規(guī)定上限。因此，往往將大存儲器陣列細分為較小子陣列以減少被同時訪問的存儲器單元的數(shù)量。集成電路可以包括一個或多于一個的存儲器陣列。
[0063]圖8示出了區(qū)塊O的位線的子組。襯底比存儲器陣列寬；因此，列控制電路系統(tǒng)110的部分可以從存儲器陣列下方突出，以便于使用過孔和通孔連接至Rl、R2、頂部金屬和位線，而列控制電路系統(tǒng)110的其它部分可以位于存儲器陣列下方。列控制電路系統(tǒng)110(包括解碼器和感測放大器)被劃分成兩組電路，其中每組電路位于集成電路的相對側(cè)(例如，A側(cè)和B側(cè))，使得列控制電路系統(tǒng)110的一組電路從存儲器陣列的第一側(cè)(A側(cè))突出，以及列控制電路系統(tǒng)110的第二組電路從存儲器陣列的相對側(cè)(B側(cè))突出。區(qū)塊的一半位線連接至在A側(cè)的列控制電路系統(tǒng)110的一組電路，以及區(qū)塊的另一半位線連接至在B側(cè)的列控制電路系統(tǒng)110的第二組電路。在一個實施例中，這兩組位線交織，使得所有其它位線連接至在A側(cè)的列控制電路系統(tǒng)110以及插入的位線連接至在B側(cè)的列控制電路系統(tǒng)110。這可以是如下情況:從A側(cè)挑選兩條相鄰的位線以及從B側(cè)挑選接下來的2條。這依賴于處理。類似地布置隔區(qū)中的其它區(qū)塊(例如，B側(cè)和C側(cè)等)。在一個實施例中，位線在上部區(qū)塊與下部區(qū)塊之間共享。例如，存儲條I的區(qū)塊32中的偶數(shù)位線與存儲條O的區(qū)塊O中的偶數(shù)位線共享。類似地，存儲條I的區(qū)塊32中的奇數(shù)位線與存儲條O的區(qū)塊O中的奇數(shù)位線共享。以這種方式，列控制電路系統(tǒng)110可以對其上部區(qū)塊或底部區(qū)塊的位線進行解碼和驅(qū)動。
[0064]在一組實施例中，字線(圖8中未描繪)將由兩個相鄰區(qū)塊共享。例如，連接至區(qū)塊I的字線的一半還連接至區(qū)塊0，以及連接至區(qū)塊I的字線的另一半還連接至區(qū)塊2。在一個示例實現(xiàn)中，連接至區(qū)塊I的所有其它字線還連接至區(qū)塊0，其中插入的字線還連接至區(qū)塊2。對于兩個相鄰區(qū)塊共享字線的實施例中，字線驅(qū)動器可以位于襯底上且在兩個相鄰區(qū)塊之間。例如，連接至區(qū)塊O和區(qū)塊I的字線將由位于區(qū)塊O與區(qū)塊I之間的字線驅(qū)動器驅(qū)動。以這種方式，字線驅(qū)動器在其驅(qū)動的存儲器單元中間。這樣的布置減小了由字線驅(qū)動器驅(qū)動的信號所經(jīng)歷的電阻，并且當同時對位于驅(qū)動器的兩側(cè)的多個存儲器單元進行編程時減小了沿著字線的IR壓降。
[0065]在一個實施例中，對于位于區(qū)塊之下的每個區(qū)塊，存在兩個感測放大器，例如在襯底的表面上。兩個感測放大器中的一個用于連接至在A側(cè)的列控制電路系統(tǒng)110的位線，而另一個感測放大器用于連接至在B側(cè)的列控制電路系統(tǒng)110的位線。在隔區(qū)中包括64區(qū)塊的一個實施例中，存在用于隔區(qū)的64個感測放大器，其中32個針對A側(cè)以及32個針對B側(cè)。在一個實施例中，隔區(qū)的一個屬性在于，隔區(qū)中的所有區(qū)塊共享相同的64個感測放大器。這意味著，可以同時選擇隔區(qū)中的64個存儲器單元來進行編程或讀取。從而，存儲器系統(tǒng)包括用于選擇64個存儲器單元的電路以及用于在所選擇的64個存儲器單元與感測放大器之間對信號進行路由的線。在一些實施例中，選擇少于64個的存儲器單元來同時進行編程，以便限制在任何給定時間所使用的功率。
[0066]在先前的系統(tǒng)中，用于在所選擇的64個(或更少)存儲器單元與感測放大器之間對信號進行路由的全局路由線在金屬層Rl和R2中被實現(xiàn)，全局路由線具有相對大的電阻和電容。為了減小總電阻和電容，一些先前的設(shè)計已在Rl (或R2)中實現(xiàn)了用于在所選擇的存儲器單元與感測放大器之間對信號進行路由的一半全局路由線以及在頂部金屬中實現(xiàn)了用于在所選擇的存儲器單元與感測放大器之間對信號進行路由的另一半全局路由線。盡管該方案確實減小了電阻和電容，但是該減小不足以允許高速操作。在先前的實現(xiàn)中，全局路由線中的每一條均接觸所有解碼晶體管漏極，這增加了與該線相關(guān)聯(lián)的總電容。
[0067]為了進一步減小所選擇的存儲器單元與感測放大器之間的數(shù)據(jù)線的電阻和電容，可以使用截面數(shù)據(jù)線方案。為每個截面提供本地數(shù)據(jù)線，其中截面可以包括一個、兩個、四個或其他數(shù)量的區(qū)塊。選擇電路用于將本地數(shù)據(jù)線連接至適當?shù)奈痪€。感測放大器輸出被提供給跨越隔區(qū)中的所有區(qū)塊的全局數(shù)據(jù)線。選擇電路用于將全局數(shù)據(jù)線連接至適當?shù)谋镜財?shù)據(jù)線。
[0068]圖9是描繪了關(guān)于列控制電路系統(tǒng)110的一個實施例的路由信號和選擇電路的一部分的示意圖。描繪了如下三個區(qū)塊的部分:區(qū)塊O、區(qū)塊I和區(qū)塊31。對于每個區(qū)塊，位線被分組成列。每個區(qū)塊在陣列的一側(cè)(例如，圖8的A側(cè))具有用于將該列的位線電連接至感測放大器的64列選擇電路300以及在陣列的另一側(cè)(例如，圖8的B側(cè))具有用于將位線連接至感測放大器的64列選擇電路。圖9僅示出了用于連接至B側(cè)的64列選擇電路300。因此，每個區(qū)塊具有64列X每列64條位線X 2 (頂部和底部)=每個區(qū)塊的8192條位線。在一個實施例中，三維存儲器陣列包括四層，其中每層具有2048條位線。還可以使用解碼電路、位線和層的其它布置。
[0069]在圖9的實施例中，每個區(qū)塊均具有其自身的本地數(shù)據(jù)線組。例如，區(qū)塊O包括SELBO [63:0]，區(qū)塊I包括SELBl [63:0]，…，區(qū)塊31包括SELB31 [63:0]。在一個實施例中，本地數(shù)據(jù)線SELBO [63:0]，SELBl [63:0],…，SELB31[63:0]在其相應(yīng)區(qū)塊下方的金屬層Rl中被實現(xiàn)，并且僅延伸(run)相應(yīng)區(qū)塊的寬度。特定列的選擇電路300用于將該相同列的64條位線選擇性地連接至相應(yīng)的64條本地數(shù)據(jù)線(SELBO [63:0]，SELBl [63:0]，…或SELB31[63:0])。如從 圖9中可以看到的，每條選擇電路300接收來自列解碼器112的選擇信號CD以及與同該列相關(guān)聯(lián)的64條位線中的一條的位線連接。在一個實施例中，每列均具有其自身的選擇信號CD?；趤碜粤薪獯a器112的選擇輸入，選擇電路300將位線與本地數(shù)據(jù)線(例如，SELBO [63:0], SELBl [63:0],…或SELB31 [63:0])中相應(yīng)的一條連接或斷開。
[0070]回看圖8，列解碼器112選擇一列并且向該所選擇的列發(fā)送關(guān)于適當?shù)倪x擇信號線⑶的選擇指示，使得所選擇的列將相應(yīng)的64條位線連接至本地數(shù)據(jù)線(SELB0[63:0]，SELBl [63:0],…或SELB31[63:0])。每個區(qū)塊具有其自身的一組三十二個2:1復(fù)用器(例如，MUX301)，其與區(qū)塊相關(guān)聯(lián)并且位于區(qū)塊之下的襯底上。每組64條本地數(shù)據(jù)線(SELBO [63:0]，SELBl [63:0]，…或SELB31 [63:0])連接至該相應(yīng)區(qū)塊的相應(yīng)的一組三十二個2:1復(fù)用器(11^)。例如，在區(qū)塊O中，第一復(fù)用器接收SELBO [O]和SELBO [32]，第二復(fù)用器接收SELB0[1] SELBO[33],…，第三十二個復(fù)用器接收SELB0[31]和SELB0[63]。區(qū)塊中的每個復(fù)用器均接收公共選擇信號以及來自列解碼器112的使能信號，從而選擇了六十四條本地數(shù)據(jù)線中的三十二條。在一個實施例中，復(fù)用器包括利用未選擇的位線電壓VUB對未選擇的SELB進行偏置的能力。
[0071]所選擇的三十二條本地數(shù)據(jù)線連接至全局數(shù)據(jù)線GSELB[31:0]，使得對所選擇的存儲器單元執(zhí)行存儲器操作(例如，讀取、置位、復(fù)位)。例如，SELB0[0]選擇性地連接至GSELB[0]，SELBO[I]選擇性地連接至GSELB[1]等，或者SELBO[32]選擇性地連接至GSELB[0]，SELBO[33]選擇性地連接至GSELB[I]等。在頂部金屬中實現(xiàn)全局數(shù)據(jù)線GSELB [31:0],并且使用過孔(或通孔)進行全局數(shù)據(jù)線GSELB [31:0]與復(fù)用器(MUX )之間的連接。全局數(shù)據(jù)線GSELB[31:0]延伸穿過整個隔區(qū)，其中每個隔區(qū)具有其自身的一組全局數(shù)據(jù)線。為了減少全局數(shù)據(jù)線之間的耦合，可以使用各種形式的頂部金屬隔離。
[0072]全局數(shù)據(jù)線GSELB[31:0]中的每一條均連接至一個感測放大器。例如，位于區(qū)塊O下面的感測放大器的輸出Sense-AmpO連接至GSELB [O],位于區(qū)塊I下面的感測放大器的輸出Sense-Ampl連接至GSELB[I]，…，以及位于區(qū)塊31下面的感測放大器的輸出Sense-Amp31連接至GSELB[31]。從而,特定感測傳感器的輸出連接至全局數(shù)據(jù)線,然后借助于復(fù)用器連接至本地數(shù)據(jù)線，然后借助于選擇電路300連接至位線。由于在頂部金屬中實現(xiàn)了全局數(shù)據(jù)線，并且頂部金屬具有比金屬層Rl和R2的電阻顯著小的電阻，所以從感測放大器到存儲器單元的信號路徑具有較低電阻。由于“關(guān)斷”且通過解碼線接觸的晶體管的數(shù)量減少，因此還減小了電容。通過包括截面數(shù)據(jù)線，通過減少每條數(shù)據(jù)線(SELB)的位線驅(qū)動器的數(shù)量來減小位線驅(qū)動器的總寄生電容(源極至阱寄生電容)。
[0073]如上面所提到的，圖9僅示出了至在區(qū)塊的一側(cè)(例如，B偵彳)的感測放大器的連接路徑。從而，除了圖9中所描述的之外，還存在每個區(qū)塊的另一組本地數(shù)據(jù)線、每個隔區(qū)的另一組全局數(shù)據(jù)線以及每個隔區(qū)的另一組感測放大器。因此，所選擇的區(qū)塊與連接至128條本地數(shù)據(jù)線的所選擇的128條位線相關(guān)聯(lián)，對此，64個復(fù)用器選擇64條本地數(shù)據(jù)線以連接至64條全局數(shù)據(jù)線。64條全局數(shù)據(jù)線連接至與該特定隔區(qū)相關(guān)聯(lián)的64個感測放大器。因此，在任何給定的時間點，可以同時對區(qū)塊中的64個存儲器單元編程。在一些實現(xiàn)中，將同時對區(qū)塊中的少于64個的存儲器單元編程以降低功率。針對一組實施例，選擇隔區(qū)中的64個區(qū)塊、列中的128條位線以及使用128條本地數(shù)據(jù)線和64條全局數(shù)據(jù)線。在其它實施例中，可以使用不同數(shù)量的每項。
[0074]圖10是示出 了選擇電路300的一個實施例的細節(jié)的示意圖。選擇電路300連接至一條本地數(shù)據(jù)線(在圖9中標記為SELB_[X])以及一條位線。該位線連接至存儲器單元MC的一個端子。字線連接至存儲器單元MC的另一個端子。選擇電路300包括ρ溝道晶體管340和η溝道晶體管344，ρ溝道晶體管340和η溝道晶體管344在節(jié)點C處都連接至SELB_[X]。晶體管340和晶體管344還在節(jié)點B處都連接至η溝道晶體管342。相應(yīng)的位線BL[Y]還連接至節(jié)點B。晶體管342還連接至未選擇位線電壓VUB (例如，0.5ν)。晶體管340的柵極連接至選擇信號XCSEL[Z]。晶體管344的柵極在節(jié)點A處連接至選擇信號CSEL[Z]。應(yīng)注意，XCSEL[Z]是CSEL[Z]的反相版本。晶體管342的柵極連接至CELN[Z]。信號CSEL[Z]、XCSEL[Z]和CELN[Z]由列解碼器112提供。在其它實施例中，這些信號可以由其它電路(諸如，系統(tǒng)控制邏輯電路130、驅(qū)動器電路系統(tǒng)114、感測放大器118或列控制系統(tǒng)的其它部分)提供。獨立地控制信號CELN[Z]，使得晶體管342可以與晶體管340和晶體管342獨立地被控制。每列可以具有其自身的獨立CELN [Z]，使得該列中的所有位線具有相同的CELN[Z]。圖10的CSEL[Z]類似于圖9的CD。
[0075]當選擇了相應(yīng)的列時，XCSEL[Z]為O并且CSEL[Z]為I ;因此，晶體管340和晶體管344接通。該情況將位線BL [Y]與本地數(shù)據(jù)線SELB_[X]連接。
[0076]當未選擇相應(yīng)的列時，XCSEL[Z]為O并且CSEL[Z]為I ;因此，晶體管340和晶體管344斷開。該狀況使得位線BL[Y]從本地數(shù)據(jù)線SELB_[X]斷開。當晶體管340和晶體管344斷開并且CELN[Z]為I時，于是，晶體管342接通并且位線BL[Y]正經(jīng)由η溝道晶體管342接收未選擇位線電壓VUB。當晶體管340和晶體管344斷開并且CELN[Z]為O時，于是，晶體管342斷開并且位線BL[Y]浮置。該狀況對于本文中所描述的編程的電容放電方法的一些實施例是有用的。
[0077]圖11是圖9中所描繪的2:1復(fù)用器(MUX301)的電路的示意圖。各條全局數(shù)據(jù)線GSELB [i]連接至晶體管360、362、380和382。晶體管360和晶體管362還連接至兩條本地數(shù)據(jù)線SELB[i]中的第一本地數(shù)據(jù)線。從而，當晶體管接通時，晶體管360和晶體管362提供了全局數(shù)據(jù)線GSELB[i]與本地數(shù)據(jù)線SELB[i]之間的路徑。除了連接至GSELB [i]之外，晶體管380和晶體管382還連接至第二本地數(shù)據(jù)線SELB[i+32]。從而，當晶體管接通時，晶體管380和晶體管382提供了全局數(shù)據(jù)線GSELB [i]與第二本地數(shù)據(jù)線SELB [i+32]之間的路徑。
[0078]晶體管360的柵極連接至與非門364的輸出端。晶體管362的柵極連接至反相器366的輸出端。反相器366的輸入端連接至與非門364的輸出端。與非門364的輸出端還連接至晶體管368的柵極。柵極368連接在SELB [i]與晶體管370之間。晶體管370連接在晶體管368與電壓VUB之間。晶體管370的柵極從系統(tǒng)控制邏輯電路130接收信號DSG_MODE。當使用本文所描述的編程的電容放電模式執(zhí)行編程操作的可能實施例中的一個實施例時，將信號DSG_M0DE置位為I。通過將信號DSG_M0DE置位為1，晶體管370將防止未選擇的本地數(shù)據(jù)線連接至VUB，并且替代地，引起未選擇的本地數(shù)據(jù)線浮置。
[0079]與非門384的輸出端連接至晶體管380的柵極、反相器386的輸入端和晶體管388的柵極。反相器386的輸出端連接至晶體管382的柵極。晶體管388連接在本地數(shù)據(jù)線SELB[i+32]與晶體管390之間。晶體管390連接在晶體管388與電壓VUB之間。晶體管390的柵極從系統(tǒng)控制邏輯電路130接收信號DSG_M0DE。當將DSG_M0DE置位為O以及選擇了 SELB[i]時，SELB[i+32]經(jīng)由P溝道晶體管390接收VUB (在一些實施例中)。當將DSG_MODE置位為O以及選擇了 SELB[i+32]時，SELB[i]經(jīng)由p溝道晶體管370接收VUB (在一些實施例中)。信號DSG_M0DE被設(shè)計成與上述的電容放電方法一起使用。當將DSG_M0DE置位為I時，可以根據(jù)數(shù)據(jù)模式對SELB[i]充電。使信號MUX_EN[S]無效，并且信號SELB[i]和BL[i]浮動。所選擇的字線變低并且對所選擇的存儲器單元編程。
[0080]與非門364接收來自系統(tǒng)控制邏輯電路130的兩個輸入:復(fù)用器選擇S和MUX_EN[S]。與非門384接收來自系統(tǒng)控制邏輯電路130的兩個輸入:復(fù)用器選擇信號S的反相版本(經(jīng)由反相器392)和MUX_EN[S]。信號MUX_EN[S]在存儲器操作期間正常被置位為1，但可以被置位為O以禁用復(fù)用器。MUX_EN[S]可以用于當少于全部32條全局數(shù)據(jù)線可以用于同時編程時，禁用復(fù)用器。在一個實施例中，每一個均連接至一半復(fù)用器的兩個不同的MUX_EN[S]信號用于選擇性地將一半GSELB總線連接至一半本地SELB[i]總線。在該情況下，可以選擇十六條位線來進行同時編程。
[0081]圖8至圖11的電路可以用于實現(xiàn)上面所討論的編程的電容放電方法。圖10的電路用于將一列位線連接至本地數(shù)據(jù)線SELB[63:0]，以及圖11的電路用于將一半本地數(shù)據(jù)線SELB [63:0]連接至全局數(shù)據(jù)線GSELB [32:0]。一旦進行這兩種連接，B側(cè)的三十二個感測放大器經(jīng)由每側(cè)的全局數(shù)據(jù)線、本地數(shù)據(jù)線和位線與三十二個存儲器單元通信。在置位操作期間，感測放大器將電壓施加到全局數(shù)據(jù)線以由于全局數(shù)據(jù)線的寄生電容而對全局數(shù)據(jù)線進行充電。當圖11的復(fù)用器(其為選擇電路的一個實施例)將本地數(shù)據(jù)線連接至全局數(shù)據(jù)線時，接著還將對本地數(shù)據(jù)線充電。當圖10的選擇電路(其為選擇電路的一個實施例)將本地數(shù)據(jù)線連接至一組位線時，還將對所選擇的位線充電。一旦對位線充電，則信號XCSEL[Z]和CSEL[Z]被轉(zhuǎn)換(toggle)，這切斷了位線并且導(dǎo)致位線浮置，使得位線隨著時間的過去而將通過存儲器單元放電，從而使得置位存儲器單元，如上所述。一旦信號XCSEL[Z]和CSEL[Z]被轉(zhuǎn)換，字線選擇(下面討論)可以改變，使得將開始對下一字線的編程。[0082]如上面所討論的那樣，非易失性存儲系統(tǒng)包括多個區(qū)塊的非易失性存儲元件。提出了同時對共享字線和字線驅(qū)動器的兩個相鄰區(qū)塊編程。相比于被選擇用于編程的存儲器單元的數(shù)量，這樣的方案可以減少反向偏置的未選擇/部分選擇的存儲器單元的數(shù)量，這有助于系統(tǒng)的功耗。當由于字線驅(qū)動器可以位于兩個區(qū)塊之間(例如，在正被編程的存儲器單元的中間)而所選擇的所有存儲器單元兩端的總有效IR壓降將更有限時，同時對共享字線驅(qū)動器的兩個相鄰區(qū)塊編程還允許同時對更多存儲器單元編程。通過圖12解釋這些益處，圖12示出了包括十二個區(qū)塊的存儲器陣列102的一部分。十二個區(qū)塊中的九個區(qū)塊被標識為區(qū)塊G、區(qū)塊F、區(qū)塊U、區(qū)塊D、區(qū)塊S、區(qū)塊H、區(qū)塊E、區(qū)塊B和區(qū)塊C。
[0083]區(qū)塊S和區(qū)塊D是被選擇用于編程的兩個相鄰區(qū)塊。這意味著，系統(tǒng)將同時對區(qū)塊S和區(qū)塊D中的存儲器單元進行編程。如從圖12中可以看出，區(qū)塊D的所有其它字線(字線被描繪為水平線)延伸穿過且連接至區(qū)塊D和區(qū)塊S的存儲器單元。這些字線的字線驅(qū)動器位于區(qū)塊D與區(qū)塊S之間。
[0084]區(qū)塊G、F、U、H、E、B和C沒有被選擇用于編程。區(qū)塊B、E、F和G使其位線中的一半浮置，使其位線中的幾乎一半連接至未選擇的位線電壓以及使部分位線(依賴于可以同時被編程的存儲器單元的數(shù)量)接收編程信號。因此，區(qū)塊B、E、F和G的幾乎一半存儲器單元可以被反向偏置。從而，當對兩個區(qū)塊進行編程時，具有存儲器單元的兩個另外的區(qū)塊有效地被反向偏置。反向偏置電流可以有助于功耗。然而，來自兩個有效區(qū)塊的反向偏置電流具有比在具有更多反向偏置的存儲器單元的現(xiàn)有系統(tǒng)中更小的影響。
[0085]沒有選擇區(qū)塊U、H和C。這些區(qū)塊中的所有位線浮置。盡管這些區(qū)塊的一半字線被偏置到高VUX，但是由于位線浮置，仍然不存在至位線的泄露電流。
[0086]圖13示出了根據(jù)第一實施例的兩個相鄰區(qū)塊的存儲器單元，其中連接至相同字線WL的兩個相鄰區(qū)塊(區(qū)塊O和區(qū)塊I)的存儲器單元同時被編程。如可以看到的，連接至字線WL的字線驅(qū)動器(WL-Driver)位于兩個相鄰區(qū)塊(區(qū)塊O和區(qū)塊I)之間。在兩個區(qū)塊中的每個區(qū)塊中，描繪了所選擇的一列位線BL [63:0]。該列中的每條位線連接至所選擇的字線WL (在整體式三維存儲器陣列中的一個或多個級上)。如上面所說明的，所選擇的區(qū)塊O的位線經(jīng)由六十四個選擇電路300選擇性地連接至本地數(shù)據(jù)線SELB0[63:0]。本地數(shù)據(jù)線SELBO [63:0]連接至三十二個2:1復(fù)用器電路301，三十二個2:1復(fù)用器電路301通過使用如上所述且在圖13中由標記Half-Column Enabled表示的兩個不同的MUX_EN[S]信號來將十六條本地數(shù)據(jù)線SELBO [63:0]選擇性地連接至十六條全局數(shù)據(jù)線GSELB [31:0]。
[0087]如上面所說明的，所選擇的區(qū)塊I的位線經(jīng)由六十四個選擇電路300選擇性地連接至本地數(shù)據(jù)線SELBl [63:0]。本地數(shù)據(jù)線SELBl [63:0]連接至三十二個2:1復(fù)用器電路301，三十二個2:1復(fù)用器電路301將十六條本地數(shù)據(jù)線SELBl [63:0]連接至十六條全局數(shù)據(jù)線GSELB [31:0]。在該實施例中，十六條全局數(shù)據(jù)線GSELB [31:0]連接至十六條SELBO [63:0]，以及不同的十六條全局數(shù)據(jù)線GSELB[31:0]連接至十六條SELBl [63:0]。從而，兩個區(qū)塊中的十六條本地數(shù)據(jù)線同時連接至全局數(shù)據(jù)線GSELB [31:0]。由于全局數(shù)據(jù)線連接至一組三十二個感測放大器SA (為信號源的一個示例)，于是，所選擇的區(qū)塊O的十六個存儲器單元與十六個感測放大器(SA)通信(參見虛線484)，同時所選擇的區(qū)塊I的十六個存儲器單元與十六個感測放大器SA通信(參見虛線486)，使得可以同時對三十二個存儲器單元(來自兩個相鄰區(qū)塊并且連接至相同字線)編程。盡管可以同時對三十二個存儲器單元編程，但是一些實施例可以同時對一對相鄰區(qū)塊中的少于三十二個的存儲器單元編程。
[0088]應(yīng)注意，各種替選包括驅(qū)動相同信號的每個感測放大器、驅(qū)動不完全相同的相似信號的每個感測放大器，所有全局數(shù)據(jù)線連接至一個感測放大器，或者感測放大器驅(qū)動不同的信號。另外，可以存在VUB的一個源或VUB的多個源。VUB可以與所有源完全相同，或者VUB可以在整個系統(tǒng)中稍微(或稍多)變化。另外，可以使用除了 2:1復(fù)用器之外的部件，諸如1:1復(fù)用器或4:1復(fù)用器。另外，系統(tǒng)可以在整個系統(tǒng)中使用不同的未選擇的位線電壓。
[0089]在一個實施例中，當對兩個相鄰區(qū)塊的存儲器單元同時編程時，相同隔區(qū)中的其它區(qū)塊的復(fù)用器301被配置成將相關(guān)聯(lián)的本地數(shù)據(jù)線連接至VUB。隔區(qū)或存儲條的列選擇信號可以連接至隔區(qū)或存儲條的所有區(qū)塊。因此，未選擇的區(qū)塊的所選列中的存儲器單元可以經(jīng)由復(fù)用器301的P溝道晶體管370接收VUB，而未選擇的區(qū)塊的未選列中的存儲器單元可以經(jīng)由選擇電路300的η溝道晶體管342接收VUB?？商孢x地，未選擇的區(qū)塊的所選列中的存儲器單元可以是浮置的。
[0090]圖14示出了根據(jù)第二實施例的存儲器單元的兩個相鄰區(qū)塊，其中連接至相同字線WL的兩個相鄰區(qū)塊(區(qū)塊O和區(qū)塊I)的存儲器單元同時被編程。如可以看到的，連接至字線WL的字線驅(qū)動器(WL-Driver)位于兩個相鄰區(qū)塊(區(qū)塊O和區(qū)塊I)之間。在兩個區(qū)塊中的每個區(qū)塊中，描繪了所選擇的一列位線BL[31:0]。該列中的每條位線均連接至所選擇的字線WL (在整體式三維存儲器陣列中的一個或多個級上)。
[0091]所選擇的區(qū)塊O的位線BL[31:0]經(jīng)由三十二個選擇電路300選擇性地連接至三十二條本地數(shù)據(jù)線SELB[63:0]。所選擇的區(qū)塊I的位線BL[31:0]經(jīng)由三十二個選擇電路300選擇性地連接至不同的三十二條本地數(shù)據(jù)線SELB [63:0]。本地數(shù)據(jù)線SELB [63:0]連接至三十二個2:1復(fù)用器電路301，該三十二個2:1復(fù)用器電路301將三十二條本地數(shù)據(jù)線SELB [63:0]選擇性地連接至全局數(shù)據(jù)線GSELB [31:0]。在圖14的實施例中，本地數(shù)據(jù)線SELB[0:63]被定位成跨越第一區(qū)塊和第二區(qū)塊，而在圖13的實施例中，本地數(shù)據(jù)線SELB[0:63]僅被定位成跨越區(qū)塊O以及本地數(shù)據(jù)線SELB[0:63]僅被定位成跨越區(qū)塊I。圖14中所示的實施例對減少復(fù)用器電路的數(shù)量是有用的，這是因為在兩個區(qū)塊之上共享所需的復(fù)用器。
[0092]三十二個2:1復(fù)用器電路301被分組成在一個區(qū)塊下面的第一組(490)十六個2:1復(fù)用器電路301以及在另一個區(qū)塊下面的第二組(492)十六個2:1復(fù)用器電路301。以這種方式，區(qū)塊O中的十六個存儲器單元可以經(jīng)由復(fù)用器490與感測放大器通信(參見虛線494)，同時區(qū)塊I中的十六個存儲器單元經(jīng)由復(fù)用器492與感測放大器通信(參見虛線496)，使得可以同時對三十二個存儲器單元(來自兩個相鄰區(qū)塊中的每個區(qū)塊的十六個并且連接至相同字線)編程。盡管可以同時對三十二個存儲器單元編程，但一些實施例可以同時對一對相鄰區(qū)塊中的少于三十二個的存儲器單元進行編程。
[0093]雖然同時對一個區(qū)塊中的十六個存儲器單元以及相鄰區(qū)塊中的十六個存儲器單元進行編程，但是在讀取模式下，可以同時讀取一個區(qū)塊中的三十二個存儲器單元。在該實施例中，一個區(qū)塊中的三十二條位線通過三十二個選擇電路300連接至三十二條本地數(shù)據(jù)線SELB[31:0]，并且還通過十六個2:1復(fù)用器電路490和十六個2:1復(fù)用器電路492連接至三十二條全局數(shù)據(jù)線GSELB [31:0]。在其它實施例中，使用由例如圖13和圖14中的虛線示出的路徑來從兩個相鄰區(qū)塊同時讀取數(shù)據(jù)。
[0094]在一個實施例中，當同時對兩個相鄰區(qū)塊的存儲器單元編程時，同一隔區(qū)中的其它區(qū)塊的復(fù)用器301可以被配置成將相關(guān)聯(lián)的本地數(shù)據(jù)線連接至VUB。隔區(qū)或存儲條的列選擇信號可以連接至隔區(qū)或存儲條的所有區(qū)塊。因此，未選擇的區(qū)塊的所選列中的存儲器單元可以經(jīng)由復(fù)用器301的ρ溝道晶體管370接收VUB，而未選擇的區(qū)塊的未選列中的存儲器單元可以經(jīng)由選擇電路300的η溝道晶體管342接收VUB。替選地，未選擇的區(qū)塊的所選列中的存儲器單元可以是浮置的。
[0095]圖13和圖14中所描繪的結(jié)構(gòu)在存儲器陣列中重復(fù)了很多次。例如，存儲器陣列的一個實施例具有很多隔區(qū)和很多存儲條，其中的每一個均實現(xiàn)所描繪的結(jié)構(gòu)。盡管圖13和圖14僅示出了隔區(qū)的區(qū)塊O和區(qū)塊1，但是通過該組相鄰區(qū)塊的全部(或大部分或很多)實現(xiàn)字線的共享(參見圖12)。在一個實施例中，僅每個隔區(qū)的一組相鄰區(qū)塊可以被選擇用于同時編程。
[0096]圖15是描述了上面所描述的結(jié)構(gòu)可以用來對相鄰區(qū)塊中的存儲器單元同時編程的處理的流程圖。在圖14的步驟500中，系統(tǒng)控制邏輯電路130接收編程命令。在步驟502中，系統(tǒng)控制邏輯電路130接收用于進行編程的數(shù)據(jù)。在步驟504中，選擇一個或多個隔區(qū)來執(zhí)行編程操作。在步驟506中，選擇一組或多組相鄰區(qū)塊來執(zhí)行編程操作。在步驟508中，選擇所選擇的區(qū)塊中的一列位線。在步驟510中，將所選擇的位線列經(jīng)由選擇電路300連接至相應(yīng)的一組本地數(shù)據(jù)線。未選擇的位線可以經(jīng)由相應(yīng)的選擇電路300接收VUB或者可以浮置。在步驟512中，將所選擇的本地數(shù)據(jù)線經(jīng)由復(fù)用器301連接至適當?shù)娜謹?shù)據(jù)線。未選擇的本地數(shù)據(jù)線可以經(jīng)由復(fù)用器301連接至VUB或者可以浮置。此時，來自相鄰區(qū)塊(并且連接至相同字線)的存儲器單元同時被使能用于編程并且經(jīng)由位線、選擇電路300、本地數(shù)據(jù)線、復(fù)用器301和全局數(shù)據(jù)線與感測放大器通信。在步驟516中，同時對來自相鄰區(qū)塊(并且連接至相同字線)的存儲器單元進行編程。應(yīng)注意，術(shù)語“同時”用于表示即使一個操作在另一個之前開始或停止，操作也以時間上重疊的方式發(fā)生。在步驟518中，系統(tǒng)控制邏輯電路130報告操作的成功或失敗。
[0097]圖16示出了兩個相鄰區(qū)塊的存儲器單元，其中連接至相同字線的兩個相鄰區(qū)塊(區(qū)塊O和區(qū)塊I)的存儲器單元同時被編程。圖16的實施例示出了與在整體式三維存儲器陣列的兩個不同的級上的兩個相鄰區(qū)塊中的存儲器單元連接的一條字線。例如，字線包括四段602、604、606、608，所有這些段連接至相同的字線驅(qū)動器WL-Driver并且由該字線驅(qū)動器WL-Driver驅(qū)動，該字線驅(qū)動器位于兩個相鄰區(qū)塊(區(qū)塊O和區(qū)塊I)之間。字線驅(qū)動器還位于襯底上。字線的段602在存儲器陣列的第一級上并且連接至區(qū)塊O的存儲器單元。字線的段604在存儲器陣列的第二級上并且連接至區(qū)塊O的存儲器單元。字線的段606在存儲器陣列的第一級上并且連接至區(qū)塊I的存儲器單元。字線的段608在存儲器陣列的第二級上并且連接至區(qū)塊I的存儲器單元。如上面關(guān)于圖13至圖15所討論的，位線布置成列并且可以連接至感測放大器，使得同時對連接至相同字線的兩個相鄰區(qū)塊的存儲器單元編程。在其它實施例中，字線可以連接至整體式三維存儲器陣列的多于兩個級。
[0098]一個實施例包括:多個區(qū)塊的非易失性存儲元件；多條字線，連接至多個區(qū)塊的非易失性存儲元件，以使得每條字線連接至相鄰區(qū)塊的非易失性存儲元件；多條位線，連接至多個區(qū)塊的非易失性存儲元件；多組字線驅(qū)動器，每組字線驅(qū)動器位于兩個相鄰區(qū)塊之間，該多組字線驅(qū)動器用于驅(qū)動連接至兩個相鄰區(qū)塊的字線；全局數(shù)據(jù)線；與位線選擇性通信的本地數(shù)據(jù)線；一個或多個選擇電路，選擇性地將全局數(shù)據(jù)線連接至所選擇的本地數(shù)據(jù)線以及將未選擇的本地數(shù)據(jù)線連接至一個或多個未選擇的位線信號；以及與一個或多個選擇電路和全局數(shù)據(jù)線通信的控制電路系統(tǒng)。控制電路系統(tǒng)通過使用字線驅(qū)動器將編程信號施加到連接至兩個相鄰區(qū)塊的字線并且經(jīng)由全局數(shù)據(jù)線和一個或多個選擇電路將編程信號施加到適當?shù)奈痪€，來對兩個相鄰區(qū)塊的非易失性存儲元件同時編程。
[0099]在一個實施例中，字線驅(qū)動器位于襯底的表面上，而整體式三維存儲器陣列的存儲器單元布置在襯底的表面之上(而不是上面)。以這種方式，字線驅(qū)動器位于比存儲器單元低的級上。查看圖5B，字線驅(qū)動器可以位于Rl之下，而存儲器單元位于Rl至少。
[0100]在一個示例中，每個區(qū)塊的非易失性存儲元件連接至另一子組的位線、另一子組的本地數(shù)據(jù)線以及另一子組的一個或多個選擇電路。非易失性存儲裝置還包括將相應(yīng)區(qū)塊的相應(yīng)的本地數(shù)據(jù)線選擇性地連接至相應(yīng)區(qū)塊的位線的多個第二選擇電路。相應(yīng)區(qū)塊的相應(yīng)的一個或多個選擇電路提供了一個子組的全局數(shù)據(jù)線與連接的一個子組的相應(yīng)本地數(shù)據(jù)線之間的通信。
[0101]在一個示例中，多個第二選擇電路將未選擇的位線經(jīng)由具有第一類型的溝道的裝置連接至一個或多個未選擇的位線信號，以及一個或多個第一選擇電路將未選擇的本地數(shù)據(jù)線經(jīng)由具有與第一類型的溝道不同的第二類型的溝道的裝置連接至一個或多個未選擇的位線信號。例如，可以使用η溝道晶體管和P溝道晶體管。
[0102]在一個示例中，每個區(qū)塊的非易失性存儲元件連接至另一子組的位線中。非易失性存儲裝置還包括將第一子組的本地數(shù)據(jù)線中選擇性地連接至第一區(qū)塊的非易失性存儲元件的所選位線以及將第二子組的本地數(shù)據(jù)線選擇性地連接至第二區(qū)塊的非易失性存儲元件的所選位線的多個第二選擇電路。一個或多個第一選擇電路包括連接至第一子組的本地數(shù)據(jù)線和第一子組的全局數(shù)據(jù)線的第一子組的一個或多個第一選擇電路。一個或多個第一選擇電路包括連接至第二組本地數(shù)據(jù)線以及第二子組的全局數(shù)據(jù)線的第二子組的一個或多個第一選擇電路。第一組本地數(shù)據(jù)線和第二組本地數(shù)據(jù)線被定位成跨越第一區(qū)塊和第二區(qū)塊。
[0103]在一個示例中，非易失性存儲元件包括整體式三維存儲器陣列，字線均位于整體式三維存儲器陣列的至少兩個級上，以及控制電路系統(tǒng)對連接至公共的一組字線的、一個區(qū)塊的非易失性存儲元件的在多個級上的非易失性存儲元件和第二區(qū)塊的非易失性存儲元件的在多個級上的非易失性存儲元件同時編程。
[0104]一種示例實現(xiàn)包括與第一區(qū)塊的非易失性存儲元件相鄰且與第二區(qū)塊的非易失性存儲元件不相鄰的第三區(qū)塊的非易失性存儲元件以及第二子組的字線。第二子組中的每條字線連接至第一區(qū)塊的非易失性存儲元件和第三區(qū)塊的非易失性存儲元件而不連接至第二區(qū)塊的非易失性存儲元件。當控制電路系統(tǒng)對連接至第一組字線的第一區(qū)塊的非易失性存儲元件和第二區(qū)塊的非易失性存儲元件同時編程時，控制電路系統(tǒng)不對第三區(qū)塊的非易失性存儲元件同時編程，并且控制電路系統(tǒng)不選擇或部分地選擇第三區(qū)塊的非易失性存儲元件。
[0105]一個實施例包括多個區(qū)塊的非易失性存儲元件、全局數(shù)據(jù)線、與非易失性存儲元件選擇性通信的本地數(shù)據(jù)線、將全局數(shù)據(jù)線選擇性地連接至所選擇的本地數(shù)據(jù)線以及將未選擇的本地數(shù)據(jù)線連接至一個或多個未選擇的位線信號的一個或多個第一選擇電路、以及與一個或多個第一選擇電路和全局數(shù)據(jù)線通信的控制電路系統(tǒng)?？刂齐娐废到y(tǒng)對兩個相鄰區(qū)塊的非易失性存儲元件中的非易失性存儲元件同時編程，包括控制一個或多個第一選擇電路以使得兩個相鄰區(qū)塊的非易失性存儲元件能夠與全局數(shù)據(jù)線通信，以將一個或多個編程信號經(jīng)由全局數(shù)據(jù)線施加到兩個相鄰區(qū)塊。
[0106]一個實施例包括使用一個或多個選擇電路來將兩個相鄰區(qū)塊的非易失性存儲元件中的所選擇的非易失性存儲元件選擇性地連接至一個或多個信號源以及將未選擇的非易失性存儲元件連接至一個或多個未選擇的存儲元件信號。一個或多個選擇電路中的每一個可以將相應(yīng)的信號源連接至相應(yīng)的兩個連接的非易失性存儲元件中的一個以及將相應(yīng)的未選擇存儲元件信號連接至相應(yīng)的兩個連接的非易失性存儲元件中的另一個。該方法還包括當執(zhí)行選擇性連接時對兩個相鄰區(qū)塊的非易失性存儲元件同時編程。
[0107]一個實施例包括:非易失性存儲元件，其包括第一區(qū)塊的非易失性存儲元件以及與第一區(qū)塊的非易失性存儲元件相鄰的第二區(qū)塊的非易失性存儲元件；第一組字線，使得第一組中的每條字線連接至第一區(qū)塊的非易失性存儲元件和第二區(qū)塊的非易失性存儲元件；字線驅(qū)動器，位于第一區(qū)塊的非易失性存儲元件與第二區(qū)塊的非易失性存儲元件之間，以使得字線驅(qū)動器連接至第一組字線；本地數(shù)據(jù)線，與非易失性存儲元件選擇性地通信；全局數(shù)據(jù)線；一個或多個第一選擇電路，選擇性地將全局數(shù)據(jù)線連接至所選擇的本地數(shù)據(jù)線以及將未選擇的本地數(shù)據(jù)線連接至一個或多個未選擇的位線信號；以及控制電路系統(tǒng)，與一個或多個第一選擇電路和全局數(shù)據(jù)線通信?？刂齐娐废到y(tǒng)使用字線驅(qū)動器和全局數(shù)據(jù)線、經(jīng)由一個或多個第一選擇電路對連接至第一組字線的第一區(qū)塊中的非易失性存儲元件和第二區(qū)塊中的非易失性存儲元件同時編程。
[0108]為了圖示和描述的目的而給出了上述詳細的描述。這不旨在是詳盡的或者將本發(fā)明限于所公開的精確形式。鑒于以上教導(dǎo)，很多修改和變化是可能的。選擇所描述的實施例以便最好地說明本發(fā)明的原理及其實際應(yīng)用，從而使得本領(lǐng)域的技術(shù)人員能夠以各種實施例并且利用適于預(yù)期的特定用途的不同變型來最佳地利用本發(fā)明。本發(fā)明的范圍由所附權(quán)利要求書限定。
【權(quán)利要求】
1.一種非易失性存儲裝置，包括: 非易失性存儲元件，其包括第一區(qū)塊的非易失性存儲元件以及與所述第一區(qū)塊的非易失性存儲元件相鄰的第二區(qū)塊的非易失性存儲元件； 第一組字線，所述第一組字線中的每條字線連接至所述第一區(qū)塊中的非易失性存儲元件和所述第二區(qū)塊中的非易失性存儲元件； 字線驅(qū)動器，位于所述第一區(qū)塊的非易失性存儲元件與所述第二區(qū)塊的非易失性存儲元件之間，所述字線驅(qū)動器連接至所述第一組字線； 本地數(shù)據(jù)線，與所述非易失性存儲元件選擇性通信； 全局數(shù)據(jù)線； 一個或多個第一選擇電路，選擇性地將所述全局數(shù)據(jù)線連接至所選擇的本地數(shù)據(jù)線并且將未選擇的本地數(shù)據(jù)線連接至一個或多個未選擇的位線信號；以及 控制電路系統(tǒng)，與所述一個或多個第一選擇電路以及所述全局數(shù)據(jù)線進行通信，所述控制電路系統(tǒng)使用所述字線驅(qū)動器和所述全局數(shù)據(jù)線、經(jīng)由所述一個或多個第一選擇電路對連接至所述第一組字線的所述第一區(qū)塊中的非易失性存儲元件和所述第二區(qū)塊中的非易失性存儲元件同時編程。
2.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，還包括: 連接至所述第一區(qū)塊的非易失性存儲元件的第一組位線以及連接至所述第二區(qū)塊的非易失性存儲元件的第二組位線，所述本地數(shù)據(jù)線包括第一組本地數(shù)據(jù)線和第二組本地數(shù)據(jù)線；以及 多個第二選擇電路，將所述第一組本地數(shù)據(jù)線選擇性地連接至所述第一組位線中的所選擇的位線，并且將所述第二組本地數(shù)據(jù)線選擇性地連接至所述第二組位線中的所選擇的位線，所述一個或多個第一選擇電路包括將所述第一組本地數(shù)據(jù)線選擇性地連接至第一子組的所述全局數(shù)據(jù)線的第一子組的一個或多個第一選擇電路，所述一個或多個第一選擇電路包括將所述第二組本地數(shù)據(jù)線選擇性地連接至第二子組的所述全局數(shù)據(jù)線的第二組的一個或多個第一選擇電路，所述第一子組的一個或多個第一選擇電路連接至第一子組的所述全局數(shù)據(jù)線和第二子組的所述全局數(shù)據(jù)線，所述第二子組的一個或多個第一選擇電路連接至第一子組的所述全局數(shù)據(jù)線和第二子組的所述全局數(shù)據(jù)線。
3.根據(jù)權(quán)利要求2所述的非易失性存儲裝置，其中: 所述多個第二選擇電路將所述第一組位線中的未選擇的位線經(jīng)由NMOS驅(qū)動器連接至一個或多個未選擇的位線信號； 所述多個第二選擇電路將所述第二組位線中的未選擇的位線經(jīng)由NMOS驅(qū)動器連接至一個或多個未選擇的位線信號；以及 所述一個或多個第一選擇電路將未選擇的本地數(shù)據(jù)線經(jīng)由PMOS驅(qū)動器連接至一個或多個未選擇的位線信號。
4.根據(jù)權(quán)利要求2所述的非易失性存儲裝置，其中: 所述多個第二選擇電路將所述第一組位線中的未選擇的位線經(jīng)由具有第一類型的溝道的裝置連接至一個或多個未選擇的位線信號； 所述多個第二選擇電路將所述第二組的位線中的未選擇的位線經(jīng)由具有所述第一類型的溝道的裝置連接至一個或多個未選擇的位線信號；以及所述一個或多個第一選擇電路將未選擇的本地數(shù)據(jù)線經(jīng)由具有與所述第一類型的溝道不同的第二類型的溝道的裝置連接至一個或多個未選擇的位線信號。
5.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，還包括: 連接至所述第一區(qū)塊的非易失性存儲元件的第一組位線以及連接至所述第二區(qū)塊的非易失性存儲元件的第二組位線，所述本地數(shù)據(jù)線被定位成跨越所述第一區(qū)塊和所述第二區(qū)塊；以及 多個第二選擇電路，將第一子組的所述本地數(shù)據(jù)線選擇性地連接至所述第一組位線中的所選擇的位線，并且將第二子組的所述本地數(shù)據(jù)線選擇性地連接至所述第二組位線中的所選擇的位線，所述一個或多個第一選擇電路包括連接至所述第一子組的本地數(shù)據(jù)線和第一子組的所述全局數(shù)據(jù)線的第一子組的所述一個或多個第一選擇電路，所述一個或多個第一選擇電路包括連接至所述第二組本地數(shù)據(jù)線和第二子組的所述全局數(shù)據(jù)線的第二子組的所述一個或多個第一選擇電路，第一子組的所述一個或多個第一選擇電路不連接至第二子組的所述全局數(shù)據(jù)線，第二子組的所述一個或多個第一選擇電路不連接至第一子組的所述全局數(shù)據(jù)線。
6.根據(jù)權(quán)利要求1至5中任一項所述的非易失性存儲裝置，其中: 所述非易失性存儲元件包括與所述第一區(qū)塊的非易失性存儲元件相鄰且與所述第二區(qū)塊的非易失性存儲元件不相鄰的第三區(qū)塊的非易失性存儲元件； 所述非易失性存儲裝置還 包括第二組字線，所述第二組中的每條字線均連接至所述第一區(qū)塊中的非易失性存儲元件和所述第三區(qū)塊中的非易失性存儲元件而不連接至所述第二區(qū)塊中的非易失性存儲元件；以及 當所述控制電路系統(tǒng)對連接至所述第一組字線的所述第一區(qū)塊中的非易失性存儲元件和所述第二區(qū)塊中的非易失性存儲元件同時編程時，所述控制電路系統(tǒng)不對所述第三區(qū)塊中的非易失性存儲元件同時編程。
7.根據(jù)權(quán)利要求1至5中任一項所述的非易失性存儲裝置，其中: 所述非易失性存儲元件包括與所述第一區(qū)塊的非易失性存儲元件相鄰且與所述第二區(qū)塊的非易失性存儲元件不相鄰的第三區(qū)塊的非易失性存儲元件； 所述非易失性存儲裝置還包括第二組字線，所述第二組字線中的每條字線均連接至所述第一區(qū)塊中的非易失性存儲元件和所述第三區(qū)塊中的非易失性存儲元件而不連接至所述第二區(qū)塊中的非易失性存儲元件； 當所述控制電路系統(tǒng)對連接至所述第一組字線的所述第一區(qū)塊中的非易失性存儲元件和所述第二區(qū)塊中的非易失性存儲元件同時編程時，所述控制電路系統(tǒng)不選擇或部分地選擇所述第三區(qū)塊中的非易失性存儲元件。
8.根據(jù)權(quán)利要求1至7中任一項所述的非易失性存儲裝置，其中: 所述一個或多個第一選擇選擇電路中的每個第一選擇電路包括與一條全局數(shù)據(jù)線、兩條本地數(shù)據(jù)線和未選擇的位線信號的連接，使得相應(yīng)的第一選擇電路能夠?qū)⑾鄳?yīng)的本地數(shù)據(jù)線中的一條本地數(shù)據(jù)線選擇性地連接至相應(yīng)的全局數(shù)據(jù)線并且將其他本地數(shù)據(jù)線連接至所述未選擇的位線信號。
9.根據(jù)權(quán)利要求1至8中任一項所述的非易失性存儲裝置，其中: 所述非易失性存儲元件包括整體式三維存儲器陣列；所述第一組字線中的字線均位于所述整體式三維存儲器陣列的至少兩個級上；以及所述控制電路系統(tǒng)對連接至所述第一組字線的所述第一區(qū)塊中的在多個級上的非易失性存儲元件和所述第二區(qū)塊中的在多個級上的非易失性存儲元件同時編程。
10.一種用于對非易失性存儲裝置進行編程的方法，包括: 使用一個或多個選擇電路將兩個相鄰區(qū)塊的非易失性存儲元件中的所選擇的非易失性存儲元件選擇性地連接至一個或多個信號源并且將未選擇的非易失性存儲元件連接至一個或多個未選擇的存儲元件信號，所述一個或多個選擇電路中的每個選擇電路能夠?qū)⑾鄳?yīng)的信號源連接至相應(yīng)的兩個連接的非易失性存儲元件中的一個非易失性存儲元件，并且將相應(yīng)的未選擇的存儲元件信號連接至所述相應(yīng)的兩個連接的非易失性存儲元件中的另一個非易失性存儲元件；以及 當執(zhí)行所述選擇性連接時，對所述兩個相鄰區(qū)塊的非易失性存儲元件同時編程。
11.根據(jù)權(quán)利要求20所述的方法，其中，將兩個相鄰區(qū)塊的非易失性存儲元件中的所選擇的非易失性存儲元件選擇性地連接至一個或多個信號源包括: 在所述兩個相鄰區(qū)塊中的每個區(qū)塊中選擇一列非易失性存儲元件； 將所選擇的各列連接至所述兩個相鄰區(qū)塊中的每個區(qū)塊各自的本地數(shù)據(jù)線； 經(jīng)由具有第一類型的溝道的裝置將所選擇的本地數(shù)據(jù)線連接至所述一個或多個信號源以及將未選擇的數(shù)據(jù)線連接至一個或多個未選擇的電壓；以及 經(jīng)由具有第二類型的溝道的裝置將所述一個或多個未選擇的電壓提供給未選擇的列的非易失性存儲元件。
12.根據(jù)權(quán)利要求10所述的方法，其中，將兩個相鄰區(qū)塊的非易失性存儲元件中的所選擇的非易失性存儲元件選擇性地連接至一個或多個信號源包括: 在所述兩個相鄰區(qū)塊中的每個區(qū)塊中選擇一列非易失性存儲元件； 將所選擇的各列連接至所述兩個相鄰區(qū)塊所共有的本地數(shù)據(jù)線；以及經(jīng)由所述兩個相鄰區(qū)塊共有的一組選擇電路將所述本地數(shù)據(jù)線選擇性地連接至所述一個或多個信號源。
13.根據(jù)權(quán)利要求10至12中任一項所述的方法，其中: 對所述兩個相鄰區(qū)塊的非易失性存儲元件同時編程對連接至公共字線的所述兩個相鄰區(qū)塊的一個子組的存儲器單元進行編程。
【文檔編號】G11C13/00GK103765520SQ201280020447
【公開日】2014年4月30日 申請日期:2012年4月23日 優(yōu)先權(quán)日:2011年4月27日
【發(fā)明者】顏天鴻, 茨-義·劉, 羅伊·E·朔伊爾萊因 申請人:桑迪士克3D有限責任公司