用于防止存儲(chǔ)系統(tǒng)中數(shù)據(jù)殘留的系統(tǒng)和方法
【專利摘要】提供了用于防止存儲(chǔ)系統(tǒng)中數(shù)據(jù)殘留的方法、電路、和系統(tǒng)。原始數(shù)據(jù)被儲(chǔ)存在第一存儲(chǔ)器中，其可以是靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）。此外，數(shù)據(jù)被儲(chǔ)存在第二存儲(chǔ)器中。第一存儲(chǔ)器中的數(shù)據(jù)被周期性反轉(zhuǎn)，防止第一存儲(chǔ)器中的數(shù)據(jù)殘留。該第二存儲(chǔ)器中的數(shù)據(jù)被與第一存儲(chǔ)器中的數(shù)據(jù)同時(shí)周期性反轉(zhuǎn)。該第二存儲(chǔ)器中的數(shù)據(jù)被用于掌握第一存儲(chǔ)器中的數(shù)據(jù)的反轉(zhuǎn)狀態(tài)。在第一存儲(chǔ)器中的數(shù)據(jù)和第二存儲(chǔ)器中的數(shù)據(jù)之間實(shí)行邏輯異或操作，能夠重建該第一存儲(chǔ)器中的原始數(shù)據(jù)。
【專利說明】用于防止存儲(chǔ)系統(tǒng)中數(shù)據(jù)殘留的系統(tǒng)和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及存儲(chǔ)系統(tǒng)和方法，并且更具體涉及通過使存儲(chǔ)系統(tǒng)中的數(shù)據(jù)周期性反轉(zhuǎn)同時(shí)掌握反轉(zhuǎn)狀態(tài)來防止存儲(chǔ)系統(tǒng)中數(shù)據(jù)殘留。
【背景技術(shù)】
[0002]數(shù)據(jù)儲(chǔ)存系統(tǒng)，并且特別是諸如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)或動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的隨機(jī)存取存儲(chǔ)器是眾所周知的。這種數(shù)據(jù)儲(chǔ)存系統(tǒng)可以用在通用微處理器中，或者被諸如現(xiàn)場可編程門陣列(FPGA)的可編程邏輯器件用作資源。
[0003]諸如SRAM或DRAM的存儲(chǔ)器依靠恒定的電源供給，從而保持在存儲(chǔ)器內(nèi)儲(chǔ)存的數(shù)據(jù)，而在關(guān)掉該存儲(chǔ)器的電源后，數(shù)據(jù)則會(huì)丟失。然而，這種存儲(chǔ)器的某些物理性質(zhì)導(dǎo)致數(shù)據(jù)殘留的現(xiàn)象，其中在從該存儲(chǔ)器去掉電源之后，數(shù)據(jù)以殘余形式被保留一段時(shí)間。這種殘留數(shù)據(jù)能夠通過訪問該存儲(chǔ)器的輸入/輸出引腳以一定幾率被恢復(fù)。將恒定數(shù)據(jù)保持在存儲(chǔ)單元中的時(shí)間越長，所產(chǎn)生的數(shù)據(jù)殘留越強(qiáng)，并且甚至在關(guān)掉電源之后能夠從存儲(chǔ)單元恢復(fù)數(shù)據(jù)的幾率越大。
[0004]數(shù)據(jù)殘留為使用加密術(shù)的系統(tǒng)內(nèi)的存儲(chǔ)器提出安全性問題。這種系統(tǒng)可以使用加密術(shù)或安全鑰匙，其被儲(chǔ)存在該系統(tǒng)的RAM部分中。這種系統(tǒng)可以另外包括防篡改機(jī)構(gòu)，如果檢測到入侵，該機(jī)構(gòu)擦去系統(tǒng)中的全部數(shù)據(jù)。然而，當(dāng)關(guān)掉到整個(gè)系統(tǒng)的電源時(shí)，基于固有地發(fā)生的數(shù)據(jù)殘留的攻擊，致使任何防篡改機(jī)構(gòu)不能工作。因?yàn)閿?shù)據(jù)殘留，可以將諸如加密密鑰或該安全密鑰的關(guān)鍵數(shù)據(jù)保留在該系統(tǒng)的RAM部分足夠久，使得攻擊機(jī)恢復(fù)該密鑰。該攻擊機(jī)能夠重新起動(dòng)僅僅到該系統(tǒng)的RAM部分的電力、恢復(fù)該密鑰、并且使用該密鑰恢復(fù)在該系統(tǒng)上呈現(xiàn)的關(guān)鍵數(shù)據(jù)。

【發(fā)明內(nèi)容】

[0005]為了應(yīng)對(duì)本【技術(shù)領(lǐng)域】內(nèi)的上述及其他缺點(diǎn)，根據(jù)本發(fā)明的系統(tǒng)通過周期性反轉(zhuǎn)該存儲(chǔ)系統(tǒng)中的數(shù)據(jù)同時(shí)掌握該反轉(zhuǎn)狀態(tài)，來防止存儲(chǔ)系統(tǒng)中的數(shù)據(jù)殘留。
[0006]在一個(gè)實(shí)施例中，該系統(tǒng)包括靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)和第二存儲(chǔ)器。該系統(tǒng)進(jìn)一步包括可操作為周期性反轉(zhuǎn)該SRAM中的數(shù)據(jù)并同時(shí)反轉(zhuǎn)該第二存儲(chǔ)器中數(shù)據(jù)的處理電路。該處理電路進(jìn)一步可操作為在該SRAM中的數(shù)據(jù)和該第二存儲(chǔ)器中的數(shù)據(jù)之間執(zhí)行邏輯“異或”操作。
[0007]在另一個(gè)實(shí)施例中，該系統(tǒng)包括根據(jù)第一時(shí)鐘信號(hào)工作的第一存儲(chǔ)器，以及第二存儲(chǔ)器。該系統(tǒng)進(jìn)一步包括處理電路，其可操作為周期性反轉(zhuǎn)該第一存儲(chǔ)器中的數(shù)據(jù)并同時(shí)反轉(zhuǎn)該第二存儲(chǔ)器中的數(shù)據(jù)，其中該第一存儲(chǔ)器中的數(shù)據(jù)和該第二存儲(chǔ)器中的數(shù)據(jù)兩者都以根據(jù)第二時(shí)鐘信號(hào)的周期性反轉(zhuǎn)速率反轉(zhuǎn)，并且其中該第二時(shí)鐘信號(hào)不同于該第一時(shí)鐘信號(hào)。該處理電路進(jìn)一步可操作為在該第一存儲(chǔ)器中的數(shù)據(jù)和該第二存儲(chǔ)器中的數(shù)據(jù)之間實(shí)行邏輯“異或”操作。
[0008]在還另一個(gè)實(shí)施例中，該系統(tǒng)包括第一存儲(chǔ)器和第二存儲(chǔ)器。該系統(tǒng)進(jìn)一步包括用于提供異或電路輸出信號(hào)的異或電路，其中該異或電路輸出信號(hào)是第一存儲(chǔ)器的數(shù)據(jù)輸出信號(hào)和第二存儲(chǔ)器的數(shù)據(jù)輸出信號(hào)的邏輯異或函數(shù)。該系統(tǒng)進(jìn)一步地包括選擇電路，其使用第一信號(hào)來選擇第二信號(hào)或者第一存儲(chǔ)器的補(bǔ)充的數(shù)據(jù)輸出信號(hào)作為選擇電路輸出信號(hào)。該系統(tǒng)進(jìn)一步包括互連電路，其可配置為將第二存儲(chǔ)器的補(bǔ)充的數(shù)據(jù)輸出信號(hào)耦合到第二存儲(chǔ)器的數(shù)據(jù)輸入信號(hào)、將第一信號(hào)耦合到第二存儲(chǔ)器的重置信號(hào)、并且將該選擇電路輸出信號(hào)耦合到第一存儲(chǔ)器的數(shù)據(jù)輸入信號(hào)。
[0009]有利地是，根據(jù)本發(fā)明的上述實(shí)施例防止該SRAM中的數(shù)據(jù)殘留，同時(shí)與該SRAM的
正常工作兼容。
【專利附圖】

【附圖說明】
[0010]在結(jié)合該附圖考慮下列詳細(xì)說明下，本發(fā)明的進(jìn)一步特性、它的性質(zhì)和各種優(yōu)點(diǎn)將會(huì)顯而易見，其中貫穿附圖類似的附圖標(biāo)記指代類似的部分，并且其中:
[0011]圖1示出了按照本發(fā)明的實(shí)施例的用于防止數(shù)據(jù)殘留的示例性系統(tǒng)；
[0012]圖2示出了按照本發(fā)明的實(shí)施例的用于防止數(shù)據(jù)殘留的另一個(gè)示例性系統(tǒng)；
[0013]圖3示出了按照本發(fā)明的實(shí)施例的防止數(shù)據(jù)殘留的例示性方法；
[0014]圖4示出了按照本發(fā)明的實(shí)施例的防止數(shù)據(jù)殘留的另一種例示性方法；和
[0015]圖5示出了按照本發(fā)明的實(shí)施例的根據(jù)圖4的例示性方法工作的系統(tǒng)中的例示性數(shù)據(jù)流程圖。
【具體實(shí)施方式】
[0016]為了提供本發(fā)明的全面理解，現(xiàn)在將描述某些例示性的實(shí)施例。然而，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以根據(jù)所應(yīng)對(duì)的應(yīng)用適當(dāng)?shù)剡m配和修改本文中所述的系統(tǒng)和方法，并且本文中所述的系統(tǒng)和方法可以被用于其他適當(dāng)?shù)膽?yīng)用中，并且這種其他增加和更改將不偏離本發(fā)明的保護(hù)范圍。
[0017]圖1示出了根據(jù)本發(fā)明的實(shí)施例的用于防止數(shù)據(jù)殘留的示例性系統(tǒng)100。在一些實(shí)施例中，該系統(tǒng)100位于現(xiàn)場可編程門陣列(FPGA)內(nèi)，并且直接與該FPGA接口連接。在其他實(shí)施例中，該系統(tǒng)100位于FPGA外面，但是其輸入和輸出通過接口連接到該FPGA。在一些實(shí)施例中，該系統(tǒng)100儲(chǔ)存密鑰。如果該系統(tǒng)100與FPGA接口連接，那么該密鑰能夠被FPGA用于加密由該FPGA儲(chǔ)存并傳遞的數(shù)據(jù)。
[0018]該系統(tǒng)100包括主存儲(chǔ)器102。該主存儲(chǔ)器102包括一個(gè)或多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元都包括一個(gè)比特的數(shù)據(jù)，以及用于將數(shù)據(jù)寫入到適當(dāng)?shù)拇鎯?chǔ)單元并從該適當(dāng)?shù)拇鎯?chǔ)單元讀取數(shù)據(jù)的電路。該主存儲(chǔ)器102能夠包括SRAM。該主存儲(chǔ)器102能夠包括一個(gè)或多個(gè)閂寄存器。該主存儲(chǔ)器102也能夠包括DRAM。如果該主存儲(chǔ)器102包括DRAM，那么該DRAM與更新時(shí)鐘關(guān)聯(lián)，該時(shí)鐘根據(jù)眾所周知的方法周期性地更新該DRAM中儲(chǔ)存的數(shù)據(jù)值。在一些實(shí)施例中，該主存儲(chǔ)器102與系統(tǒng)時(shí)鐘相關(guān)聯(lián)。該系統(tǒng)時(shí)鐘確定數(shù)據(jù)將在什么時(shí)候被寫入該主存儲(chǔ)器102或者從該主存儲(chǔ)器102讀取，以及確定數(shù)據(jù)被寫入該主存儲(chǔ)器102或者從該主存儲(chǔ)器102讀取的速率。如果系統(tǒng)100與FPGA接口連接，能夠由該FPGA生成該系統(tǒng)時(shí)鐘。
[0019]該主存儲(chǔ)器102另外包括多個(gè)端口，諸如數(shù)據(jù)輸入端口 104、數(shù)據(jù)輸出端口 106、和數(shù)據(jù)切換端口(data toggle port) 107。該主存儲(chǔ)器102可以包含額外的端口，諸如讀取和寫入地址端口或者系統(tǒng)時(shí)鐘輸入端口。為簡單起見，沒有示出這些端口。在一些實(shí)施例中，該數(shù)據(jù)輸入端口 104和該數(shù)據(jù)輸出端口 106具有預(yù)定的比特寬度，例如，每個(gè)可以是16比特寬。在其他實(shí)施例中，每個(gè)端口的比特寬度是可配置的。
[0020]該系統(tǒng)100進(jìn)一步包括第二存儲(chǔ)器108。第二存儲(chǔ)器108包括一個(gè)或多個(gè)存儲(chǔ)單元，其每個(gè)都包括一個(gè)比特的數(shù)據(jù)，連同用于將數(shù)據(jù)寫入到適當(dāng)?shù)拇鎯?chǔ)單元并從該適當(dāng)?shù)拇鎯?chǔ)單元讀取數(shù)據(jù)的電路。第二存儲(chǔ)器108能夠包括一個(gè)或多個(gè)閂寄存器。第二存儲(chǔ)器108也能夠包括SRAM或DRAM。在一些實(shí)施例中，第二存儲(chǔ)器108至少部分位于該主存儲(chǔ)器102內(nèi)，并且可以是該主存儲(chǔ)器102的集成部分。在其他實(shí)施例中，第二存儲(chǔ)器108完全位于該主存儲(chǔ)器102外面。
[0021]第二存儲(chǔ)器108包括數(shù)據(jù)輸出端口 110、數(shù)據(jù)重置端口 112、和數(shù)據(jù)切換端口 114。第二存儲(chǔ)器108可以包含額外的端口，諸如讀取和寫入地址端口或者系統(tǒng)時(shí)鐘輸入端口。為簡單起見，沒有示出這些端口。
[0022]該系統(tǒng)100進(jìn)一步包括異或電路116。該異或電路116被耦合到該主存儲(chǔ)器102的數(shù)據(jù)輸出端口 106和第二存儲(chǔ)器108的該數(shù)據(jù)輸出端口 110。該異或電路116輸出一個(gè)或多個(gè)信號(hào)118，這些信號(hào)是從該主存儲(chǔ)器102的數(shù)據(jù)輸出端口 106接收的一個(gè)或多個(gè)信號(hào)和從第二存儲(chǔ)器108的數(shù)據(jù)輸出端口 110接收的一個(gè)或多個(gè)信號(hào)的邏輯異或函數(shù)。在一些實(shí)施例中，第二存儲(chǔ)器108包括一個(gè)存儲(chǔ)單元，其包含一比特的數(shù)據(jù)(即，單個(gè)邏輯‘ I’或邏輯‘0’)，并且一個(gè)或多個(gè)異或電路輸出信號(hào)118的每個(gè)都對(duì)應(yīng)由第二存儲(chǔ)器108的輸出端口 110輸出的數(shù)據(jù)的比特和由主存儲(chǔ)器102的輸出端口 106輸出的一個(gè)或多個(gè)信號(hào)的一個(gè)之間的邏輯異或操作。
[0023]該系統(tǒng)100將切換信號(hào)120提供到該主存儲(chǔ)器102的切換端口 107和第二存儲(chǔ)器108的切換端口 114。在一些實(shí)施例中，該切換信號(hào)120由外部系統(tǒng)系統(tǒng)提供，并且根據(jù)任意進(jìn)程(schedule)被激活和停用。在一些實(shí)施例中，該切換信號(hào)120由具有特定時(shí)鐘速率的第二時(shí)鐘提供。第二時(shí)鐘的時(shí)鐘速率能夠是可配置的。在一些實(shí)施例中，該第二時(shí)鐘的時(shí)鐘速率是可由該系統(tǒng)100的用戶配置的。在一些實(shí)施例中，第二時(shí)鐘獨(dú)立于該系統(tǒng)時(shí)鐘，并且如果該主存儲(chǔ)器102是DRAM，那么該第二時(shí)鐘獨(dú)立于該DRAM的更新時(shí)鐘。在一些實(shí)施例中，第二時(shí)鐘比該系統(tǒng)時(shí)鐘慢，并且如果該主存儲(chǔ)器102是DRAM，那么該第二時(shí)鐘比該DRAM的更新時(shí)鐘慢。在這個(gè)實(shí)施例中，該第二時(shí)鐘可以具有按秒或分鐘測量的時(shí)鐘速率。
[0024]圖3示出了使用圖1的系統(tǒng)100防止數(shù)據(jù)殘留的方法300。在302，原始數(shù)據(jù)被載入該主存儲(chǔ)器102。該原始數(shù)據(jù)可以包括一個(gè)或多個(gè)原始數(shù)據(jù)值。在304，重置該第二存儲(chǔ)器108，以便在該存儲(chǔ)器108內(nèi)包含的全部數(shù)據(jù)都被設(shè)定到邏輯“O”。該系統(tǒng)100可以通過認(rèn)定(assert)該重置端口 112到邏輯‘I’來重置該第二存儲(chǔ)器108。在306，該主存儲(chǔ)器102內(nèi)的一個(gè)或多個(gè)數(shù)據(jù)值周期性地與第二存儲(chǔ)器108中的數(shù)據(jù)同時(shí)反轉(zhuǎn)。該系統(tǒng)100可以通過認(rèn)定該切換信號(hào)120到邏輯‘I’來反轉(zhuǎn)該數(shù)據(jù)。響應(yīng)于檢測到該切換信號(hào)120到邏輯‘I’的認(rèn)定，與該主存儲(chǔ)器102和第二存儲(chǔ)器108關(guān)聯(lián)的處理電路使該主存儲(chǔ)器102中的一個(gè)或多個(gè)數(shù)據(jù)值和第二存儲(chǔ)器108中的數(shù)據(jù)反轉(zhuǎn)(即，切換)。因?yàn)榈诙鎯?chǔ)器108中的數(shù)據(jù)在載入該原始數(shù)據(jù)(302)之后的304被設(shè)定到已知的重置狀態(tài)，并且因?yàn)橹鞔鎯?chǔ)器102中的數(shù)據(jù)與第二存儲(chǔ)器108中的數(shù)據(jù)被同時(shí)反轉(zhuǎn)，第二存儲(chǔ)器108中的數(shù)據(jù)始終指示了主存儲(chǔ)器102中的數(shù)據(jù)的當(dāng)前反轉(zhuǎn)狀態(tài)。因此，通過在讀出該主存儲(chǔ)器102中的數(shù)據(jù)處于反轉(zhuǎn)的狀態(tài)期間使該主存儲(chǔ)器102中的數(shù)據(jù)反轉(zhuǎn)，并且在讀出該主存儲(chǔ)器102中的數(shù)據(jù)處于非反轉(zhuǎn)的狀態(tài)期間不采取行動(dòng)，該第二存儲(chǔ)器108中的數(shù)據(jù)能夠被用于重建在302被載入該主存儲(chǔ)器102的原始數(shù)據(jù)。
[0025]特別是，在使用圖1的系統(tǒng)100的方法300中，通過對(duì)從該主存儲(chǔ)器102的數(shù)據(jù)輸出端口 106接收的一個(gè)或多個(gè)信號(hào)和從第二存儲(chǔ)器108的數(shù)據(jù)輸出端口 110接收的一個(gè)或多個(gè)信號(hào)應(yīng)用邏輯異或函數(shù)，來重建該原始數(shù)據(jù)。在308，該原始數(shù)據(jù)被讀作由異或電路118輸出的一個(gè)或多個(gè)輸出信號(hào)118。有利地是，因?yàn)樵?06周期性地反轉(zhuǎn)該主存儲(chǔ)器102的一個(gè)或多個(gè)存儲(chǔ)單元中的數(shù)據(jù)，所以存儲(chǔ)單元沒有包含相同的數(shù)據(jù)值超過特定時(shí)段。如果周期性反轉(zhuǎn)的速率足夠快(即，大于特定閾值速率，這取決于主存儲(chǔ)器102的物理性質(zhì)和工作參數(shù))，那么將不會(huì)發(fā)生數(shù)據(jù)殘留，或者至少會(huì)減少數(shù)據(jù)殘留。額外的優(yōu)點(diǎn)是，在一些實(shí)施例中，僅包括包含一比特?cái)?shù)據(jù)的單個(gè)存儲(chǔ)單元的第二存儲(chǔ)器108能夠被用于保護(hù)任意尺寸的第一存儲(chǔ)器102克服數(shù)據(jù)殘留。
[0026]圖2示出了根據(jù)本發(fā)明的用于防止數(shù)據(jù)殘留的另一個(gè)示例性系統(tǒng)200。在一些實(shí)施例中，該系統(tǒng)200位于現(xiàn)場可編程門陣列(FPGA)內(nèi)，并且直接與該FPGA接口連接。在其他實(shí)施例中，該系統(tǒng)200位于FPGA外面，但是其輸入和輸出通過接口連接到該FPGA。在一些實(shí)施例中，該系統(tǒng)200儲(chǔ)存密匙。如果該系統(tǒng)200與FPGA接口連接，那么該密鑰能夠被FPGA用于加密由該FPGA儲(chǔ)存并傳遞的數(shù)據(jù)。
[0027]系統(tǒng)200包含主存儲(chǔ)器。該主存儲(chǔ)器能夠包括一個(gè)或多個(gè)數(shù)據(jù)寄存器，每個(gè)數(shù)據(jù)寄存器都包括一比特的數(shù)據(jù)。然而，為簡單起見，僅僅示出一個(gè)數(shù)據(jù)寄存器202。在一個(gè)實(shí)施例中，該數(shù)據(jù)寄存器202是SRAM。系統(tǒng)200進(jìn)一步包括反轉(zhuǎn)跟蹤寄存器204，其包含一比特的數(shù)據(jù)。該反轉(zhuǎn)跟蹤寄存器204的補(bǔ)充的輸出端口被耦合到該反轉(zhuǎn)跟蹤寄存器204的輸入端口。
[0028]時(shí)鐘信號(hào)206被耦合到該數(shù)據(jù)寄存器202和該反轉(zhuǎn)跟蹤寄存器204的時(shí)鐘輸入端口。在一個(gè)實(shí)施例中，該時(shí)鐘信號(hào)206的時(shí)鐘速率是可配置的。
[0029]該數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204的數(shù)據(jù)輸出端口被耦合到異或門208。該異或門208輸出信號(hào)216，該信號(hào)是由該數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204的輸出端口輸出的信號(hào)的邏輯異或函數(shù)。
[0030]該系統(tǒng)200進(jìn)一步包括選擇電路210。在一個(gè)實(shí)施例中，選擇電路210是具有兩個(gè)輸入和一個(gè)輸出的多路復(fù)用器。第一選擇電路輸入被稱合到該數(shù)據(jù)寄存器202的補(bǔ)充的輸出端口。第二選擇電路輸入被I禹合到數(shù)據(jù)輸入信號(hào)212。載入信號(hào)214由選擇電路210使用以在來自該數(shù)據(jù)寄存器202的補(bǔ)充的輸出端口的信號(hào)和數(shù)據(jù)輸入信號(hào)212之間進(jìn)行選擇。該數(shù)據(jù)輸入信號(hào)212被用于將原始數(shù)據(jù)載入該數(shù)據(jù)寄存器202。該載入信號(hào)214被另外耦合到該反轉(zhuǎn)跟蹤寄存器204的重置端口。
[0031]在一些實(shí)施例中，該系統(tǒng)200也包括電平移位電路218和220。該電平移位電路218將數(shù)據(jù)輸入信號(hào)212耦合到外部數(shù)據(jù)輸入信號(hào)222，并且該電平移位電路220將載入信號(hào)214耦合到外部載入信號(hào)224。該電平移位電路218和220可以用于通過使在外部系統(tǒng)中關(guān)聯(lián)的具有邏輯‘I’和邏輯‘0’的電壓電平分別平移到在系統(tǒng)200中關(guān)聯(lián)的具有邏輯‘I’和邏輯‘0’的電壓電平，而使該系統(tǒng)200與外部系統(tǒng)接口連接。在一些實(shí)施例中，該外部系統(tǒng)是FPGA。在一些實(shí)施例中，該外部數(shù)據(jù)輸入信號(hào)222被用于為該系統(tǒng)200提供密碼密鑰。
[0032]圖4示出了用于操作圖2的系統(tǒng)200的例示性方法。在402，該載入信號(hào)214被認(rèn)定為值‘I’，并且經(jīng)由選擇電路210將數(shù)據(jù)輸入信號(hào)212耦合到該數(shù)據(jù)寄存器202的輸入端口。在404，該載入信號(hào)214將該反轉(zhuǎn)跟蹤寄存器204重置到‘O’。在406，該數(shù)據(jù)輸入信號(hào)212的數(shù)據(jù)值被載入到數(shù)據(jù)寄存器202中。在408，該載入信號(hào)214被轉(zhuǎn)到‘0’，并且經(jīng)由選擇電路210將數(shù)據(jù)寄存器202的反轉(zhuǎn)的輸出信號(hào)212耦合到該數(shù)據(jù)寄存器202的數(shù)據(jù)輸入端口。在410，在由時(shí)鐘206提供的時(shí)鐘信號(hào)的每個(gè)新的周期期間，反轉(zhuǎn)跟蹤寄存器204的數(shù)據(jù)輸入端口接收該反轉(zhuǎn)跟蹤寄存器204的補(bǔ)充的數(shù)據(jù)輸出信號(hào)。因此使該反轉(zhuǎn)跟蹤寄存器204內(nèi)包含的數(shù)據(jù)反轉(zhuǎn)(B卩，切換)，直到由該時(shí)鐘206提供的時(shí)鐘信號(hào)的下一個(gè)周期。同樣，在412，在由該時(shí)鐘206提供的時(shí)鐘信號(hào)的每個(gè)新的周期期間，數(shù)據(jù)寄存器202的數(shù)據(jù)輸入端口接收該數(shù)據(jù)寄存器202的補(bǔ)充的數(shù)據(jù)輸出信號(hào)，其為該選擇電路210的輸出。因此使該數(shù)據(jù)寄存器202內(nèi)包含的數(shù)據(jù)反轉(zhuǎn)(即，切換)，直到由該時(shí)鐘206提供的時(shí)鐘信號(hào)的下一個(gè)周期。然后，該方法回到410。
[0033]應(yīng)該注意，該異或門208連續(xù)輸出信號(hào)216，該信號(hào)在方法400的每個(gè)步驟可訪問，這是由該數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204的輸出端口輸出的信號(hào)的邏輯異或函數(shù)。在406，該信號(hào)216 —直對(duì)應(yīng)被載入該數(shù)據(jù)寄存器202的原始數(shù)據(jù)值。
[0034]有利地是，因?yàn)樵?10周期性地反轉(zhuǎn)該數(shù)據(jù)寄存器202中的數(shù)據(jù)，所以該數(shù)據(jù)寄存器202不包含相同的數(shù)據(jù)值超過特定時(shí)段。在一些實(shí)施例中，這個(gè)特定時(shí)段的長度對(duì)應(yīng)由該時(shí)鐘206提供的時(shí)鐘信號(hào)的周期的長度。如果周期性反轉(zhuǎn)的速率足夠快(即，大于特定閾值速率，該速率取決于數(shù)據(jù)寄存器202的物理性質(zhì)和工作參數(shù))，那么將不會(huì)發(fā)生數(shù)據(jù)殘留，或者至少回減少數(shù)據(jù)殘留。額外的優(yōu)點(diǎn)是，在一些實(shí)施例中，只包含一比特?cái)?shù)據(jù)的該反轉(zhuǎn)跟蹤寄存器204能夠被用于保護(hù)任意大量數(shù)據(jù)寄存器克服數(shù)據(jù)殘留。
[0035]圖5a和5b提供了根據(jù)圖2的方法400的圖2的系統(tǒng)200內(nèi)的數(shù)據(jù)流的示例性圖形，其用于最初被儲(chǔ)存在該數(shù)據(jù)寄存器202中的不同的數(shù)據(jù)值。
[0036]圖5a提供了當(dāng)在406邏輯‘I’被儲(chǔ)存在該數(shù)據(jù)寄存器202中時(shí)根據(jù)圖4的方法400的圖2的系統(tǒng)200內(nèi)的數(shù)據(jù)流的示例性圖形500。在408，在切換任何數(shù)據(jù)值之前，該系統(tǒng)200處于狀態(tài)502。在狀態(tài)502中，在數(shù)據(jù)寄存器202中儲(chǔ)存的值是‘I’，在反轉(zhuǎn)跟蹤寄存器204中儲(chǔ)存的值是‘0’，并且該異或門208的輸出216相應(yīng)地是‘I’。當(dāng)在410和412切換該數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204內(nèi)的數(shù)據(jù)時(shí)，該系統(tǒng)轉(zhuǎn)到狀態(tài)504。在狀態(tài)504中，數(shù)據(jù)寄存器202中儲(chǔ)存的值是‘0’，該反轉(zhuǎn)跟蹤寄存器204中儲(chǔ)存的值是‘1’，并且該異或門208的輸出216相應(yīng)地是‘I’。然后，該方法400進(jìn)行返回到410，該系統(tǒng)200再次進(jìn)入狀態(tài)502。因此，當(dāng)在406邏輯‘I’被儲(chǔ)存在該數(shù)據(jù)寄存器202中時(shí)，根據(jù)方法400工作的系統(tǒng)200始終輸出對(duì)應(yīng)邏輯‘I’的異或電路輸出信號(hào)216。
[0037]圖5b提供了當(dāng)在406邏輯‘0’被儲(chǔ)存在該數(shù)據(jù)寄存器202中時(shí)根據(jù)圖4的方法400的圖2的系統(tǒng)200內(nèi)的數(shù)據(jù)流的示例性圖形501。在408，在切換任何數(shù)據(jù)值之前，該系統(tǒng)200處于狀態(tài)506。在狀態(tài)506中，在數(shù)據(jù)寄存器202中儲(chǔ)存的值是‘0’，在反轉(zhuǎn)跟蹤寄存器204中儲(chǔ)存的值是‘0’，該異或門208的輸出216相應(yīng)地是‘O’。當(dāng)在410和412該數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204內(nèi)的數(shù)據(jù)被切換時(shí)，該系統(tǒng)轉(zhuǎn)換到狀態(tài)508。在狀態(tài)508中，數(shù)據(jù)寄存器202中儲(chǔ)存的值是‘I’，該反轉(zhuǎn)跟蹤寄存器204中儲(chǔ)存的值是‘1’，該異或門208的輸出216相應(yīng)地是‘0’。然后，該方法400進(jìn)行返回到410，因此該系統(tǒng)200再次進(jìn)入狀態(tài)506。因此，當(dāng)在406邏輯‘0’被儲(chǔ)存在該數(shù)據(jù)寄存器202中時(shí)，根據(jù)方法400工作的系統(tǒng)200輸出對(duì)應(yīng)邏輯‘0’的異或電路輸出信號(hào)216。
[0038]應(yīng)該注意，盡管系統(tǒng)100和200分別使用異或電路116和208，但是異或電路的使用是示例性的，而不是意圖要限制本發(fā)明的保護(hù)范圍。在一些實(shí)施例中，系統(tǒng)100可以用任何電路代替異或電路116，只要這些電路可操作為基于由第二存儲(chǔ)器108的輸出端口 110輸出的數(shù)據(jù)的比特和由該主存儲(chǔ)器102的輸出端口 106輸出的一個(gè)或多個(gè)信號(hào)的一個(gè)來輸出被載入主存儲(chǔ)器102的原始數(shù)據(jù)。同樣，在一些實(shí)施例中，系統(tǒng)200可以用任何電路代替異或電路208，只要電路基于由數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204的輸出端口輸出的信號(hào)來輸出被載入到數(shù)據(jù)寄存器202中的原始數(shù)據(jù)。例如，如果在圖5a的狀態(tài)502和506中，在被儲(chǔ)存在反轉(zhuǎn)跟蹤寄存器204中的邏輯‘0’被替換為邏輯‘1’，替換線路電路208的電路可以輸出信號(hào)216，該信號(hào)是由數(shù)據(jù)寄存器202和反轉(zhuǎn)跟蹤寄存器204的輸出端口輸出的信號(hào)的邏輯反轉(zhuǎn)的異或函數(shù)。
[0039]上述僅僅是說明本發(fā)明的原理，并且本領(lǐng)域技術(shù)人員能夠在不偏離本發(fā)明的保護(hù)范圍和精神的情況下，進(jìn)行各種修改。呈現(xiàn)本發(fā)明的上述描述實(shí)施例是為了說明的目的而不是為了限制的目的，本發(fā)明僅由前面的權(quán)利要求限定。
【權(quán)利要求】
1.一種電路,包括: 靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)； 第二存儲(chǔ)器； 處理電路，可操作為: 周期性地使所述SRAM中的數(shù)據(jù)反轉(zhuǎn)并且同時(shí)使所述第二存儲(chǔ)器中的數(shù)據(jù)反轉(zhuǎn)；和 在所述SRAM中的數(shù)據(jù)和所述第二存儲(chǔ)器中的數(shù)據(jù)之間執(zhí)行邏輯異或運(yùn)算。
2.根據(jù)權(quán)利要求1所述的電路，其中所述處理電路進(jìn)一步可操作為: 將數(shù)據(jù)寫到所述SRAMjP 重置所述第二存儲(chǔ)器。
3.根據(jù)權(quán)利要求1所述的電路，其中所述第二存儲(chǔ)器和所述處理電路的組合的至少一部分位于所述SRAM內(nèi)。
4.根據(jù)權(quán)利要求1所述的電路，其中所述第二存儲(chǔ)器和所述處理電路位于所述SRAM外面。
5.根據(jù)權(quán)利要求1所述的電路，其中所述處理電路可操作為周期性地使所述SRAM中的數(shù)據(jù)與所述第二存儲(chǔ)器中的數(shù)據(jù)同時(shí)反轉(zhuǎn)的速率是可配置的。
6.根據(jù)權(quán)利要求1所述的電路，其中: 所述SRAM包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元只包含一個(gè)數(shù)據(jù)比特，和 所述第二存儲(chǔ)器包括只包含一個(gè)數(shù)據(jù)比特的寄存器。
7.根據(jù)權(quán)利要求1所述的電路，所述SRAM可操作為儲(chǔ)存密鑰。
8.一種現(xiàn)場可編程門陣列(FPGA)，其包含如在權(quán)利要求1中限定的所述電路。
9.根據(jù)權(quán)利要求8所述的FPGA，其中: 所述SRAM可操作為儲(chǔ)存密鑰，其中所述密鑰由所述FPGA使用以儲(chǔ)存和傳遞數(shù)據(jù)。
10.一種電路,包括: 第一存儲(chǔ)器，其根據(jù)第一時(shí)鐘信號(hào)操作； 第二存儲(chǔ)器； 處理電路，可操作為: 周期性地使所述第一存儲(chǔ)器中的數(shù)據(jù)反轉(zhuǎn)并且同時(shí)使所述第二存儲(chǔ)器中的數(shù)據(jù)反轉(zhuǎn)，其中: 以根據(jù)第二時(shí)鐘信號(hào)的周期性反轉(zhuǎn)速率使所述第一存儲(chǔ)器中的數(shù)據(jù)和所述第二存儲(chǔ)器中的數(shù)據(jù)兩者反轉(zhuǎn)，和 所述第二時(shí)鐘信號(hào)不同于所述第一時(shí)鐘信號(hào)。
11.根據(jù)權(quán)利要求10所述的電路，其中所述處理電路進(jìn)一步可操作為在所述第一存儲(chǔ)器中的數(shù)據(jù)與所述第二存儲(chǔ)器中的數(shù)據(jù)之間執(zhí)行邏輯異或運(yùn)算。
12.根據(jù)權(quán)利要求10所述的電路，其中所述第一存儲(chǔ)器包括靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)0
13.根據(jù)權(quán)利要求10所述的電路，其中: 所述第一時(shí)鐘信號(hào)具有第一時(shí)鐘速率， 所述第二時(shí)鐘信號(hào)具有第二時(shí)鐘速率，和 所述第二時(shí)鐘速率小于所述第一時(shí)鐘速率。
14.根據(jù)權(quán)利要求10所述的電路，其中所述處理電路進(jìn)一步可操作為: 將數(shù)據(jù)寫到所述第一存儲(chǔ)器，和 重置所述第二存儲(chǔ)器。
15.根據(jù)權(quán)利要求10所述的電路，其中所述第二存儲(chǔ)器和所述處理電路的組合的至少一部分位于所述第一存儲(chǔ)器內(nèi)。
16.根據(jù)權(quán)利要求10所述的電路，其中所述第二存儲(chǔ)器和所述處理電路位于所述第一存儲(chǔ)器外面。
17.根據(jù)權(quán)利要求10所述的電路，其中所述周期性反轉(zhuǎn)速率是可配置的。
18.根據(jù)權(quán)利要求10所述的電路，其中: 所述第一存儲(chǔ)器包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元只包含一個(gè)數(shù)據(jù)比特，和 所述第二存儲(chǔ)器包括只包含一個(gè)數(shù)據(jù)比特的寄存器。
19.根據(jù)權(quán)利要求10所述的電路，其中所述第一存儲(chǔ)器被配置為儲(chǔ)存密鑰。
20.一種現(xiàn)場可編程門陣列(FPGA)，其包含如在權(quán)利要求10中限定的所述電路。
21.根據(jù)權(quán)利要求20所述的FPGA，其中: 所述第一存儲(chǔ)器可操作為儲(chǔ)存密鑰，其中所述密鑰由所述FPGA使用以儲(chǔ)存和傳遞數(shù) 據(jù)。
22.—種電路,包括: 第一存儲(chǔ)器； 第二存儲(chǔ)器； 異或電路，其用于提供異或電路輸出信號(hào)，其中所述異或電路輸出信號(hào)是所述第一存儲(chǔ)器的數(shù)據(jù)輸出信號(hào)和所述第二存儲(chǔ)器的數(shù)據(jù)輸出信號(hào)的邏輯異或函數(shù)； 選擇電路，其使用第一信號(hào)來選擇第二信號(hào)或者所述第一存儲(chǔ)器的補(bǔ)充的數(shù)據(jù)輸出信號(hào)作為選擇電路輸出信號(hào)， 互連電路，可配置為: 將所述第二存儲(chǔ)器的補(bǔ)充的數(shù)據(jù)輸出信號(hào)耦合到所述第二存儲(chǔ)器的數(shù)據(jù)輸入信號(hào)； 將所述第一信號(hào)耦合到所述第二存儲(chǔ)器的重置信號(hào)，和 將所述選擇電路輸出信號(hào)耦合到所述第一存儲(chǔ)器的數(shù)據(jù)輸入信號(hào)。
23.根據(jù)權(quán)利要求22所述的電路，進(jìn)一步包括時(shí)鐘電路和額外的互連電路，所述互連電路被配置為: 將時(shí)鐘電路輸出信號(hào)耦合到所述第一存儲(chǔ)器的時(shí)鐘輸入信號(hào)，和 將所述時(shí)鐘電路輸出信號(hào)耦合到所述第二存儲(chǔ)器的時(shí)鐘輸入信號(hào)。
24.根據(jù)權(quán)利要求22所述的電路，其中: 所述第一存儲(chǔ)器包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元只包含一個(gè)數(shù)據(jù)比特，和 所述第二存儲(chǔ)器包括包含一個(gè)數(shù)據(jù)比特的寄存器。
25.根據(jù)權(quán)利要求22所述的電路，其中所述第一存儲(chǔ)器包括靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)0
26.根據(jù)權(quán)利要求22所述的電路，其中所述選擇電路包括多路復(fù)用器。
27.根據(jù)權(quán)利要求22所述的電路，進(jìn)一步包括: 第一電平移位電路，其中所述互連電路進(jìn)一步可配置為:將第一電平移位電路輸出信號(hào)耦合到所述第二信號(hào)；第二電平移位電路，其中所述互連電路進(jìn)一步可配置為:將第二電平移位電路輸入信號(hào)耦合到載入信號(hào)，和將第二電平移位電路輸出信號(hào)耦合到所述第一信號(hào)。
28.根據(jù)權(quán)利要求22所述的電路，其中所述第一存儲(chǔ)器用于儲(chǔ)存密鑰。
29.—種現(xiàn)場可編程門陣列(FPGA)，其包含如在權(quán)利要求22中限定的所述電路。
30.根據(jù)權(quán)利要求29所述的FPGA，其中:所述SRAM儲(chǔ)存密鑰，并且其中所述密鑰由所述FPGA使用以儲(chǔ)存和傳遞數(shù)據(jù)。
【文檔編號(hào)】G11C11/41GK103503075SQ201280020766
【公開日】2014年1月8日 申請(qǐng)日期:2012年4月18日 優(yōu)先權(quán)日:2011年4月29日
【發(fā)明者】B·B·佩德森, D·A·瑞斯 申請(qǐng)人:阿爾特拉公司