利用溫度補(bǔ)償來斜升通過電壓以增強(qiáng)存儲(chǔ)器設(shè)備中的溝道升壓的制作方法
【專利摘要】在非易失性存儲(chǔ)系統(tǒng)中，用于未被選NAND串的一個(gè)或多個(gè)襯底溝道區(qū)在編程期間被升壓以禁止程序干擾。施加給與至少第一溝道區(qū)關(guān)聯(lián)的一個(gè)或多個(gè)未被選字線的電壓在編程脈沖時(shí)間段期間增加，其中，在該編程脈沖時(shí)間段中編程脈沖被施加給被選字線。增加可以是以斜坡或步進(jìn)形式逐漸的?？杀３值谝粶系绤^(qū)的升壓電平。施加給一個(gè)或多個(gè)未被選字線的電壓的增加也可隨溫度變化。在編程脈沖時(shí)間段之前，對于第二相鄰溝道區(qū)可能以比第一溝道區(qū)更快的速率來斜升施加給一個(gè)或多個(gè)未被選字線的電壓，以助于隔離溝道區(qū)。
【專利說明】利用溫度補(bǔ)償來斜升通過電壓以增強(qiáng)存儲(chǔ)器設(shè)備中的溝道升壓
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及非易失性存儲(chǔ)器。
【背景技術(shù)】
[0002]半導(dǎo)體存儲(chǔ)器已經(jīng)變得越來越普遍地用于各種電子設(shè)備中。例如，將非易失性半導(dǎo)體存儲(chǔ)器用于蜂窩電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備以及其它設(shè)備中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)及閃速存儲(chǔ)器是最流行的非易失性半導(dǎo)體存儲(chǔ)器之一。與傳統(tǒng)的完全特征化EEPROM相反，利用也是EEPROM類型的閃速存儲(chǔ)器，整個(gè)存儲(chǔ)器陣列的內(nèi)容或者存儲(chǔ)器的一部分的內(nèi)容可在一個(gè)步驟中擦除。
[0003]傳統(tǒng)EEPROM和閃速存儲(chǔ)器都使用位于半導(dǎo)體襯底中的溝道區(qū)上方并與該溝道區(qū)絕緣的浮置柵極。該浮置柵極位于源極區(qū)和漏極區(qū)之間?？刂茤艠O被設(shè)置在浮置柵極上并與之絕緣。如此形成的晶體管的閾值電壓(Vth)由浮置柵極上保留的電荷量來控制。也就是說，在晶體管導(dǎo)通以允許在晶體管的源極和漏極之間的導(dǎo)通之前必須施加給控制柵極的最小電壓量由浮置柵極上的電荷電平控制。
[0004]一些EEPROM及閃速存儲(chǔ)器設(shè)備包括具有用于存儲(chǔ)兩個(gè)范圍的電荷的浮置柵極的存儲(chǔ)元件或單元，因此，存儲(chǔ)元件可在兩個(gè)狀態(tài)(例如，已擦除狀態(tài)和已編程狀態(tài))之間被編程/擦除。這樣的閃速存儲(chǔ)器設(shè)備有時(shí)被稱為二進(jìn)制閃速存儲(chǔ)器設(shè)備，因?yàn)槊總€(gè)存儲(chǔ)器元件可存儲(chǔ)一位數(shù)據(jù)。
[0005]多狀態(tài)(也稱為多電平)閃速存儲(chǔ)器設(shè)備通過識(shí)別多個(gè)不同的允許/有效的已編程閾值電壓范圍來實(shí)現(xiàn)。每個(gè)不同的閾值電壓范圍與存儲(chǔ)器設(shè)備中編碼的數(shù)據(jù)位集合的預(yù)定值對應(yīng)。例如，每個(gè)存儲(chǔ)器元件在當(dāng)其可處于與四個(gè)不同閾值電壓范圍對應(yīng)的四個(gè)離散電荷帶之一時(shí)能夠存儲(chǔ)兩位數(shù)據(jù)。
[0006]通常，在編程操作期間施加給控制柵極的編程電壓Vpgm是作為幅度隨時(shí)間增加的一系列脈沖而施加的。編程電壓可被施加給被選字線。在一個(gè)可能的方法中，脈沖的幅度隨著每個(gè)連續(xù)脈沖而增加預(yù)定步長或增量，例如0.2-0.4V。Vpgm可被施加給閃速存儲(chǔ)器元件的控制柵極。在編程脈沖之間的時(shí)間段中，可以執(zhí)行驗(yàn)證操作。也就是說，在連續(xù)編程脈沖之間讀取被并行編程的一組元件中的每個(gè)元件的編程電平，以確定該編程電平是否等于或大于該元件正被編程到的驗(yàn)證電平。對于多狀態(tài)閃速存儲(chǔ)器元件的陣列，可以針對元件的每個(gè)狀態(tài)執(zhí)行驗(yàn)證步驟以確定該元件是否已經(jīng)達(dá)到了其數(shù)據(jù)關(guān)聯(lián)驗(yàn)證電平。例如，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)元件可能需要針對三個(gè)比較點(diǎn)執(zhí)行驗(yàn)證操作。
[0007]而且，當(dāng)對EEPROM或閃速存儲(chǔ)器設(shè)備(例如，在NAND串中的NAND閃速存儲(chǔ)器設(shè)備)編程時(shí)，通常Vpgm被施加給控制柵極并且被選擇用于編程的NAND串的位線被接地，這致使來自存儲(chǔ)元件的溝道的電子被注入到浮置柵極中。當(dāng)電子在浮置柵極中聚集時(shí)，浮置柵極變?yōu)閹ж?fù)電并且存儲(chǔ)元件的閾值電壓升高，因而認(rèn)為其處于已編程狀態(tài)。
[0008]然而，對于被選擇用于編程的NAND串，當(dāng)施加Vpgm時(shí)關(guān)聯(lián)的存儲(chǔ)元件受到程序干擾。
【專利附圖】

【附圖說明】
[0009]在附圖中，相似標(biāo)號(hào)的元件彼此對應(yīng):
[0010]圖1是使用單行/列解碼器及讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。
[0011]圖2A示出存儲(chǔ)器陣列如圖1中的存儲(chǔ)器陣列200的示例塊。
[0012]圖2B示出包括多個(gè)塊如圖2A的塊201的存儲(chǔ)器陣列200。
[0013]圖3A示出閾值電壓分布的示例集合。
[0014]圖3B不出雙趟次編程技術(shù)的第一趟次。
[0015]圖3C示出圖3B的雙趟次編程技術(shù)的第二趟次。
[0016]圖3D示出另一雙趟次編程技術(shù)的第一趟次。
[0017]圖3E示出圖3D的雙趟次編程技術(shù)的第二趟次。
[0018]圖4A示出在編程操作期間施加給被選字線的一系列編程和驗(yàn)證脈沖。
[0019]圖4B示出對于存儲(chǔ)元件集合的多趟次編程操作。
[0020]圖5A描述用于示出第一溝道升壓技術(shù)、的圖2A的未被選NAND串212的剖視圖。
[0021]圖5B1是示出圖5A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0022]圖5B2是示出另一個(gè)實(shí)施例中圖5A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0023]圖5C示出在編程驗(yàn)證迭代的編程部分期間施加給被選字線的電壓。
[0024]圖示出根據(jù)圖5A的溝道升壓技術(shù)，在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的固定電壓。
[0025]圖5E示出當(dāng)使用圖的未被選字線電壓時(shí)，NAND串的襯底中用于圖5A的溝道升壓技術(shù)的溝道升壓電平。
[0026]圖5F示出在編程驗(yàn)證迭代的編程部分期間施加給圖5A的未被選NAND串的位線202的電壓。
[0027]圖5G示出在編程驗(yàn)證迭代的編程部分期間向與圖5A的未被選NAND串的漏極側(cè)選擇柵極通信的線206施加的電壓。
[0028]圖5H示出在編程驗(yàn)證迭代的編程部分期間向圖5A的未被選NAND串的源極線210施加的電壓。
[0029]圖51示出在編程驗(yàn)證迭代的編程部分期間向與圖5A的未被選NAND串的源極側(cè)選擇柵極通信的線208施加的電壓。
[0030]圖5J示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的電壓，其中電壓例如針對圖5A的第一溝道升壓技術(shù)線性斜升或非線性斜升。
[0031]圖5K例如基于圖5J的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。
[0032]圖5L示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的步進(jìn)式漸增電壓，作為對圖5J的斜坡電壓的可替選。
[0033]圖5M例如基于圖5L的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。[0034]圖6A描述了用于針對不同溫度，顯示根據(jù)用于典型升壓技術(shù)的未被選字線的通過電壓(pass valtage)的位誤差的曲線圖。
[0035]圖6B示出與圖6A —致的、用于典型溝道升壓技術(shù)的未被選字線的根據(jù)溫度的最佳通過電壓。
[0036]圖7A示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的電壓，其中，該電壓例如針對圖5A的第一溝道升壓技術(shù)根據(jù)溫度斜坡形地增長。
[0037]圖7B示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的根據(jù)溫度的步進(jìn)式漸增電壓，作為對圖7A的斜升電壓的可替選。
[0038]圖8A描述用于示出第二溝道升壓技術(shù)的、圖2A的未被選NAND串212的剖視圖。
[0039]圖8B是示出圖8A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0040]圖9A是描述用于示出第三溝道升壓技術(shù)的、圖2A的未被選NAND串212的剖視圖。
[0041]圖9B是示出圖9A的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0042]圖1OA是描述用于示出第四溝道升壓技術(shù)的、圖2A的未被選NAND串212的剖視圖。
[0043]圖1OB是示出圖1OA的未被選NAND串的襯底中的溝通升壓電平的圖示。
[0044]圖1OC不出針對圖8A、圖9A或圖1OA的溝道升壓技術(shù)，在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的電壓。
[0045]圖1OD例如基于圖1OC的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。
[0046]圖1OE描述圖1OD的溝道升壓電平之差。
[0047]圖1OF示出針對圖8A、圖9A或圖1OA的溝道升壓技術(shù)，在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的可替選電壓。
[0048]圖1OG例如基于圖1OF的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。
[0049]圖1OH示出針對圖8A、圖9A或圖1OA的溝道升壓技術(shù)，在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的可替選電壓。
[0050]圖101例如基于圖1OH的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。
[0051]圖1lA示出例如基于圖8A或圖9A的升壓技術(shù)的編程方法。
[0052]圖1lB示出例如基于圖1OA的升壓技術(shù)的編程方法。
[0053]圖1lC示出例如基于圖5A的升壓技術(shù)的額外編程方法。
[0054]圖12A示出圖2A的被選NAND串214的剖視圖。
[0055]圖12B是示出圖12A的被選NAND串的襯底中無溝道升壓的圖示。
【具體實(shí)施方式】
[0056]提供了一種方法和非易失性存儲(chǔ)系統(tǒng)，其中編程被優(yōu)化以減小程序干擾。
[0057]在編程操作期間，通過對關(guān)聯(lián)的襯底溝道區(qū)進(jìn)行升壓，禁止或鎖定先前已完成到目標(biāo)數(shù)據(jù)狀態(tài)的編程的未被選存儲(chǔ)元件被進(jìn)一步編程。溝道升壓用于減小被禁存儲(chǔ)元件的程序干擾的發(fā)生，其中在該程序干擾中該被禁存儲(chǔ)元件的閾值電壓升高至下一個(gè)更高數(shù)據(jù)狀態(tài)或其它數(shù)據(jù)狀態(tài)，或者升高至存儲(chǔ)元件無法被準(zhǔn)確讀取的電平(例如位于兩個(gè)相鄰數(shù)據(jù)狀態(tài)之間)。Vpass干擾的發(fā)生也被減小。程序干擾通常涉及在被禁存儲(chǔ)元件上發(fā)生的干擾，該被禁存儲(chǔ)元件與一直正被編程的其它存儲(chǔ)元件(即受控于相同字線并且受制于編程電壓的存儲(chǔ)元件)關(guān)聯(lián)。Vpass干擾通常涉及具體由通過電壓引起的干擾。溝道升壓電平可隨時(shí)間惡化，更具體地，溝道升壓電平可由于泄漏電流(后面被稱為溝道泄漏)而在編程電壓或編程脈沖的施加期間惡化，因而導(dǎo)致惡化程序干擾。此外，存儲(chǔ)器設(shè)備的周圍環(huán)境溫度可影響程序干擾的量，因?yàn)闇系佬孤┦强梢蕾嚋囟鹊摹?br> [0058]已確定出:通過提供在向被選字線施加編程脈沖的編程脈沖時(shí)間段期間施加給一個(gè)或多個(gè)被選字線的電壓的受控增加，來改善溝道升壓。該增加可例如是以斜坡的形式漸進(jìn)，或者以樓梯的形式步進(jìn)。這個(gè)受控的增加通過抵消溝道泄漏的影響，來助于保持第一溝道區(qū)的升壓電平。此外，電壓的增加速率可隨著溫度變化以進(jìn)一步優(yōu)化溝道升壓電平。溝道升壓電平可在無需在低溫處增加Vpass干擾的情況下，在高溫處被改善。
[0059]在額外的方面，在用于施加編程脈沖的編程脈沖時(shí)間段之前，向一個(gè)或多個(gè)未被選字線施加的電壓能夠針對不同未被選字線而以不同的速率斜升，以助于隔離不同溝道區(qū)并且在至少一個(gè)溝道區(qū)中保持溝道升壓電平。
[0060]圖1是使用單個(gè)行/列解碼器及讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。根據(jù)一個(gè)實(shí)施例，該圖示出了存儲(chǔ)器設(shè)備196，其具有用于對存儲(chǔ)元件的頁進(jìn)行并行讀取及編程的讀/寫電路。存儲(chǔ)器設(shè)備196可包括一個(gè)或多個(gè)存儲(chǔ)器裸片(die)198。存儲(chǔ)器裸片198包括二維存儲(chǔ)元件陣列200、控制電路110及讀/寫電路165。在一些實(shí)施例中，存儲(chǔ)元件陣列可以是三維的。存儲(chǔ)元件陣列200可經(jīng)由行解碼器130通過字線以及經(jīng)由列解碼器160通過位線來尋址。讀/寫電路165包括多個(gè)感測塊100并允許存儲(chǔ)元件頁被并行讀取或編程。典型地，控制器150與一個(gè)或多個(gè)存儲(chǔ)器裸片198包括在相同的存儲(chǔ)器設(shè)備196(例如，移動(dòng)存儲(chǔ)卡)中。經(jīng)由線120在主機(jī)和控制器150之間以及經(jīng)由線118在控制器和一個(gè)或多個(gè)存儲(chǔ)器裸片198之間傳送命令和數(shù)據(jù)。
[0061]控制器電路110與讀/寫電路165配合，以在存儲(chǔ)器陣列200上執(zhí)行存儲(chǔ)器操作?？刂齐娐?10包括狀態(tài)機(jī)112、片上地址解碼器114及功率控制模塊116。狀態(tài)機(jī)112提供存儲(chǔ)器操作的芯片級控制。片上地址解碼器114在主機(jī)或存儲(chǔ)器控制器使用的地址之間向由解碼器130和解碼器160使用的硬件地址提供地址接口。功率控制模塊116在存儲(chǔ)器操作期間對供應(yīng)給字線和位線的功率和電壓進(jìn)行控制。在編程期間，功率供應(yīng)模塊可供應(yīng)不同的恒定的或變化的電壓給字線和選擇柵極。例如，用于選字線(Vwl-sel)的電壓可包括Vpre-program、Vpass和Vpgm。用于選擇柵極的電壓可包括Vsgd和Vsgs。用于未被選字線的電壓(Vwl-unsel)可包括 Vpass、Vpass-s/d、Vpass-lsb、Vint 和 Viso-s/d。施加給字線的電壓可以是獨(dú)立的，并且具有其自己的步調(diào)升高率和/或斜坡率。不同的步調(diào)升高率或斜坡率可使用不同的RC時(shí)間常數(shù)來實(shí)現(xiàn)。RC時(shí)間常數(shù)越低，步調(diào)升高率或斜坡率越快，并且RC常數(shù)越高，步調(diào)升高率或斜坡率越慢。
[0062]溫度補(bǔ)償模塊113可提供溫度相關(guān)的參考信號(hào)以由控制電路使用，例如在如下進(jìn)一步描述的那樣在未被選字線的設(shè)定電壓中。已知用于提供用于存儲(chǔ)器設(shè)備的溫度相關(guān)的參考信號(hào)的各種技術(shù)。在一個(gè)可能的技術(shù)中，使用了帶隙(band gap)電路。例如，通過引用的方式并入本文中的題為 “Voltage Generation Circuitry Having TemperatureCompensation”的US專利N0.6，801，454描述了一種電壓生成電路，其基于溫度系數(shù)來將讀取電壓輸出到非易失性存儲(chǔ)器。該電路使用帶隙電流，帶隙電流包括溫度不相關(guān)部分和隨著溫度的增加而增加的溫度相關(guān)部分。通過引用的方式并入本文中的題為“Non-VolatileMemory With Temperature-Compensated Data Read，，的 US 專利 N0.6，560，152 使用了一種偏壓生成電路，其對施加給數(shù)據(jù)存儲(chǔ)元件的源極或漏極的電壓進(jìn)行偏壓。通過引用的方式并入本文中的題為“Mult1-State EEPROM Read and Write Circuits and Techniques”的US專利N0.5，172，338描述了一種溫度補(bǔ)償技術(shù)，其將以相同方式形成的、并且在同一集成電路芯片上形成的參考存儲(chǔ)單元用作數(shù)據(jù)存儲(chǔ)單元。參考存儲(chǔ)單元提供了這樣一種參考電平，其中，將被選單元的測量電流或電壓與該參考電平比較。由于溫度以與從數(shù)據(jù)存儲(chǔ)單元讀取值相同的方式影響參考電平，所以提供溫度補(bǔ)償。這些技術(shù)中的任意一個(gè)以及其它已知的技術(shù)可以用于提供溫度相關(guān)的參考信號(hào)。
[0063]在一些實(shí)施方式中，圖1的一些組件可結(jié)合。在不同設(shè)計(jì)中，除了存儲(chǔ)元件陣列200之外的一個(gè)或多個(gè)組件(單獨(dú)或組合)可被看作管理或控制電路。例如，一個(gè)或多個(gè)管理或控制電路可包括控制電路110、狀態(tài)機(jī)112、解碼器114/160、功率控制116、感測塊100、讀/寫電路165及控制器150等中的任一個(gè)或組合。
[0064]在另一個(gè)實(shí)施例中，非易失性存儲(chǔ)器系統(tǒng)使用雙行/列解碼器及讀/寫電路。在陣列的相對側(cè)，以對稱方式實(shí)現(xiàn)各種外圍電路對存儲(chǔ)器陣列200的訪問，以使得每一側(cè)的存取線路和電路的密度減少一半。因此，行解碼器被分成兩個(gè)行解碼器，而且列解碼器被分成兩個(gè)列解碼器。類似地，讀/寫電路被分成與來自陣列200的底部的位線相連的讀/寫電路、以及與來自陣列200的頂部的位線相連的讀/寫電路。以這種方式，讀/寫模塊的密度可大致減小一半。
[0065]圖2示出存儲(chǔ)器陣列(例如圖1的存儲(chǔ)器陣列200)中的示例塊。又見圖2B。塊
201包括示例位線BLO (202),BLl (204)、......，以及f+Ι個(gè)字線WLO至WLf。SGS表示用
于源極側(cè)選擇柵極的公共控制線208，SGD表示用于漏極側(cè)選擇柵極的公共控制線210，而線210表示用于塊201的公共源極線。每個(gè)位線與相應(yīng)NAND串如分別與BLO和BLl關(guān)聯(lián)的NAND串212和214中的存儲(chǔ)元件集合通信。在下面示例中，作為示例，NAND串212被認(rèn)為是未被選用于編程的，而NAND串214被認(rèn)為是被選用于編程。在塊中的其它NAND串可類似地被選擇或未被選擇?？梢允褂萌痪€編程，在全位線編程中，塊中的相鄰NAND串被同時(shí)編程。即，對于被選字線，不同NAND串中的相鄰存儲(chǔ)元件被同時(shí)編程。
[0066]圖2B示出包括多個(gè)塊(例如圖2的塊201)的存儲(chǔ)器陣列200。作為一個(gè)示例，描述被劃分為M=l，024個(gè)塊的NAND閃速EEPR0M。每一塊中存儲(chǔ)的數(shù)據(jù)可被同時(shí)擦除。在一個(gè)實(shí)施例中，塊是同時(shí)擦除的存儲(chǔ)元件的最小單位。在源極和位線浮置的同時(shí)，可通過將P阱提升到擦除電壓(例如14-22V)并且將被選塊的字線接地，擦除存儲(chǔ)元件?？梢詫φ麄€(gè)存儲(chǔ)器陣列、單獨(dú)的塊或作為存儲(chǔ)器設(shè)備的一部分的另一的存儲(chǔ)元件單元執(zhí)行擦除。在擦除期間，電子從存儲(chǔ)元件的浮置柵極傳送至P阱區(qū)，以使得存儲(chǔ)元件的Vth變?yōu)樨?fù)的。向被選存儲(chǔ)元件的隧道氧化物層施加強(qiáng)電場，并且由于浮置柵極的電子通常通過富雷一諾特海姆(Fowler-Nordheim)隧穿機(jī)制被發(fā)射到襯底側(cè),所以被選存儲(chǔ)元件的數(shù)據(jù)被擦除。由于電子從浮置柵極傳送到P阱區(qū)，所以被選存儲(chǔ)元件的Vth降低。
[0067]圖3A示出用于四態(tài)存儲(chǔ)器設(shè)備的閾值電壓分布的示例集合，其中在四態(tài)存儲(chǔ)器設(shè)備每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù)。提供第一閾值電壓(Vth)分布300以用于已擦除(E-狀態(tài))存儲(chǔ)元件。三個(gè)Vth分布302、304和306分別表示已編程狀態(tài)A、B和C。在一個(gè)實(shí)施例中，在E狀態(tài)中的閾值電壓以及在A、B和C分布中的閾值電壓是正的。
[0068]還提供三個(gè)讀取參考電壓Vra、Vrb和Vrc以從存儲(chǔ)元件讀取數(shù)據(jù)。通過測試給定存儲(chǔ)元件的閾值電壓是高于還是低于Vra、Vrb和Vrc，系統(tǒng)可確定存儲(chǔ)元件所處的狀態(tài)(例如，編程條件)。
[0069]進(jìn)一步，提供三個(gè)驗(yàn)證參考電壓Vva、Vvb和Vvc。當(dāng)將存儲(chǔ)元件編程到A狀態(tài)、B狀態(tài)或C狀態(tài)時(shí)，系統(tǒng)將測試這些存儲(chǔ)元件是否分別具有大于或等于Vva、Vvb和Vvc的閾值電壓。
[0070]在稱為全序列編程的一個(gè)實(shí)施例中，存儲(chǔ)元件可從E狀態(tài)被直接編程到已編程狀態(tài)A、B或C中的任何一個(gè)。例如，待編程的存儲(chǔ)元件群體可首先被擦除，使得該群體中所有的存儲(chǔ)元件皆處于E狀態(tài)。然后，將使用諸如在圖4A中所示的一系列編程脈沖來將存儲(chǔ)元件直接編程到狀態(tài)A、B或C。一些存儲(chǔ)元件從E狀態(tài)被編程到A狀態(tài)，而其它存儲(chǔ)元件從E狀態(tài)被編程到B狀態(tài)和/或從E狀態(tài)被編程到C狀態(tài)。
[0071]另一個(gè)選擇是對一個(gè)或多個(gè)數(shù)據(jù)狀態(tài)使用低驗(yàn)證電平和高驗(yàn)證電平。例如，對于A狀態(tài)，VvaL及Vva分別是較低和較高的驗(yàn)證電平，而對于B狀態(tài)，VvbL和Vvb分別是較低和較高的驗(yàn)證電平，對于C狀態(tài)，Vvcl和Vvc分別是較低和較高的驗(yàn)證電平。在一些情況中，不使用VvcL，這是因?yàn)闇p小的編程精確度對于最高狀態(tài)是可接受的。在編程期間，當(dāng)正被編程至作為目標(biāo)狀態(tài)的A狀態(tài)的存儲(chǔ)元件的Vth超過VvaL時(shí)，在慢編程模式中例如通過將相關(guān)聯(lián)的位線電壓升高至位于額定編程或非禁止電平(例如，0V)與全禁止電平(例如，
2.5V)之間的電平(例如，0.6-0.8V)，使存儲(chǔ)元件的編程速度放慢。這通過避免閾值電壓中較大的步升增加而提供更高的準(zhǔn)確性。當(dāng)Vth到達(dá)Vva時(shí),存儲(chǔ)元件被鎖閉而不能被進(jìn)一步編程。類似地，當(dāng)正被編程到作為目標(biāo)狀態(tài)的B狀態(tài)的存儲(chǔ)元件Vth超過VvbL時(shí)，使存儲(chǔ)元件的編程速度放慢，并且當(dāng)Vth到達(dá)Vvb時(shí)，存儲(chǔ)元件被鎖閉而不能被進(jìn)一步編程?？蛇x地，當(dāng)正被編程到作為目標(biāo)狀態(tài)的C狀態(tài)的存儲(chǔ)元件Vth超過VvcL時(shí)，使存儲(chǔ)元件的編程速度放慢，并且當(dāng)Vth到達(dá)Vvc時(shí)，存儲(chǔ)元件被鎖閉而不能被進(jìn)一步編程。該編程技術(shù)已被稱為快速通過寫入(quick pass write)或雙驗(yàn)證技術(shù)。注意到,在一種方法中,對最高狀態(tài)不使用雙驗(yàn)證電平，這是因?yàn)閷τ谠摖顟B(tài)而言一些超出通常是可接受的。而對高于已擦除狀態(tài)并低于最高狀態(tài)的已編程狀態(tài)，可以使用雙驗(yàn)證電平。
[0072]圖3B示出雙趟次技術(shù)的第一趟次。在這個(gè)示例中，多狀態(tài)存儲(chǔ)元件存儲(chǔ)了用于兩個(gè)不同頁即下頁和上頁的數(shù)據(jù)。通過重復(fù)來自圖3A的閾值電壓分布300、302、304和306而示出四個(gè)狀態(tài)。這些狀態(tài)以及它們所表示的位是:E狀態(tài)(11)、A狀態(tài)(OI)、B狀態(tài)(00 )和C狀態(tài)(10)。對于E狀態(tài)，兩個(gè)頁都存儲(chǔ)“I”。對于A狀態(tài)，下頁存儲(chǔ)“I”而上頁存儲(chǔ)“O”。對于B狀態(tài)，兩個(gè)頁都存儲(chǔ)“O”。對于C狀態(tài)，下頁存儲(chǔ)“O”而上頁存儲(chǔ)“I”。注意到，盡管為每個(gè)狀態(tài)分配了特定的位模式，但是也可分配不同的位模式。
[0073]在第一編程趟次中，下頁針對被選字線WLn而被編程。如果下頁要保持?jǐn)?shù)據(jù)“ 1”，則存儲(chǔ)元件狀態(tài)保持在狀態(tài)E (分布300)。如果數(shù)據(jù)要被編程為0，則升高在WLn上的存儲(chǔ)元件的閾值電壓，以使得存儲(chǔ)元件被編程到中間(LM或中下)狀態(tài)(分布305)。
[0074]在一個(gè)實(shí)施例中，在存儲(chǔ)元件從E狀態(tài)被編程到LM狀態(tài)(如圖4B中的步升“ I ”所指示的)之后，在NAND串中的相鄰字線WLn+Ι上的其鄰居存儲(chǔ)元件隨后關(guān)于其下頁而在相鄰字線的各自第一編程趟次中被編程(如圖4B中的步升“2”所指示的)。
[0075]圖3C示出圖3B的雙趟次編程技術(shù)的第二趟次。A狀態(tài)的存儲(chǔ)元件從E狀態(tài)分布300被編程到A狀態(tài)分布302，B狀態(tài)的存儲(chǔ)元件從LM狀態(tài)分布305被編程到B狀態(tài)分布304，并且C狀態(tài)的存儲(chǔ)元件從LM狀態(tài)分布305被編程到C狀態(tài)分布306。對于WLn的雙趟次編程技術(shù)的第二趟次由圖4B中的步升“3”指示。用于WLn+Ι的雙趟次編程技術(shù)的第二趟次由圖4B中的步升“ 5 ”指示。
[0076]圖3D示出另一個(gè)雙趟次編程技術(shù)的第一趟次。在被稱為“模糊到清晰(foggy-fine)編程”的該示例中:分別使用較低驗(yàn)證電平VvaUVvbL和VvcL來分別將A狀態(tài)、B狀態(tài)和C狀態(tài)的存儲(chǔ)元件從E狀態(tài)編程至分布312、314和316。這是模糊編程趟次。例如可以使用相對大的編程電壓步長，來將存儲(chǔ)元件迅速編程至各自的低驗(yàn)證電平。
[0077]圖3E示出圖3D的雙趟次編程技術(shù)的第二趟次。分別使用額定的、較高驗(yàn)證電平Vva.Vvb和Vvc來分別將A狀態(tài)、B狀態(tài)和C狀態(tài)的存儲(chǔ)元件從各自的較低分布編程至各自的最終分布302、304和306。這是清晰編程趟次。例如可以使用相對小的編程電壓步長，來將存儲(chǔ)元件緩慢編程至各自的最終驗(yàn)證電平，同時(shí)避免大的越出。
[0078]盡管編程示例示出四個(gè)數(shù)據(jù)狀態(tài)和兩個(gè)數(shù)據(jù)頁，但是所教授的構(gòu)思可應(yīng)用于具有多于或少于四個(gè)狀態(tài)以及多于或少于兩個(gè)頁的其它實(shí)施方式。例如，通常設(shè)計(jì)或生產(chǎn)每存儲(chǔ)元件具有8個(gè)或16個(gè)狀態(tài)的存儲(chǔ)器設(shè)備。
[0079]而且，在討論的示例性編程技術(shù)中，存儲(chǔ)元件的Vth隨著該存儲(chǔ)元件被編程到目標(biāo)數(shù)據(jù)狀態(tài)而逐漸升高。然而，也可以使用存儲(chǔ)元件的Vth隨著該存儲(chǔ)元件被編程到目標(biāo)數(shù)據(jù)狀態(tài)而逐漸降低的編程技術(shù)。也可使用測量存儲(chǔ)元件電流的編程技術(shù)。本文中的構(gòu)思可適用不同編程技術(shù)。
[0080]圖4A示出在編程操作期間施加給被選字線的一系列編程及驗(yàn)證脈沖。編程操作可包括多個(gè)編程驗(yàn)證迭代，其中每個(gè)迭代向被選字線施加緊跟著一個(gè)或多個(gè)驗(yàn)證電壓的編程脈沖電壓。在一個(gè)可能的方法中，編程電壓在連續(xù)的迭代中步升。而且，每個(gè)編程電壓可包括具有例如6-10V的通過電壓(Vpass)電平的第一部分，該第一部分后面跟隨著具有例如12-25V的編程電平的第二的最高幅度部分。例如，第一編程脈沖400、第二編程脈沖402、第三編程脈沖404和第四編程脈沖406分別具有Vpgml、Vpgm2、Vpgm3和Vpgm4的編程脈沖電平，等等?？稍诿總€(gè)編程脈沖之后提供一個(gè)或多個(gè)驗(yàn)證電壓，例如示例驗(yàn)證電壓Vva、Vvb和Vvc (408)。在一些情況中，由于不期望任何存儲(chǔ)元件已經(jīng)到達(dá)了最低編程狀態(tài)(例如，A狀態(tài))，因此一個(gè)或多個(gè)初始編程脈沖后面并不跟隨驗(yàn)證脈沖。隨后，例如，編程迭代對于A狀態(tài)使用驗(yàn)證脈沖，后面跟隨著對于A和B狀態(tài)使用驗(yàn)證脈沖的編程迭代，后面跟隨著對于B和C狀態(tài)使用驗(yàn)證脈沖的編程迭代。
[0081]圖4B示出用于存儲(chǔ)元件集合的多趟次編程操作。示出的組件可以是存儲(chǔ)元件、字線和位線更大集合的子集。在一個(gè)可能的編程操作中，在WLn-1上的存儲(chǔ)元件(例如，存儲(chǔ)元件402、424和426)在第一編程趟次中被編程。由帶圓圈的“ I”表示這個(gè)步驟。接下來(“2”)，在WLn上的存儲(chǔ)元件(例如，存儲(chǔ)元件432、434和436)在第一編程趟次中被編程。在該示例中，當(dāng)字線被選擇來用于編程時(shí)，在每個(gè)編程脈沖之后出現(xiàn)驗(yàn)證操作。在WLn上的驗(yàn)證操作期間，向WLn施加一個(gè)或多個(gè)驗(yàn)證電壓并且向包括WLn-1及WLn+Ι的剩余字線施加通過電壓。通過電壓用于開啟(使導(dǎo)通)未被選存儲(chǔ)元件，以使得能夠?qū)Ρ贿x字線出現(xiàn)感測操作。注意到，這些通過電壓通常被稱為讀取電壓或Vread，這是因?yàn)檫@些電壓只在讀取或驗(yàn)證操作期間被施加。接下來(“3”)，在WLn-1上的存儲(chǔ)元件在第二編程趟次中被編程。接下來(“4”)，在WLn+Ι上的存儲(chǔ)元件(例如，存儲(chǔ)元件442、444和446)在第一編程趟次中被編程。接下來(“5”)，在WLn上的存儲(chǔ)元件在第二編程趟次中被編程到它們各自的目標(biāo)狀態(tài)。
[0082]圖5A描述了示出第一溝道升壓技術(shù)的未被選NAND串的剖視圖，其中在圖2A的未被選NAND串212中提供了單個(gè)被升壓溝道區(qū)。還示出了與NAND串212端對端布置的其它NAND串的部分502和504。這個(gè)圖示被簡化并且是不成比例的。NAND串212包括:連接到SGS控制線208的源極側(cè)選擇柵極519，連接到S⑶控制線206的漏極側(cè)選擇柵極552，三十二個(gè)非易失性存儲(chǔ)元件520-551 (分別與字線WLO至WLf通信)，所有這些都至少部分地形成在可包括絕緣層的襯底510上。源極側(cè)選擇柵極517和存儲(chǔ)元件516是NAND串部分502的一部分，而漏極側(cè)選擇柵極553和存儲(chǔ)元件554是NAND串部分504的一部分。
[0083]電勢為Vs的圖2A的源極供應(yīng)線210被提供在選擇柵極517和選擇柵極519之間，而電壓為Vbl的圖2A的位線202被提供在選擇柵極552和選擇柵極553之間。
[0084]NAND串通常形成在襯底510的p阱區(qū)中。而該p阱區(qū)可在P型襯底的η阱區(qū)內(nèi)。每個(gè)存儲(chǔ)元件包括堆疊柵極結(jié)構(gòu)，該堆疊柵極結(jié)構(gòu)包括在浮置柵極上的控制柵極。浮置柵極可被形成于氧化物或其它介電薄膜上的P阱的表面上?？刂茤艠O在浮置柵極上方，其中內(nèi)部多晶硅電介質(zhì)層將控制柵極與浮置柵極分離。存儲(chǔ)器單元的控制柵極形成字線。在襯底中的N+摻雜區(qū)(例如示例源極/漏極區(qū)507)在鄰居單元之間共享，由此這些單元彼此串聯(lián)連接以形成NAND串。這些η+摻雜區(qū)形成每個(gè)單元的源極和漏極。在一個(gè)實(shí)施例中，不使用η+摻雜區(qū)，并且通過邊緣場效應(yīng)使得在相鄰存儲(chǔ)單元之間的溝道區(qū)域?qū)?，其中，該邊緣場效?yīng)創(chuàng)建用于執(zhí)行與η+摻雜區(qū)相同功能的富含電子區(qū)。
[0085]還可使用其它類型非易失性存儲(chǔ)器單元，例如這樣一種存儲(chǔ)器單元，其中在該存儲(chǔ)器單元中浮置柵極由薄陷入層(例如在被叫做MONOS結(jié)構(gòu)中的氮化硅)替代。
[0086]在編程期間，編程電壓Vpgm被提供在被選字線WLn上，例如在與一個(gè)或多個(gè)要被編程的存儲(chǔ)元件(例如存儲(chǔ)元件537)關(guān)聯(lián)的字線上。此外，回憶起:可以將存儲(chǔ)元件的控制柵極作為字線的一部分來提供。例如，WLO至WLf可分別經(jīng)由存儲(chǔ)元件520-551的控制柵極而延伸。字線電壓因而可被施加給所有NAND串，包括被選NAND串和未被選NAND串。
[0087]對于未被選NAND串，溝道升壓技術(shù)試圖通過在編程驗(yàn)證迭代的編程部分期間對在未被選NAND串下方的襯底的溝道區(qū)域506進(jìn)行升壓，來減小程序干擾的發(fā)生。為了完成這個(gè)，使源極側(cè)選擇柵極519和漏極側(cè)選擇柵極552是不導(dǎo)通的，并且電壓被施加給未被選字線。這些電壓電容性地耦合至溝道506，借此對溝道電勢進(jìn)行升壓。例如，將通過電壓Vpass-s施加給與在WLn的源極側(cè)上的存儲(chǔ)元件520-536通信的字線，而將通過電壓Vpass-d施加給與在被選字線的漏極側(cè)上的存儲(chǔ)元件558-551通信的字線。WLn的源極側(cè)是朝著源極線210的側(cè)，而WLn的漏極側(cè)是朝著漏極線206的側(cè)。在一個(gè)方法中，Vpass-s和Vpass-d可為相同的。然而在一些情況中，更加有利的是使用Vpass-s>Vpass_d,以補(bǔ)償由于源極到漏極編程順序而造成的溝道升壓的減小，其中，在該源極到漏極編程順序中的溝道升壓小于用于已處于被編程狀態(tài)的存儲(chǔ)元件的溝道升壓。[0088]未被選存儲(chǔ)元件或NAND串可被分別稱為被禁止或被鎖定存儲(chǔ)元件或NAND串，這是因?yàn)槠湓诰幊滩僮鞯慕o定編程驗(yàn)證迭代中被禁止或被鎖定而不能編程。溝道區(qū)506表示襯底中的導(dǎo)通路徑，其沿NAND串從摻雜區(qū)延伸至摻雜區(qū)。升壓可以以不同方式來實(shí)現(xiàn)。例如，在發(fā)生在將通過電壓施加給未被選字線之前的預(yù)充電操作中，施加在位線202上的電壓可經(jīng)由漏極側(cè)選擇柵極晶體管552而被傳送到溝道506。在一個(gè)可能的場景中，利用適合位線電壓，漏極側(cè)選擇柵極晶體管552將電壓Vsgd-Vth提供給溝道，其中，Vsgd是漏極側(cè)選擇柵極晶體管的選擇柵極電壓而Vth是漏極側(cè)選擇柵極晶體管的閾值電壓。在這個(gè)情況中,Vsgd被設(shè)置為較低電平，其中漏極側(cè)選擇柵極用作源極跟隨器(source-follower )。在預(yù)充電操作期間，漏極側(cè)選擇柵極晶體管變?yōu)椴粚?dǎo)通或至少是較不導(dǎo)通的，以使得位線從溝道506有效地切斷， 并且預(yù)充電電勢Vsgd-Vth在溝道中被保持。接下來，額外溝道升壓可通過將通過電壓施加給未被選字線并將漏極側(cè)選擇柵極晶體管保持為不導(dǎo)通而實(shí)現(xiàn)。如所提及的，通過電壓耦合至溝道，以升高該溝道的電勢。在其他實(shí)施例中，在預(yù)充電操作期間，漏極側(cè)選擇柵極電壓被升高至更高電平，該更高電平允許漏極側(cè)選擇柵極用作通過電壓并將位線電壓Vbl傳送至溝道區(qū)域506。在預(yù)充電操作的結(jié)尾處，選擇柵極電壓被降低至更低電平，以使漏極側(cè)選擇柵極為不導(dǎo)通的。這樣的實(shí)施例的優(yōu)勢在于溝道506可被預(yù)充電至更高電平并且從而當(dāng)隨后施加通過電壓時(shí)導(dǎo)致更高溝道升壓。
[0089]在這個(gè)示例升壓技術(shù)中，沿整個(gè)NAND串形成單個(gè)溝道。在不同的其它溝道升壓技術(shù)中，彼此隔離的多個(gè)溝道區(qū)基于施加給字線的隔離電壓而與每個(gè)未被選NAND串關(guān)聯(lián)。這種溝道升壓技術(shù)的示例在下面進(jìn)一步論述。
[0090]圖5B1是在一個(gè)實(shí)施例中示出圖5A的未被選NAND串的襯底中的溝道升壓電平的圖示。y軸示出溝道升壓電平Vch，而X軸示出沿著NAND串212并且在NAND串212直接下方的襯底510的距離。圖5A、圖5B1和圖5B2的x軸是對齊的。這種升壓技術(shù)的缺點(diǎn)在于升壓電平是不均勻的一在被選字線的源極側(cè)上的升壓電平(Vch-s，波形512)低于在被選字線的漏極側(cè)上的升壓電平(Vch-d，波形514)。通常，在位于溝道區(qū)直接上方的字線上，溝道區(qū)的升壓量與電壓的電平成比例并且與電壓的增加速率成比例，而少于存儲(chǔ)元件的Vth。
[0091]當(dāng)沿被選NAND串的存儲(chǔ)元件的編程從字線到字線行進(jìn)(開始于較低編號(hào)(源極側(cè))字線例如WL0、WL1、……并且行進(jìn)到較高編號(hào)(漏極側(cè))字線例如WLf-l、WLf)時(shí)，Vch_d可超過Vch-s。在這個(gè)情況中，當(dāng)較高編號(hào)字線被用來編程時(shí)，與較低編號(hào)字線通信的存儲(chǔ)元件已經(jīng)至少部分被編程。因而，針對給定的NAND串，在被選字線(的源極側(cè))下方的所有或一些存儲(chǔ)元件將具有被編程為并存儲(chǔ)在其相應(yīng)浮置柵極中的電子，并且在被選字線(的漏極側(cè))上方的所有或一些其它存儲(chǔ)元件將取決于編程模式而被擦除或部分編程。利用圖5A的升壓技術(shù)，與被擦除或僅部分編程的存儲(chǔ)元件關(guān)聯(lián)的溝道的區(qū)域經(jīng)歷相對較高的升壓，而與完全被編程的存儲(chǔ)元件關(guān)聯(lián)的溝道的區(qū)域經(jīng)歷相對較低的升壓。在升壓期間，被升壓的溝道電平Vch-d和Vch-s之差將減小，這是因?yàn)殡娮訉母叩纳龎弘娖?14流到低的升壓區(qū)域512。結(jié)果，由于NAND串中的越來越多的存儲(chǔ)元件被編程，被升壓的溝道電平將減小。可以如虛線513所指示的那樣到達(dá)相等的升壓電平。可通過將更高通過電壓施加給已經(jīng)處于編程狀態(tài)的存儲(chǔ)元件，或者更具體地，通過將較高通過電壓(例如VpaSS-S>VpaSS-d)施加給在被選字線的源極側(cè)上的字線而非在被選字線的漏極側(cè)上的字線，減小或補(bǔ)償溝道升壓電平的這個(gè)減小。[0092]見圖12A和圖12B用于經(jīng)歷了本質(zhì)非溝道升壓的被選NAND串的對應(yīng)圖示。
[0093]圖5B2是在另一個(gè)實(shí)施例中示出圖5A的未被選NAND串的襯底中的溝道升壓電平的圖示。這里，靠近WLn的多個(gè)選中的未被選字線在編程脈沖時(shí)間段期間接收漸增的電壓，以增加在選中的未被選字線直接下方并且在WLn直接下方的溝道區(qū)506的部分509的升壓。選中的未被選字線可以例如與存儲(chǔ)兀件534-536和538-540關(guān)聯(lián)。不靠近WLn的未被選字線在編程脈沖時(shí)間段期間不接收漸增電壓，使得在不靠近WLn的未被選字線直接下方的溝道區(qū)506的部分508和511中不增加升壓。例如，不靠近WLn的未被選字線可以與存儲(chǔ)元件520-533和541-551關(guān)聯(lián)。部分508和511被描述為處于相等電平。因而，在被選字線的任一側(cè)上，漸增電壓被施加給與被選字線相距指定數(shù)量的字線的選中數(shù)量的未被選字線?？蛇x地，在被選字線的任一側(cè)上，漸增電壓不施加給并非與被選字線相距指定數(shù)量的字線的其它未被選字線。還見結(jié)合圖5J的討論。
[0094]圖5C示出在編程操作迭代的變成部分期間施加給被選字線的電壓。水平方向表示時(shí)間，而豎直方向表示幅度。圖5C至圖51的波形是時(shí)間對齊的。時(shí)間增量不必等距。波形590示出本文所述的額定步升，而波形592示出具有如結(jié)合圖1OC至圖101進(jìn)一步所論述的慢步升的情況。
[0095]Vwl-sel (被選字線電壓)從t0至tl處于OV (或另一低電壓)。在步升時(shí)間tl處，Vwl-sel從OV步升至預(yù)編程脈沖電平Vpre-gram,其可與施加給一個(gè)或多個(gè)未被選字線的一個(gè)或多個(gè)通過電壓相同。由Vpass表示的這個(gè)電平可在t2之前到達(dá)實(shí)質(zhì)穩(wěn)定狀態(tài)電平，并且從t2至t4保持在這個(gè)電平?；蛘撸琕wl-sel可繼續(xù)按給定速率增加，直到到達(dá)t4為止。t4是下一步升時(shí)間,其中在t4, Vwl-sel被增加到編程脈沖電平Vpgm并且在t5_t8的編程脈沖時(shí)間段期間至少被保持在這個(gè)電平處。t4至t5可以為過渡或步升時(shí)間段。注意到，在tl處的步升或斜升可與在t4處的步升或斜升具有不同的速率?？商孢x地，Vpre-program可不同于Vpass。例如,Vpre-program可能為OV (或另一低電壓),在該情況中,Vwl-sel從OV直接步升至Vpgm。
[0096]圖示出例如根據(jù)圖5A的溝道升壓技術(shù)，在編程驗(yàn)證迭代的部分期間施加給未被選字線的固定電壓。在一個(gè)方法中Vwl-unsel (未被選字線電壓)與Vwl-sel —起在tl處步升，并且在編程脈沖時(shí)間段期間在Vpass處保持固定。通常，不同類型的未被選字線電壓(例如Vpass、Vpass_s/d和Vpass-lsb)可為獨(dú)立的，并且可具有它們自己的開始于tl處和開始于t4或t5處或甚至更晚的步升或斜升率。我們可區(qū)分兩個(gè)步升或斜升率:開始于tl處的、從OV到Vpass的第一個(gè)，以及開始于t4、t5或更晚的第二個(gè)。
[0097]圖5E示出當(dāng)使用圖的未被選字線電壓時(shí)，例如針對圖5A的溝道升壓技術(shù)，在NAND串的襯底中的溝道升壓電平?？蛇x地，在溝道中，Vbl在t0處增加(圖5F)，這致使預(yù)充電電壓(Vpre-charge)。當(dāng)Vwl-unsel和Vwl-sel在tl處被步升至Vpass時(shí),在Vch中存在對應(yīng)的增加。然而，已經(jīng)觀察到，當(dāng)使用了固定的通過電壓時(shí)，在編程脈沖時(shí)間段期間，由于泄漏電流的出現(xiàn)，溝道升壓電平一般不保持在固定電平處，而是而消散。存在各種可能的溝道泄漏源，例如到欠升壓的溝道區(qū)的泄漏，由于反向偏壓溝道區(qū)域而造成的溫度相關(guān)的泄漏，以及由與具有相對低的偏壓字線電壓的并處于高編程狀態(tài)的存儲(chǔ)元件特別靠近的GIDL (柵極導(dǎo)致的漏極泄漏)導(dǎo)致的泄漏電流。通常利用任何溝道升壓方案都可能發(fā)生泄漏，而無關(guān)乎是否存在一個(gè)連續(xù)的溝道區(qū)(例如圖5A中的那樣)或者存在由隔離電壓限定的多個(gè)溝道區(qū)(例如圖8A、圖9A和圖1OA中的那樣)。結(jié)果，程序干擾的可能性增加。在下面更詳細(xì)地描述解決這個(gè)問題的升壓技術(shù)。
[0098]圖5F示出在編程驗(yàn)證迭代的編程部分期間施加給圖5A的未被選NAND串的位線202的電壓。波形560示出提升電壓Vbl例如Vdd (例如2-3V)，其在t0處施加給未被選NAND串以使漏極側(cè)選擇柵極為不導(dǎo)通。在使漏極側(cè)選擇柵極不導(dǎo)通之前，由于Vbl到達(dá)溝道，造成溝道的一些預(yù)充電(Vpre-charge)發(fā)生。當(dāng)選擇柵極的選擇柵極電壓沒有超過選擇柵極Vbl和Vth的之和時(shí)，被該選擇柵極不導(dǎo)通。當(dāng)選擇柵極為不導(dǎo)通的時(shí)，在未被選NAND串下方的襯底溝道區(qū)中可保持預(yù)充電和升壓電平。相反，波形562示出Vbl，其被施加給被選NAND串的位線204，以使漏極側(cè)選擇柵極導(dǎo)通，從而使得在被選NAND串下方的襯底溝道區(qū)中不保持升壓。又見圖12B。相反，對位線和溝道進(jìn)行接地允許編程能夠在被選NAND串的被選存儲(chǔ)元件中發(fā)生。在一些編程方案中，Vbl被設(shè)置在零之上而在Vdd之下以部分地禁止或減慢編程速率。
[0099]圖5G示出在編程驗(yàn)證迭代的編程部分期間向與圖5A的未被選NAND串的漏極側(cè)選擇柵極通信的線206施加的電壓。如所提及的，在t0處，Vsgd被設(shè)置為高電平例如Vdd，以使漏極側(cè)選擇柵極對于Vbl=OV的被選NAND串導(dǎo)通，或者使漏極側(cè)選擇柵極對于Vbl=Vdd的未被選NAND串不導(dǎo)通。Vsgd可在Vbl之前、與Vbl同一時(shí)間、或在Vbl之后上升。在其它實(shí)施例中，在從t0至tl的預(yù)充電操作期間，漏極側(cè)選擇柵極電壓被升高至高于Vsgd或Vdd的電壓，以能夠?qū)⑽痪€電壓Vbl傳送至溝道區(qū)域506。在預(yù)充電操作的結(jié)尾處，選擇柵極電壓被降低至Vsgd或Vdd以使漏極側(cè)選擇柵極為不導(dǎo)通。這樣的實(shí)施例的優(yōu)點(diǎn)在于:溝道506可被預(yù)充電至更高電平并從而當(dāng)隨后施加通過電壓時(shí)導(dǎo)致更高溝道升壓。
[0100]圖5H示出在編程驗(yàn)證迭代的編程部分期間向圖5A的未被選NAND串的源極線210施加的電壓。Vs被設(shè)置為高電平例如Vdd。在一個(gè)構(gòu)造中，源極線共用于塊中的所有NAND串，而無論是被選的還是未被選的NAND串。在其它實(shí)施例中，可施加低于Vdd的電壓(例如1-2V)。
[0101]圖51示出在編程驗(yàn)證迭代的編程部分期間向與圖5A的未被選NAND串的源極側(cè)選擇柵極通信的線208施加的電壓。由于Vs被設(shè)置為高，所以Vsgs被設(shè)置為0V，以使源極側(cè)選擇柵極針對被選和未被選NAND串為不導(dǎo)通。注意到大體上，甚至無需施加高的Vs電壓，源極側(cè)選擇柵極就可為不導(dǎo)通，但是，通過施加偏壓電壓>0V進(jìn)一步改善源極側(cè)選擇柵極的隔離特性。
[0102]圖5J示出例如針對圖5A的第一溝道升壓技術(shù)，在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的電壓，其中，該電壓線性斜升或非線性斜升。具體地，為了抵消例如結(jié)合圖5E論述的溝道升壓泄漏，當(dāng)最有可能發(fā)生程序干擾生時(shí)，在所有或一部分編程脈沖時(shí)間段期間，Vwl-unsel以受控方式被逐漸增加。該增加由從t4至t8的傾斜實(shí)線來指示，其中，在t8到達(dá)最大電平Vmax。如結(jié)合圖1進(jìn)一步論述的，控制電路100的功率控制模塊116可以被配置為用于這個(gè)目的。這個(gè)逐漸增加用于通過抵消或補(bǔ)償溝道泄漏電流來減小或補(bǔ)償溝道升壓電平中的下落。在一些情況中，溝道升壓電平的一些減小可能仍然但是是以減小的速率發(fā)生。隨著時(shí)間的推移,Vwl-unsel的逐漸增加可以是具有固定的增加速率的線性的(例如波形570)，或者是具有變化的增加速率的非線性的(例如波形572)。此外，如圖5L中示出的，該增加可以是基本上連續(xù)的(例如斜坡形)，例如是基于功率控制模塊116可提供的最低電壓增量的斜坡型的，或者是步進(jìn)的。Vwl-unsel可在t5_t8的編程脈沖時(shí)間段的大部分(例如超過一半)期間增加。Vwl-unsel從而在編程脈沖時(shí)間段內(nèi)增加。在所示的方法中，Vwl-unsel在t4處開始增加，同時(shí)Vwl-sel從Vpre-program步升并且開始接近Vpgm。通常,程序干擾的風(fēng)險(xiǎn)在當(dāng)Vwl-sel已經(jīng)到達(dá)高電平(例如Vpgm)時(shí)是最大的,所以Vwl-unsel增加的時(shí)間段應(yīng)該對應(yīng)于Vwl-sel為高或正過渡到或靠近最終高電平的時(shí)間段。
[0103]在示出的方法中，增加是斜坡形的，以在編程脈沖時(shí)間段期間以固定速率或斜率逐漸或?qū)嵸|(zhì)連續(xù)地增加。針對在使用Vpgm的不同電平的不同編程驗(yàn)證迭代,Vwl-unsel的增加可相同(例如相同的增加斜率和持續(xù)時(shí)間)。在另一方法中，Vwl-unsel的增加取決于Vpgm,使得當(dāng)Vpgm更高時(shí),使用更高的增加速率和/或更長的增加持續(xù)時(shí)間。從而,在稍早的編程操作的編程驗(yàn)證迭代中，不使用Vwl-unsel的增加或使用Vwl-unsel的較低的增加，并且在稍后的程序操作的編程驗(yàn)證迭代中，使用Vwl-unsel的增加或較高的增加。這個(gè)方法解決了當(dāng)Vpgm為最大時(shí)程序干擾為最大的事實(shí)，以使得可以對Vpgm的電平定制用于增加的Vwl-unsel的對策。在另一方法中,在編程脈沖(t4)的開始處的Vwl-unsel也可依賴于Vpgm。這個(gè)方法解決了當(dāng)Vpgm為最大時(shí)程序干擾為最大的事實(shí)，以使得可以對Vpgm的電平定制用于同樣在編程脈沖開始處使用更高的Vwl-unsel的對策。S卩，在編程脈沖的開始處(例如t4處),Vwl-unsel的初始電平(例如Vpass)可以比當(dāng)編程脈沖電壓更高時(shí)更高。
[0104]此外，所有未被選字線或僅特定未被選字線可接收漸增電壓。因而，一些未被選字線可接收漸增電壓而另一些未被選字線接收固定電壓。例如，在存在沿整個(gè)NAND串的一個(gè)連續(xù)溝道區(qū)506的圖5A和圖5B2中，靠近被選字線的選中的未被選字線可逐漸接收漸增Vsl-unsel例如波形570或572。這會(huì)增加在選中的未被選字線直接下方以及在被選字線直接下方的溝道區(qū)的部分509中的升壓電平，其中，該部分最需要防止干擾。例如，靠近的字線例如WLn-3至WLn-1以及WLn+Ι至WLn+3可以接收圖5J的波形，該波形在編程脈沖時(shí)間段期間增加，而更遠(yuǎn)離被選字線的其它未被選字線接收圖的波形，該波形在編程脈沖時(shí)間段期間不增加。該靠近的字線可替選地接收在編程脈沖時(shí)間段期間增加的另一波形，如圖5L、圖7A、圖7B、圖1OC和圖1OF所示的那樣。在WLn的源極側(cè)上的指定編號(hào)NI的字線、以及在WLn的漏極側(cè)上的指定編號(hào)N2的字線，可接收在編程脈沖時(shí)間段期間增加的波形。NI和N2是大于或等于I的整數(shù)，并且可以相同或不同。
[0105]不同的未被選字線也可以接收以不同速率漸增的電壓。例如，更靠近被選字線的未被選字線例如WLn-1和WLn+Ι可以比更遠(yuǎn)離被選字線的未被選字線接收更高的增長并且/或者在更高電平處開始。Vpass (η-1)是施加給WLn-1的電壓,而Vpass (n+1)是施加給WLn+Ι的電壓。Vpass (n-1/n+l)表不兩個(gè)電壓。適用于本文的任意升壓技術(shù)該偏壓模式減小了被選WL (WLn)和相鄰鄰居字線(WLn-Ι和WLn+Ι)之間的電壓差，以減小這些字線之間的崩潰或泄漏的可能性。而且，通過提供額外的“寄生”耦合，在鄰近字線上的更高偏壓電壓助于編程被選字線上的存儲(chǔ)器單元。結(jié)果，與鄰近未被選字線不比非鄰居未被選字線使用更高的電壓的情況相比，可減小在被選字線上的編程電壓。此外，在被選字線的源
極側(cè)上的未被選字線(WLn-2、WLn-3、......)可以比在被選字線的漏極側(cè)上的未被選字線
(WLn+2、WLn+3、......)接收更高電壓，這是因?yàn)樵诼O側(cè)上的單元已經(jīng)被編程并且更不易
受程序干擾(更準(zhǔn)確地說，Vpass干擾)的影響。因而，在不需要增加程序干擾(例如Vpass干擾)的可能性的情況下，在那些字線上的更高Vpass是可能的。
[0106]在編程脈沖時(shí)間段期間增加未被選字線的電壓時(shí)是有利的，這是因?yàn)槠溲a(bǔ)償或減小了溝道泄漏效應(yīng)，同時(shí)避免了其它方法的缺點(diǎn)。例如，由于泄漏發(fā)生在較短的時(shí)間段內(nèi)，因此減小編程脈沖時(shí)間段(編程脈沖寬度)會(huì)減小溝道泄漏效應(yīng)，導(dǎo)致了被升壓的溝道電平的降低，以及溝道泄漏總量的降低，然而這是以增加了完成編程所需要的最終Vpgm并且甚至有可能由于可能需要更多的編程循環(huán)而增加編程時(shí)間為代價(jià)的。此外，編程脈沖時(shí)間段的減小受字線RC延遲所限。
[0107]圖5K例如基于圖5J的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。作為一個(gè)示例，由于用于對溝道泄漏進(jìn)行補(bǔ)償?shù)腣wl-unsel漸增，因而溝道升壓電平是近似恒定的。如所提及的，通常，在位于溝道區(qū)直接上方的字線上，溝道區(qū)的升壓量與電壓的電平成比例并且與電壓的增加速率成比例，而少于存儲(chǔ)元件的Vth。通過在編程脈沖時(shí)間段期間保持近似恒定的溝道升壓電平，相比于在編程脈沖時(shí)間段期間溝道升壓電平減小的情況，可減小程序干擾，如圖5E中的那樣。一些溝道升壓電平的減小仍然可能發(fā)生，但是將小于Vwl-unsel恒定的情況。
[0108]圖5L示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的步進(jìn)式漸增電壓，作為對圖5J的斜坡電壓的可替選?？膳渲妹總€(gè)步調(diào)的幅度變化(步調(diào)高度或步調(diào)升高)和/或持續(xù)時(shí)間。在一個(gè)方法中，在階梯中的步調(diào)高度近似相等并且/或者步調(diào)的持續(xù)時(shí)間近似相等。到達(dá)最大電平Vmax。如果使用了不相等的步調(diào)高度，則例如，較大的步調(diào)之后可能緊跟較小的步調(diào)或反之亦然。如果使用了不相等的步調(diào)持續(xù)時(shí)間，則例如，較長的步調(diào)之后可能緊跟較短的步調(diào)，或反之亦然。步調(diào)高度可以大于功率控制模塊116可提供的最小電壓增量。還可使用將離散步調(diào)與斜坡結(jié)合的波形。其它變化是可以的。如下面進(jìn)一步論述的，還可使用對Vwl-unsel的基于時(shí)間的變化。或者，Vwl-unsel可為溫度不相關(guān)的。
[0109]圖5M例如基于圖5L的未被選字線電壓示出圖5A的NAND串的襯底中的溝道升壓電平。通常溝道升壓電平在當(dāng)Vwl-unsel為恒定時(shí)例如在步調(diào)的行進(jìn)期間減小，并且在步調(diào)的上升期間增加，因而預(yù)計(jì)減小和增加的重復(fù)模式。編程脈沖時(shí)間段t5-t8被示出以用于參考。
[0110]在減小程序干擾中的另一考慮在于存儲(chǔ)器設(shè)備的溫度變化可影響溝道升壓電平。例如圖6A針對不同溫度示出取決于用于典型升壓技術(shù)的未被選字線的通過電壓的位誤差的曲線。
[0111]與程序干擾相關(guān)的位誤差對于處于已擦除狀態(tài)中的存儲(chǔ)元件一般是最高的。y軸示出多個(gè)位誤差并且X軸示出通過電壓。曲線600、602和604分別提供了針對25°C、55°C和85°C溫度的數(shù)據(jù)。每個(gè)曲線具有不同的點(diǎn)(由圓點(diǎn)來標(biāo)記的最小值)，在該點(diǎn)處，誤差的數(shù)量是最小的。該點(diǎn)是最佳通過電壓例如分別用于曲線600、602或604的Vpass-optl、Vpass_opt2、或Vpass_opt3。在更高溫度處,更高Vpass由于更佳溝道升壓而可導(dǎo)致更少誤差，一直到作為最佳Vpass的特定點(diǎn)。高于最佳Vpass,誤差由于Vpass干擾而減小。溫度越低則最佳Vpass越低。
[0112]圖6B根據(jù)圖6A示出用于典型溝道升壓技術(shù)的未被選字線的取決于溫度的最佳通過電壓。最佳Vpass可被近似為溫度的線性方程(虛線)。結(jié)果，最佳Vpass的取決于溫度的變化可由恒定溫度系數(shù)來描述。通過取決于溫度在編程期間調(diào)整未被選字線的通過電壓，存儲(chǔ)器設(shè)備的性能可被改善。特別地，當(dāng)溫度更高時(shí)，可使用更高的通過電壓。類似地，在編程脈沖時(shí)間段期間增加通過電壓的升壓技術(shù)中，當(dāng)溫度更高時(shí)，可使用更高的增加速率和/或更長的增加持續(xù)時(shí)間。
[0113]圖7A例如針對圖5A的第一溝道升壓技術(shù)示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的電壓，其中，該電壓取決于溫度斜坡形地增長。如結(jié)合圖5J論述的延伸那樣，波形700、702和704可分別被用于相對高的溫度例如85°C、中間溫度例如55°C、以及相對低的溫度例如25°C。到達(dá)最大電平Vmaxl、Vmax2和Vmax3。在一個(gè)可能方法中,給定的波形用于一個(gè)溫度范圍。例如，波形700可被用于70°C或更高的溫度，波形702可被用于從40°C至70°C的溫度，而波形704可被用于40°C以下的溫度。通過定制溫度與速率的比率，甚至是在存儲(chǔ)器設(shè)備的不同溫度環(huán)境中也可以最佳地減小程序干擾。此外，由于當(dāng)溫度越低時(shí)Vpass越低,所以在較低溫度處的Vpass干擾被減小。
[0114]斜坡率可由根據(jù)溫度的描述了 Vwl-unsel每單位時(shí)間的變化速率的系數(shù)來設(shè)置。
[0115]圖7B示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的取決于溫度的步進(jìn)式漸增電壓，作為對圖7A的斜升電壓的可替選。如結(jié)合圖5L論述的延伸那樣，波形720、722和724可分別被用于85°C、55°C、以及25°C。到達(dá)最大電平Vmaxl、Vmax2和Vmax3。在一個(gè)可能方法中，給定的波形用于一個(gè)溫度范圍。例如，波形720可被用于70°C或更高的溫度，波形722可用于從40°C至70°C的溫度，而波形724可被用于40°C以下的溫度。步調(diào)高度和/或步調(diào)持續(xù)時(shí)間可以取決于溫度。在這個(gè)示例中，每個(gè)步調(diào)的高度是取決于溫度(對于更高溫度的更大步調(diào)高度)的，而步調(diào)的持續(xù)時(shí)間(t8-t7、t7-t6以及t6-t5)獨(dú)立于溫度。
[0116]圖8A描述用于示出第二溝道升壓技術(shù)的、圖2A的未被選NAND串212的剖視圖。由于在WLn的源極側(cè)上的隔離電壓Viso-s的應(yīng)用以及在其它未被選字線上的非隔離電壓的應(yīng)用，在襯底510中限定第一溝道區(qū)802和第二溝道區(qū)800。這個(gè)方法允許獨(dú)立升壓電平能夠在不同的溝道區(qū)域中實(shí)現(xiàn)。在一個(gè)方法中，隔離電壓被施加給相對靠近WLn的字線，從而為在WLn的源極側(cè)上的被編程的存儲(chǔ)元件、以及為在WLn的漏極側(cè)上的未被編程的或僅部分編程的存儲(chǔ)元件提供單獨(dú)的溝道升壓區(qū)。然而，隔離字線可例如由少量字線而與WLn分開，以使得隔離電壓不有害地影響在WLn下方的溝道升壓電平。
[0117]隔離電壓可為相對小的電壓例如0-3V，其是足夠小的以基本上隔離在接收隔離電壓的字線(隔離字線)任一側(cè)上的襯底中的溝道區(qū)。與之比較，額定Vwl-unsel可能例如為6-10V。此外，多個(gè)相鄰字線的集合可接收隔離電壓，以更加強(qiáng)勁地隔離在接收隔離電壓的字線集合的任一側(cè)上的襯底中的溝道區(qū)。此外，為了向隔離區(qū)提供逐漸過渡，與隔離字線相鄰的一個(gè)或多個(gè)字線可接收電壓(Vint),該電壓位于Viso和額定Vwl-unsel的中間。
[0118]在這個(gè)示例中，Viso-s被施加給與存儲(chǔ)元件531通信的字線，并且Vint被施加給與接收Viso-s的字線相鄰的未被選字線。具體地，Vint被施加給與存儲(chǔ)元件530和532通信的字線。在隔離字線的源極側(cè)，Vpss-s被施加給與存儲(chǔ)元520和529通信的字線。進(jìn)一步地在隔離字線的漏極側(cè)上，Vpass-lsb被施加給與存儲(chǔ)元件533至536以及538至551通信的字線。Vpass-lsb是例如6-10V的局部自升壓電壓。WLn在第一溝道區(qū)802上方直接延伸。溝道區(qū)800的升壓由位于溝道區(qū)800的直接上方的字線的電壓來設(shè)置，導(dǎo)致了圖8B的溝道升壓圖像804。在接收Vpass-s的字線下方實(shí)現(xiàn)升壓電平Vch_s,而在接收Vint的字線(以及存儲(chǔ)元件530)下方實(shí)現(xiàn)更低的升壓電平。類似地，在接收Vpass-lsb的字線下方實(shí)現(xiàn)升壓電平Vch-1sb808，而在接收Vint的字線(以及存儲(chǔ)元件532 )下方實(shí)現(xiàn)更低的升壓電平。在接收Viso-s的字線(以及存儲(chǔ)元件531)的下方實(shí)現(xiàn)依賴于偏壓電壓Vint、Viso-s和存儲(chǔ)元件狀態(tài)的甚至更低的升壓電平。
[0119]在一個(gè)方法中，由于Vpass-1sb僅被施加給少量的字線，因此其可以高于Vpass-d,這是因?yàn)榇鎯?chǔ)元件接觸Vpass-1sb的時(shí)間比接觸Vpass-d的時(shí)間更短。Vpass-s可以比Vpass-lsb或Vpass-d高得多，這是因?yàn)殛P(guān)聯(lián)的存儲(chǔ)元件已被編程并因此更少受程序干擾影響。Vpass-1sb可以高于Vpass-d,這是因?yàn)槠浔皇┘咏o更少WL,并且因此每個(gè)WLn在更短總計(jì)時(shí)間接觸Vpass-1sb并且因此將更不關(guān)心Vpass干擾。此外，高Vpass可致使例如在WLn+2和WLn+3上的Vpass干擾，而將高Vpass施加給WLn_2和WLn_3可能是安全的。在一些實(shí)施例中，出于這個(gè)理由，在WLn的源極側(cè)上的Vpass-1sb可比WLn的漏極側(cè)上的 Vpass-1sb 更高。
[0120]圖8B是示出圖8A的未被選NAND串的襯底中的溝通升壓電平的圖示。圖8A和圖8B的X軸是對齊的。如所提及的，波形804表示在隔離字線的源極側(cè)上的升壓電平，而波形808表示在隔離字線的漏極側(cè)上的升壓電平。
[0121]圖9A描述用于示出第三溝道升壓技術(shù)的、圖2A的未被選NAND串212的剖視圖。這個(gè)升壓技術(shù)本質(zhì)為圖8A的技術(shù)的逆轉(zhuǎn)，并且在WLn的漏極側(cè)而不是源極側(cè)上使用隔離電壓。但是，這個(gè)升壓技術(shù)比其它升壓技術(shù)優(yōu)勢更少，因?yàn)槠涓綦x了在漏極側(cè)處的差的被升壓的溝道區(qū)的區(qū)域。
[0122]具體地，由于在WLn的漏極側(cè)上的隔離電壓Viso_d的應(yīng)用以及在其它未被選字線上的非隔離電壓的應(yīng)用，在襯底510中限定第一溝道區(qū)900和第二溝道區(qū)902。這個(gè)方法允許在不同的溝道區(qū)中實(shí)現(xiàn)獨(dú)立溝道電平。
[0123]Viso-d被施加給與存儲(chǔ)元件543通信的字線，并且Vint被施加給與接收Viso-d的字線相鄰的未被選字線。具體地，Vint被施加給與存儲(chǔ)元件542和544通信的字線。在隔離字線的源極側(cè)上，Vpass-1sb被施加給與存儲(chǔ)元件520至536和538至541通信的字線。進(jìn)一步地，在隔離字線的漏極側(cè)上，Vpass-d被施加給與存儲(chǔ)元件545至551通信的字線。WLn在第一溝道區(qū)900直接上方延伸。由在溝道區(qū)900的直接上方的字線的電壓設(shè)置溝道區(qū)900的升壓，以導(dǎo)致圖9B的溝道升壓圖像904。在接收Vpass-lsb的字線下方實(shí)現(xiàn)升壓電平Vch-1sb,而在接收Vint的字線(以及存儲(chǔ)元件542)下方實(shí)現(xiàn)更低的升壓電平。類似地，在接收Vpass-d的字線下方實(shí)現(xiàn)升壓電平Vch-d908,而在接收Vint的字線(以及存儲(chǔ)元件544)下方實(shí)現(xiàn)更低的升壓電平。在接收了 Viso-d的字線(以及存儲(chǔ)元件543)下方可實(shí)現(xiàn)甚至更低的升壓電平。例如，當(dāng)使用源極到漏極字線編程次序時(shí)，Vpass-d可為與Vpass-1sb 相同或比 Vpass-1sb 更小。
[0124]圖9B是示出圖9A的未被選NAND串的襯底中的溝通升壓電平的圖示。圖9A和圖9B的X軸是對齊的。如所提及的，波形904表示在隔離字線的源極側(cè)上的溝道電平，而波形908表示在隔離字線的漏極側(cè)上的溝道電平。
[0125]圖1OA描述用于示出第四溝道升壓技術(shù)的、圖2A的未被選NAND串212的剖視圖。這個(gè)升壓技術(shù)結(jié)合了圖8A和圖9A的技術(shù)。該升壓技術(shù)在WLn的源極側(cè)和漏極側(cè)都使用了隔離電壓。具體地，由于在WLn的漏極側(cè)上的隔離電壓Viso-s的應(yīng)用、在WLn的漏極側(cè)上的隔離電壓Viso-d的應(yīng)用以及在其它未被選字線上的非隔離電壓的應(yīng)用，在襯底510中限定第一溝道區(qū)1002、第二溝道區(qū)1004、第三溝道區(qū)1000。
[0126]這個(gè)方法允許在不同的溝道區(qū)中實(shí)現(xiàn)獨(dú)立溝道電平，在一個(gè)方法中，隔離電壓被施加給在WLn的任一側(cè)上的、相對靠近WLn的字線，從而為在WLn的源極側(cè)上的被編程的存儲(chǔ)元件、為在WLn的漏極側(cè)上的未被編程的或僅部分編程的存儲(chǔ)元件、以及為在WLn直接下方延伸的小溝道區(qū)提供獨(dú)立的溝道升壓區(qū)。
[0127]Viso-s被施加給與存儲(chǔ)元件531通信的字線，并且Vint被施加給與接收了Viso-s的字線相鄰的未被選字線。具體地，Vint被施加給與存儲(chǔ)元件530和532通信的字線。
[0128]Viso-d被施加給與存儲(chǔ)元件543通信的字線，并且Vint被施加給與接收了Viso-d的字線相鄰的未被選字線。具體地，Vint被施加給與存儲(chǔ)元件542和544通信的字線。
[0129]在接收Viso-s的字線的源極側(cè)上，Vpass-s被施加給與存儲(chǔ)元件520至529通信的字線。在接收Viso-s的字線與WLn之間，Vpass-lsb被施加給與存儲(chǔ)元件520至存儲(chǔ)元件529通信的字線。在WLn與接收Viso-s的字線之間，Vpass-lsb被施加給與存儲(chǔ)元件538至存儲(chǔ)元件541通信的字線。在接收Viso-d的字線與S⑶之間，Vpass-d被施加給與存儲(chǔ)元件545至存儲(chǔ)元件551通信的字線。
[0130]圖1OB是示出圖1OA的未被選NAND串的襯底中的溝通升壓電平的圖示。圖1OA和圖1OB的X軸對齊。溝道電平Vch-lsb、Vch-d和Vch-s被實(shí)現(xiàn)在第一溝道升壓區(qū)、第二溝道升壓區(qū)和第三溝道升壓區(qū)中(分別為波形1010、1012和1006)。
[0131]圖1OC例如針對圖5A、圖8A、圖9A或圖1OA的溝道升壓技術(shù)，示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的電壓。圖5F至圖51的波形可以與圖1OC和圖1OD的波形一起使用。圖5F至圖51的時(shí)間標(biāo)尺與圖1OC和圖1OD的時(shí)間標(biāo)尺對應(yīng)。波形1066示出 Viso-s 或 Viso-d (例如 Viso-s/d),而波形 1064 示出 Vint。波形 1060 示出 Vpass-s或Vpass-d (例如Vpass-s/d),而波形1062不出Vpass-1sb0對于波形1062,到達(dá)最大電平Vmax。為了簡化，Vpass-s、Vpass-d和Vpass-lsb被示出為在tl處被步升至相同電平，盡管它們也可被步升至不同電平，如所論述的那樣。
[0132]在這個(gè)示例中，對WLn在其直接上方延伸的溝道的升壓有貢獻(xiàn)的未被選字線在編程脈沖時(shí)間段期間使其電壓增加，并且在另一溝道直接上方延伸的未被選字線在編程脈沖時(shí)間段期間不使其電壓增加?？商孢x地，靠近WLn例如在WLn的任一側(cè)上的幾個(gè)字線內(nèi)的未被選字線可以在編程脈沖時(shí)間段期間使它們的電壓增加。這些方法通過保持關(guān)聯(lián)的溝道升壓電平(圖10D的波形1070)，解決對與WLn通信的存儲(chǔ)元件的程序干擾幾率的增加。在這個(gè)方法中，由于Vpass干擾的風(fēng)險(xiǎn)更小，因此例如在遠(yuǎn)離WLn的字線的下方允許針對一個(gè)或多個(gè)其它溝道升壓區(qū)減小溝道升壓電平(圖10D的波形1072)是可接受的。限制Vpass被增加的未被選字線還可減小針對關(guān)聯(lián)存儲(chǔ)元件的Vpass干擾的風(fēng)險(xiǎn)。
[0133]另一方面涉及在tl處對于未被選字線而步升電壓的速率。已經(jīng)發(fā)現(xiàn)，相比于一個(gè)或多個(gè)相鄰溝道升壓區(qū)而言，在更慢速率的步升對于WLn的溝道升壓區(qū)是有利的。由于溝道升壓針對相鄰溝道區(qū)而被更快地步升，所以在隔離存儲(chǔ)元件(例如接收了 Viso-s/d的未被選NAND串的存儲(chǔ)元件)的源極/漏極區(qū)上方提供偏壓。這可改善在隔離存儲(chǔ)元件的任一側(cè)上的溝道區(qū)與對應(yīng)隔離字線之間的隔離。利用在WLn下方的溝道區(qū)的更慢的升壓，以及Vpass-1sb的增加，在WLn下方的溝道區(qū)的升壓變得更健壯，這是因?yàn)闇系佬孤╇娏鞯男?yīng)被抑制或者至少部分地被補(bǔ)償，使得抑制了程序干擾。
[0134]波形1060在tl處開始步升，并且針對步升時(shí)間t2或步升速率Vpass-s/d/(t2-tl)，在t2處基本到達(dá)穩(wěn)定狀態(tài)值。波形1062在tl處開始步升，并且針對更長的步升時(shí)間(t3-tl)或更慢的步升速率Vpass-lsb/ (t3_tl),在t3處基本到達(dá)穩(wěn)定狀態(tài)值。在從t3至t4的、處于穩(wěn)定狀態(tài)電平下的簡短時(shí)間之后，波形1062在t4處開始其受控的增加，與此同時(shí)，Vwl-sel開始它的到Vpgm的步升。在編程脈沖時(shí)間段之前，施加給被選字線的電壓可以在比Vpass-s/d步升的速率更慢的速率下類似步升。見圖5C中用于這個(gè)更慢的步升速率的示例的波形592。在一個(gè)方法中，施加給被選字線的電壓可在與步升速率Vpass-s/d相同的速率下步升。
[0135]圖1OD例如基于圖1OC的未被選字線電壓，示出圖5A、圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。波形1070指示出當(dāng)施加漸增的Vpass-1Sb (波形IOC中的波形1062)時(shí)溝道升壓電平Vch-1sb是近似恒定的。波形1072指示出當(dāng)施加固定Vpass-s/d (波形IOC中的波形1060)時(shí)溝道升壓電平Vch-s或Vch-d (例如Vch-s/d)降低。
[0136]在圖8A的實(shí)施例中，波形1060表示Vpass-s而波形1072表示Vch_s和Vch_d。在圖9A的實(shí)施例中，波形1060表示Vpass-d而波形1072表示Vch_d。
[0137]圖1OE示出圖1OD的溝道升壓電平之差。該差為:Λ Vch=Vch_s/d - Vch-lsb。由于Vpass-s/d比Vpass-lsb的更快的斜升，因此從大約tl至t3Vch_s/d比Vch-lsb,的升壓電平暫時(shí)更高。如所提及的，這助于改善隔離字線的任一側(cè)上的溝道區(qū)之間的隔離。通過稍微更早且更高地升壓Vch-s/d，實(shí)現(xiàn)了兩個(gè)效果。第一，來自Vch-s/d區(qū)域的被升壓電荷/電子可流至Vch-1sb區(qū)域，以這種方式，改善了 Vch-1sb區(qū)域的溝道/預(yù)充電。以及第二，通過更早地升壓Vch-s/d區(qū)域，由于從Vch-1sb區(qū)域到Vch-s/d區(qū)域的導(dǎo)通因?yàn)樵赩ch_s/d區(qū)域上的更高偏壓而降低，所以改善了在不同的被升壓的溝道區(qū)之間的隔離，這助于使受Viso控制的存儲(chǔ)元件能夠較差地導(dǎo)通?；旧?，電子可從Vch-s/d區(qū)域流至Vch-1sb區(qū)域，但是在Vch-1sb區(qū)域開始升壓之后難于流回至Vch-s/d區(qū)域。
[0138]圖1OF例如針對圖5A、圖8A、圖9A或圖1OA的溝道升壓技術(shù)，示出在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的可替選電壓。在這個(gè)方法中，盡管Vpass-s/d (波形1080)和Vpass-lsb (波形1062)可被增大不同的量，但是它們在編程脈沖時(shí)間段期間均被增加。例如在一個(gè)方法中，Vpass-1sb的增量可大于Vpass-s/d的增量。如之前論述的那樣，可替選地使用步升波形或者其它波形形狀。波形1062和1080分別到達(dá)最大電平Vmaxla和 Vmaxlb0
[0139]圖1OG例如基于圖1OF的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。波形1070指示出當(dāng)施加漸增的Vpass-1sb (波形IOF中的波形1062)時(shí)溝道升壓電平Vch-1sb是近似恒定的。波形1082指示出當(dāng)施加固定Vpass-s/d (波形IOF中的波形1080)時(shí)溝道升壓電平Vch-s或Vch_d (例如Vch-s/d)也是近似恒定的。這個(gè)方法有利地實(shí)現(xiàn)了不同溝道中的近似恒定的溝道升壓電平。
[0140]在圖8A的實(shí)施例中，波形1080表示Vpass-s而波形1082表示Vch_s和Vch_d。在圖9A的實(shí)施例中，波形1080表示Vpass-d而波形1082表示Vch_d。[0141]圖1OH示出例如針對圖5A、圖8A、圖9A或圖1OA的溝道升壓技術(shù)，在編程驗(yàn)證迭代的編程部分期間施加給未被選字線的可替選電壓。這個(gè)方法不需要在編程脈沖時(shí)間段期間增加未被選字線電壓。然而，仍可實(shí)現(xiàn)在溝道升壓區(qū)之間的較佳隔離的上述提及的優(yōu)點(diǎn)。在這樣的情況中，Vpass-s/d (波形1084)和Vpass-lsb (波形1086)在編程脈沖時(shí)間段期間都是近似恒定的，但是Vpass-s/d的坡升速率快于Vpass-lsb的坡升速率。
[0142]圖101例如基于圖1OH的未被選字線電壓，示出圖8A、圖9A或圖1OA的NAND串的襯底中的溝道升壓電平。波形1090指示出當(dāng)施加漸增Vpass-1sb (波形IOH中的波形1086)時(shí)溝道升壓電平Vch-1sb減小。波形1088指示出當(dāng)Vpass-s/d (波形IOH中的波形1084)是恒定的時(shí)溝道升壓電平Vch-s或Vch-d (例如Vch-s/d)也減小。
[0143]在圖8A的實(shí)施例中，波形1084表示Vpass-s而波形1088表示Vch_s和Vch_d。在圖9A的實(shí)施例中，波形1084表示Vpass-d而波形1088表示Vch_d。
[0144]圖1lA示出例如基于圖8A或圖9A的升壓技術(shù)的編程方法。步驟1100開始用于被選字線的編程操作。這個(gè)操作可以例如為多個(gè)趟次操作的一個(gè)趟次，或者單編程操作趟次。步驟1102開始編程操作的編程驗(yàn)證迭代。步驟1104配置未被選NAND串以允許升壓。例如，這可涉及設(shè)置Vsgd和Vbl以使漏極側(cè)選擇柵極為不導(dǎo)通的?？蛇x地，預(yù)充電被傳遞至未被選NAND串的溝道，如之前論述的那樣。步驟1106將隔離電壓(Viso-s/d)施加至未被選字線中的至少一個(gè)以限定第一和第二溝道區(qū)。圖8A的示例是第一溝道區(qū)802和第二溝道區(qū)800。圖9A的示例是第一溝道區(qū)900和第二溝道區(qū)902。
[0145]在步升時(shí)間(tl)處，步驟1108以第一較慢速率將WLn的電壓從OV (或其它電平)步升至預(yù)編程脈沖電平(例如Vpass)?？蛇x地，WLn的電壓可以以第二較快速率步升。在步升時(shí)間(tl)處，步驟1110將在第一溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的電壓(例如Vpass-lsb)從OV (或其它電平)步升至預(yù)編程脈沖電平。圖8A中的在第一溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的示例包括與存儲(chǔ)元件533至536以及538至551關(guān)聯(lián)的字線。圖9A中的在第一溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的示例包括與存儲(chǔ)元件520至536以及538至541關(guān)聯(lián)的字線。
[0146]在步升時(shí)間(tl)處，步驟1112將在第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的電壓(例如Vpass-s/d)從OV (或其它電平)以第二較快速率步升至預(yù)編程脈沖電平(例如Vpass)。圖8A中的在第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的示例包括與存儲(chǔ)元件520至529關(guān)聯(lián)的字線。圖9A中的在第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的示例包括與存儲(chǔ)元件545至551關(guān)聯(lián)的字線。
[0147]步驟1114將在第一溝道區(qū)直接上方延伸的WLn的電壓從步驟1108的預(yù)編程脈沖電平步升至編程脈沖電平(Vpgm)，并且在編程脈沖時(shí)間段內(nèi)保持至少Vpgm。Vpgm是足夠用于編程存儲(chǔ)元件的電平。典型地，以具有固定幅度的單個(gè)脈沖來提供Vpgm，盡管在單個(gè)編程脈沖中可以具有變化幅度。Vpgm可根據(jù)編程操作中的編程驗(yàn)證迭代的循環(huán)編號(hào)或迭代編號(hào)。步驟1116在編程脈沖時(shí)間段期間增加了在第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的電壓。
[0148]作為當(dāng)前編程驗(yàn)證迭代的驗(yàn)證部分的部分，步驟1118使用一個(gè)或多個(gè)驗(yàn)證電平來執(zhí)行驗(yàn)證操作。驗(yàn)證電平的示例包括圖3A和圖3D中的VvaL、VvbL和VvcL，圖3B中的VvLM,以及圖3C和圖3E中的Vva、Vvb和Vvc。在步驟1120的決策處，如果已經(jīng)達(dá)到用于被選存儲(chǔ)元件的目標(biāo)驗(yàn)證電平，則在步驟1112處編程狀態(tài)被設(shè)置為對存儲(chǔ)元件和其被選NAND串鎖定。具有鎖定狀態(tài)的NAND串在下一編程驗(yàn)證迭代中變?yōu)楸唤够蛭幢贿xNAND串O
[0149]如果沒有達(dá)到用于被選存儲(chǔ)元件的目標(biāo)電平，則到達(dá)決策步驟1124，在決策步驟1124處，如果指示了額外編程驗(yàn)證迭代(例如當(dāng)所有被選存儲(chǔ)元件或所有的較少可允許位忽視數(shù)量還沒有被編程并且最大數(shù)量的編程驗(yàn)證迭代還沒有被執(zhí)行時(shí))，在步驟1102處開始下一編程驗(yàn)證迭代。在決策步驟1124處，如果沒有指示額外的編程驗(yàn)證迭代(例如，所有被選存儲(chǔ)元件，或所有的較少可允許位忽視數(shù)量，已被編成或者最大數(shù)量編程驗(yàn)證被執(zhí)行)，則在步驟1126處完成編程操作。
[0150]圖1lB示出例如基于圖1OA的升壓技術(shù)的編程方法。步驟1100、1102、1104、1108、1110、1114、1118、1120、1122、1124 和 1126 與圖1lA 中的相同。步驟 1150 不同于步驟 1106，在于步驟1150將隔離電壓(例如Viso-s/d)施加給未被選字線中的至少兩個(gè)，以限定第一溝道區(qū)、第二溝道區(qū)和第三溝道區(qū)。圖1OA中的示例分別包括第一溝道區(qū)1002、第二溝道區(qū)1004和第三溝道區(qū)1000。在步升時(shí)間(tl)處，步驟1152將在第二溝道區(qū)直接上方延伸的至少一個(gè)被選字線的、以及在第三溝道區(qū)直接上方延伸的至少一個(gè)被選字線的電壓(例如Vpass-s/d),以第二更快速率從OV (或其它電平)步升至預(yù)編程脈沖電平。
[0151]圖1OA中的在第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的示例包括與存儲(chǔ)元件545至551關(guān)聯(lián)的字線。圖1OA的在第三溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的示例包括與存儲(chǔ)元件520至529關(guān)聯(lián)的字線。
[0152]步驟1154在編程脈沖時(shí)間段期間增加在第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的電壓，以及在第三溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的電壓。
[0153]圖1lC示出例如基于圖5A的升壓技術(shù)的額外編程方法。這個(gè)方法通?？蓱?yīng)用于任意的所提及的升壓技術(shù)以及其它升壓技術(shù)。這個(gè)方法涉及在編程脈沖時(shí)間段期間對靠近被選字線WLn (例如在WLn的任一側(cè)上離WLn特定數(shù)量的字線(諸如2_6個(gè)字線)內(nèi))的未被選字線增加通過電壓，而在編程脈沖時(shí)間段期間對不靠近被選字線WLn (例如不在離WLn特定數(shù)量的字線內(nèi))的未被選字線不增加通過電壓?？梢耘c其它靠近的未被選字線相同地對待WLn-1和WLn+Ι，或者如果希望則例如通過在編程脈沖時(shí)間段期間不增加其電壓，與其它靠近的未被選字線不同地對待WLn-1和WLn+Ι。作為示例，可以對于WLn_3至WLn-1和WLn+Ι至WLn+3而不對于其它字線提供電壓增加。又見圖5B2。作為另一個(gè)示例，其中WLn-1和WLn+Ι被不同地對待，可針對于WLn-3至WLn_2和WLn+2至WLn+3而不針對其它字線來提供電壓增加。
[0154]步驟1100、1102、1104、1118、1120、1122、1124 和 1126 與圖1lA 中的相同。在步升時(shí)間tl處，步驟1160將WLn的電壓從OV步升至預(yù)編程脈沖電平例如Vpass。在步升時(shí)間處，步驟1162將所有未被選字線的電壓從OV步升至預(yù)編程脈沖電平例如Vpass。步驟1164在編程脈沖時(shí)間段期間將WLn的電壓從預(yù)編程脈沖電平步升至Vpgm并且保持Vpgm。步驟1166在編程脈沖時(shí)間段期間增加靠近WLn的至少一個(gè)未被選字線的電壓。步驟1168在編程脈沖時(shí)間段期間不增加不靠近WLn的至少一個(gè)未被選字線的電壓?？蛇x地，步驟1168可以增加不靠近WLn的至少一個(gè)未被選字線的電壓，但是其程度小于步驟1166中的針對靠近WLn的至少一個(gè)未被選字線的增加。[0155]圖12A示出圖2A的被選NAND串214的剖視圖。相比于之前論述的未被選NAND串，被選NAND串與NAND串部分1202和1204是端對端的，具有源極側(cè)選擇柵極1219和漏極側(cè)選擇柵極1252。區(qū)1206表示在NAND串直接下方的襯底510中的溝道。存儲(chǔ)元件1210-1251在NAND串中延伸。
[0156]圖12B是示出圖12A的被選NAND串的襯底中的無溝道升壓的圖示。圖12A和圖12B的X軸是對齊的。在這個(gè)示例中，溝道未被配置為用于升壓，因此在編程脈沖時(shí)間段期間沒有升壓發(fā)生。
[0157]因此，可以看到，提供了一種非易失性存儲(chǔ)系統(tǒng)，其包括在襯底上的NAND串中形成的非易失性存儲(chǔ)元件集合，該NAND串包括被選擇在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(214)，以及未被選擇在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(212)，非易失性存儲(chǔ)元件集合與多個(gè)字線通信，該多個(gè)字線包括被選擇在編程驗(yàn)證迭代中編程的字線(WLn)和未被選擇在編程驗(yàn)證迭代中編程的字線(WL0至WLn-1 ;WLn+l至WLf)。非易失性存儲(chǔ)系統(tǒng)還包括至少一個(gè)控制電路(110，150)，該至少一個(gè)控制電路結(jié)合編程驗(yàn)證迭代的編程部分一起:(a)配置至少一個(gè)未被選NAND串以允許在至少一個(gè)未被選NAND串下方的襯底的至少一個(gè)溝道區(qū)中的升壓，(b)在處于編程脈沖時(shí)間段(t5-t8)之前的步升時(shí)間(t4)處，將被選字線的電壓從相應(yīng)預(yù)編程脈沖電壓(Vpass)步升至編程脈沖電壓(Vpgm)，并且在編程脈沖時(shí)間段(t5-t8)期間保持編程脈沖電壓，以及(c)升壓至少一個(gè)溝道區(qū)，將漸增電壓(Vpass-lsb)施加給未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一個(gè)。
[0158]在另一個(gè)實(shí)施例中，提供一種用于結(jié)合編程驗(yàn)證迭代的編程部分一起編程非易失性存儲(chǔ)系統(tǒng)的方法，該非易失性存儲(chǔ)系統(tǒng)包括在襯底上的NAND串中形成的非易失性存儲(chǔ)元件集合。該方法包括:(a)選擇在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(214)，而至少一個(gè)NAND串(212)未被選擇在編程驗(yàn)證迭代中編程，(b)選擇在編程驗(yàn)證迭代中編程的字線(WLn)，該被選字線處于與NAND串通信的多個(gè)字線中，而多個(gè)字線的至少一個(gè)未被選字線(WL0至WLn-1 ；WLn+l至WLf)未被選擇在編程驗(yàn)證迭代中編程，(c)配置至少一個(gè)未被選NAND串以允許在該至少一個(gè)未被選NAND串下方的襯底的至少一個(gè)溝道區(qū)中的升壓，(d)將被選字線的電壓從相應(yīng)預(yù)編程脈沖電壓(Vpass)步升至編程脈沖電壓(Vpgm)，(e)在編程脈沖時(shí)間段(t5-t8)期間保持編程脈沖電壓，以及(f)升壓至少一個(gè)溝道區(qū)，將漸增的電壓(Vpass-lsb)施加給未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一個(gè)。
[0159]在另一個(gè)實(shí)施例中，提供了一種非易失性存儲(chǔ)系統(tǒng)，其包括在襯底上的NAND串中形成的非易失性存儲(chǔ)元件集合，該NAND串包括被選擇在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(214)，以及未被選擇在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(212)，非易失性存儲(chǔ)元件集合與多個(gè)字線通信，該多個(gè)字線包括被選擇在編程驗(yàn)證迭代中編程的字線(WLn)和未被選擇在編程驗(yàn)證迭代中編程的字線(WL0至WLn-1 ；WLn+l至WLf)。非易失性存儲(chǔ)系統(tǒng)還包括至少一個(gè)控制電路(I 10，150)。
[0160]該至少一個(gè)控制電路結(jié)合編程驗(yàn)證迭代的編程部分結(jié)一起:Ca)配置至少一個(gè)未被選NAND串以允許在至少一個(gè)未被選NAND串下方的襯底中的升壓，(b)將隔離電壓施加給未被選字線(WLn-6，WLn+6)中的至少一個(gè)，以在未被選字線的至少一個(gè)的任一側(cè)上創(chuàng)建至少一個(gè)未被選NAND串下方的襯底中的至少第一(Vch-1sb)和第二(Vch-s/d)溝道區(qū),所述被選字線在第一溝道區(qū)直接上方延伸，以及(c)在處于編程脈沖時(shí)間段(t5-t8)之前的步升時(shí)間(tl)處:(i)升壓第一溝道區(qū)(Vch-lsb):將向在第一溝道區(qū)直接上方延伸的未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)中的至少一個(gè)未被選字線施加的電壓(Vpass-lsb),步升至在第一溝道區(qū)直接上方延伸的未被選字線中的至少一個(gè)未被選字線的相應(yīng)預(yù)編程脈沖電壓(Vpass)，以及(ii )升壓第二溝道區(qū)(Vch-s/d):以比施加給在第一溝道區(qū)直接上方延伸的未被選字線中的至少一個(gè)未被選字線的電壓(Vpass-lsb)的速率更快的速率，將向在第二溝道區(qū)直接上方延伸的未被選字線(WLO至WLn-8 ；WLn+8至WLf )中的至少一個(gè)未被選字線施加的電壓(Vpass-s/d)步升至在第二溝道區(qū)直接上方延伸的未被選字線中的至少一個(gè)未被選字線的相應(yīng)預(yù)編程脈沖電壓(Vpass)。
[0161]上文中提供了對本發(fā)明的具體描述以用于闡述和說明。但并非用于窮舉或者將本發(fā)明限于所公開的精確形式。根據(jù)以上教導(dǎo)，可實(shí)現(xiàn)很多修改和變型。上述實(shí)施例被選取用于最佳地解釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使得本領(lǐng)域技術(shù)人員能夠以不同的實(shí)施例并利用適于特定預(yù)期用途的不同變型來最佳地利用本發(fā)明。本發(fā)明的范圍要由所附權(quán)利要求來定義。
【權(quán)利要求】
1.一種非易失性存儲(chǔ)系統(tǒng)，包括: 在襯底上的NAND串中形成的非易失性存儲(chǔ)元件集合，所述NAND串包括被選擇用于在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(214)，以及未被選擇用于在編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(212)，所述非易失性存儲(chǔ)元件集合與多個(gè)字線通信，所述多個(gè)字線包括被選擇用于在所述編程驗(yàn)證迭代中編程的字線(WLn)和未被選擇用于在所述編程驗(yàn)證迭代中編程的字線(WLO至WLn-1 ；WLn+l至WLf)；以及 至少一個(gè)控制電路(110，150)，所述至少一個(gè)控制電路與編程驗(yàn)證迭代的編程部分結(jié)合以:(a)配置至少一個(gè)未被選NAND串以允許在所述襯底中的在所述至少一個(gè)未被選NAND串下方的至少一個(gè)溝道區(qū)中的升壓，(b)在編程脈沖時(shí)間段(t5-t8)之前的步升時(shí)間(t4)處，將所述被選字線的電壓從相應(yīng)預(yù)編程脈沖電壓(Vpass)步升至編程脈沖電壓(Vpgm)，并且在所述編程脈沖時(shí)間段(t5-t8)期間保持所述編程脈沖電壓，以及(c)在編程脈沖時(shí)間段(t5-t8)期間升壓所述至少一個(gè)溝道區(qū):將漸增的電壓(Vpass-1sb)施加給未被選字線中的至少一個(gè)未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)。
2.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)系統(tǒng)，其中: 以取決于溫度的速率增加被施加給所述未被選字線中的至少一個(gè)未被選字線的所述電壓。
3.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)系統(tǒng)，其中: 被施加給所述未被選字 線中的所述至少一個(gè)未被選字線的所述電壓在所述編程脈沖時(shí)間段的大部分期間內(nèi)增加。
4.根據(jù)權(quán)利要求3所述的非易失性存儲(chǔ)系統(tǒng)，其中: 當(dāng)所述溫度相對高時(shí)以相對高的速率增加被施加給所述未被選字線中的所述至少一個(gè)未被選字線的所述電壓，而當(dāng)所述當(dāng)溫度相對低時(shí)以相對低的速率增加被施加給所述未被選字線中的所述至少一個(gè)未被選字線的所述電壓。
5.根據(jù)權(quán)利要求1-4中的任一項(xiàng)所述的非易失性存儲(chǔ)系統(tǒng)，其中: 以階梯型波形增加被施加給所述未被選字線中的所述至少一個(gè)未被選字線的所述電壓。
6.根據(jù)權(quán)利要求1-5中的任一項(xiàng)所述的非易失性存儲(chǔ)系統(tǒng)，其中: 通過斜升來增加被施加給所述未被選字線中的所述至少一個(gè)未被選字線的所述電壓。
7.根據(jù)權(quán)利要求1-6中的任一項(xiàng)所述的非易失性存儲(chǔ)系統(tǒng)，其中: 所述至少一個(gè)控制電路使所述至少一個(gè)未被選NAND串的漏極側(cè)選擇柵極(552)為導(dǎo)通的，以配置所述至少一個(gè)未被選NAND串(212)以允許在至少一個(gè)溝道區(qū)中升壓。
8.根據(jù)權(quán)利要求1-7中的任一項(xiàng)所述的非易失性存儲(chǔ)系統(tǒng)，其中: 被施加給所述未被選字線中的所述至少一個(gè)未被選字線的所述電壓從初始電平(Vpass-1sb)增加，其中，當(dāng)所述編程脈沖電壓越高時(shí)所述初始電平越高。
9.根據(jù)權(quán)利要求1-8中的任一項(xiàng)所述的非易失性存儲(chǔ)系統(tǒng)，其中: 所述至少一個(gè)控制電路與編程驗(yàn)證迭代的編程部分結(jié)合以:將所述漸增的電壓施加給在所述被選字線的任一側(cè)上的選中數(shù)量的未被選字線，其中，所述選中數(shù)量的未被選字線與所述被選字線相距指定數(shù)量字線之內(nèi)。
10.根據(jù)權(quán)利要求9所述的非易失性存儲(chǔ)系統(tǒng)，其中:所述至少一個(gè)控制電路與編程驗(yàn)證迭代的編程部分結(jié)合以:不將所述漸增的電壓施加給在所述被選字線的任一側(cè)上的選中數(shù)量的未被選字線，其中，所述選中數(shù)量的未被選字線不與所述被選字線相距指定數(shù)量字線之內(nèi)。
11.根據(jù)權(quán)利要求1-10中的任一項(xiàng)所述的非易失性存儲(chǔ)系統(tǒng)，其中: 所述至少一個(gè)控制電路與編程驗(yàn)證迭代的編程部分結(jié)合以:將隔離電壓(Viso-s/d)施加給所述未被選字線中的至少另一個(gè)未被選字線(WLn-6，WLn+6),以在未被選字線中的至少一個(gè)未被選字線的任一側(cè)上至少限定所述至少一個(gè)溝道區(qū)中的第一溝道區(qū)(ch-lsb)和第二溝道區(qū)(ch-s/d)，所述被選字線在所述第一溝道區(qū)直接上方延伸，并且 所述未被選字線中的所述至少一個(gè)未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)在所述第一溝道區(qū)直接上方延伸，因而由漸增的電壓(Vpass-1sb)來將第一溝道區(qū)升壓。
12.根據(jù)權(quán)利要求11的非易失性存儲(chǔ)系統(tǒng)，其中: 所述至少一個(gè)控制電路與編程驗(yàn)證迭代的編程部分結(jié)合以:將隔離電壓(Viso-s/d)施加給未被選字線中的至少額外一個(gè)未被選字線(WLn-6，WLn+6),以創(chuàng)建所述至少一個(gè)溝道區(qū)中的第三溝道區(qū)(Vch-s/d)，所述第一溝道區(qū)(Vch-1sb)在所述第二(Vch-s/d)溝道區(qū)和所述第三(Vch-s/d)溝道區(qū)之間延伸。
13.根據(jù)權(quán)利要求11或12的非易失性存儲(chǔ)系統(tǒng)，其中，在所述編程驗(yàn)證迭代的所述編程部分期間，在步升時(shí)間(t4)處，所述至少一個(gè)控制電路: 將被施加給所述未被選字線中在所述第一溝道區(qū)直接上方延伸的至少一個(gè)未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)的電壓(Vpass-1sb)步升至所述未被選字線中在所述第一溝道區(qū)直接上方延伸的所述至少一個(gè)未被選字線的相應(yīng)預(yù)編程脈沖電壓(Vpass);以及 升壓所述第二溝道區(qū)(Vch-s/d):以比用于升壓被施加給所述未被選字線中在所述第一溝道區(qū)直接上方延伸的至少一個(gè)未被選字線(WLn-4至WLn-1 ;WLn+l至WLn+4)的所述電壓(Vpass-1sb)的速率更快的速率，將向所述未被選字線中在所述第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線(WL0至WLn-8 ；WLn+8至WLf)施加的電壓(Vpass_s/d)步升至所述所述未被選字線中在所述第二溝道區(qū)直接上方延伸的所述至少一個(gè)未被選字線的相應(yīng)預(yù)編程脈沖電壓(Vpass )。
14.根據(jù)權(quán)利要求13的非易失性存儲(chǔ)系統(tǒng)，其中: 被施加給所述未被選字線中在所述第二溝道區(qū)直接上方延伸的至少一個(gè)未被選字線的電壓在編程脈沖時(shí)間段期間增加。
15.一種用于結(jié)合編程驗(yàn)證迭代的編程部分來編程非易失性存儲(chǔ)系統(tǒng)的方法，所述非易失性存儲(chǔ)系統(tǒng)包括在襯底上的NAND串中形成的非易失性存儲(chǔ)元件集合，所述方法包括: 選擇用于在所述編程驗(yàn)證迭代中編程的至少一個(gè)NAND串(214)，而至少一個(gè)NAND串(212)未被選擇用于在編程驗(yàn)證迭代中編程； 選擇用于在所述編程驗(yàn)證迭代中編程的字線(WLn)，被選字線是與所述NAND串通信的多個(gè)字線中的字線，而所述多個(gè)字線中的至少一個(gè)未被選字線(WL0至WLn-1 ；WLn+l至WLf)未被選擇用于在編程驗(yàn)證迭代中編程； 配置所述至少一個(gè)未被選NAND串以允許所述襯底的在所述至少一個(gè)未被選NAND串下方的至少一個(gè)溝道區(qū)中的升壓；將所述被選字線的電壓從相應(yīng)預(yù)編程脈沖電壓(Vpass)步升至編程脈沖電壓(Vpgm)；在編程脈沖時(shí)間段(t5-t8)期間保持所述編程脈沖電平；以及在所述編程脈沖時(shí)間 段(t5-t8)期間升壓所述至少一個(gè)溝道區(qū):將漸增的電壓(Vpass-1sb)施加給所述未被選字線中的至少一個(gè)未被選字線(WLn-4至WLn-1 ；WLn+l至WLn+4)ο
【文檔編號(hào)】G11C16/10GK103650056SQ201280025421
【公開日】2014年3月19日 申請日期:2012年5月22日 優(yōu)先權(quán)日:2011年5月23日
【發(fā)明者】赫里特·揚(yáng)·海明克, 李沈忠, 阿努哈弗·漢戴瓦, 亨利·欽, 梁貴榮, 達(dá)納·李 申請人:桑迪士克科技股份有限公司