存儲器陣列的增強型電能節(jié)約的制作方法
【專利摘要】提供了一種存儲器陣列，該存儲陣列包含多個全局位線，使得每個位線與多個存儲器單元耦接。該存儲器陣列還包含多個預充電邏輯，使得每個預充電邏輯與該多個全局位線中的相關聯(lián)的全局位線耦接。在存儲器陣列中的識別邏輯與該多個預充電邏輯耦接。識別邏輯在每個時鐘周期將預充電啟動信號提供給該多個預充電邏輯的子集，使得預充電邏輯的該子集將與其關聯(lián)的全局位線的子集預充電至電壓源的電壓電平，由此降低存儲器陣列的功率消耗。
【專利說明】存儲器陣列的增強型電能節(jié)約

【技術領域】
[0001]本發(fā)明一般地涉及改進的數(shù)據(jù)處理裝置和方法，并且更特別地涉及用于在存儲器陣列中實現(xiàn)增強型電能節(jié)約的機制。

【背景技術】
[0002]靜態(tài)隨機存取存儲器(SRAM)是只要對SRAM施加電能就會保留寫入其內的數(shù)據(jù)的易失性數(shù)字存儲器的一種類型。常用于高性能的計算電路中的SRAM的一種類型被稱為“多米諾(domino) ” SRAM。
[0003]本領域技術人員應當意識到，在多米諾SRAM設計的現(xiàn)有技術中，單元被排布成單元組，通常為每組8至16個單元的量級。在組中的每個單元與局部位線對連接，并且每個單元組的局部位線對與全局位線對稱接。在紋波式(ripple)多米諾讀取SRAM方案中,局部位線在讀操作中通過單元來放電，而不是在讀取單元時使用感測放大器來檢測差分電壓。當放電被檢測到時，則可以確定單元的狀態(tài)。


【發(fā)明內容】

[0004]在一個說明性的實施例中，提供了一種存儲器陣列。在該說明性的實施例中，存儲器陣列包含多個全局位線，其中每個位線都與多個存儲器單元耦接。在該說明性的實施例中，存儲器陣列包含多個預充電邏輯(logic)，其中每個預充電邏輯都與該多個全局位線中的相關聯(lián)的全局位線耦接。在該說明性的實施例中，存儲器陣列包含與該多個預充電邏輯耦接的識別邏輯。在該說明性的實施例中，識別邏輯提供使該多個預充電邏輯的子集能夠將與其關聯(lián)的全局位線子集預充電至電壓源的電壓電平的預充電啟動信號(prechargeenable signal)。在該說明性的實施例中，識別邏輯在每個時鐘周期將預充電啟動信號發(fā)送給該多個預充電邏輯的預充電邏輯子集，因此降低存儲器陣列的功率消耗。
[0005]在另一個說明性的實施例中，提供了包含存儲器陣列的一種集成芯片。在該說明性的實施例中，存儲器陣列包含多個全局位線，其中每個位線與多個存儲器單元耦接。在該說明性的實施例中，存儲器陣列包含多個預充電邏輯，其中每個預充電邏輯與該多個全局位線中的相關聯(lián)的全局位線耦接。在該說明性的實施例中，存儲器陣列包含與該多個預充電邏輯耦接的識別邏輯。在該說明性的實施例中，識別邏輯提供使該多個預充電邏輯的子集能夠將與其關聯(lián)的全局位線子集預充電至電壓源的電壓電平的預充電啟動信號。在該說明性的實施例中，識別邏輯在每個時鐘周期將預充電啟動信號發(fā)送給該多個預充電邏輯的預充電邏輯子集，因此降低存儲器陣列的功率消耗。
[0006]在又一個說明性的實施例中，提供了包含處理器以及與該處理器耦接的存儲器的一種數(shù)據(jù)處理系統(tǒng)。存儲器包含存儲器陣列，并且存儲器陣列包含多個全局位線，其中每個位線與多個存儲器單元耦接。在該說明性的實施例中，存儲器陣列包含多個預充電邏輯，其中每個預充電邏輯與該多個全局位線中的相關聯(lián)的全局位線耦接。在該說明性的實施例中，存儲器陣列包含與該多個預充電邏輯耦接的識別邏輯。在該說明性的實施例中，識別邏輯提供了使該多個預充電邏輯的子集能夠將與其關聯(lián)的全局位線子集預充電至電壓源的電壓電平的預充電啟動信號。在該說明性的實施例中，識別邏輯在每個時鐘周期僅將預充電啟動信號發(fā)送給該多個預充電邏輯的預充電邏輯子集，因此降低存儲器陣列的功率消耗。
[0007]本發(fā)明的這些及其他特征和優(yōu)點將在下面關于本發(fā)明的示例實施例的詳細描述中描述，或者鑒于該詳細描述，本領域技術人員將會很清楚這些特征和優(yōu)點。

【專利附圖】

【附圖說明】
[0008]通過在結合附圖來閱讀時通過參考下面關于說明性的實施例的詳細描述，本發(fā)明以及優(yōu)選的使用模式及其更多的目的和優(yōu)點將會得到最佳的理解，在附圖中:
[0009]圖1是根據(jù)說明性實施例的處理器的示例性框圖；
[0010]圖2描述了根據(jù)說明性實施例的常規(guī)的六晶體管(6T)存儲器單元的實例；
[0011]圖3說明了根據(jù)說明性實施例的含有多個存儲器單元的典型的高速緩沖存儲器陣列的高級實例；
[0012]圖4描述了根據(jù)說明性實施例的SRAM單元的紋波式多米諾讀取方案；
[0013]圖5描述了根據(jù)說明性實施例的具有用于降低通常由對所有全局位線在每個周期進行預充電所消耗的功率消耗的附加邏輯的SRAM單元的紋波式多米諾讀取方案；以及
[0014]圖6示出了例如在半導體集成電路(IC)邏輯的設計、模擬、測試、布局及制造中使用的示例性設計流程的框圖。

【具體實施方式】
[0015]說明性的實施例提供了用于在SRAM單元的陣列系統(tǒng)中降低功率消耗的電路布局，該電路布局克服了現(xiàn)有技術的SRAM單元和SRAM器件的陣列系統(tǒng)的缺點，因此增強了存儲器陣列中的電能節(jié)約。
[0016]圖1是作為其中可以使用高速緩沖存儲器陣列的數(shù)據(jù)處理環(huán)境(即，在處理器的高速緩存中)的一個實例來提供的。圖1僅作為其中可以實現(xiàn)說明性的實施例的各方面的示例性數(shù)據(jù)處理環(huán)境來給出，而并非意指規(guī)定或暗示對于說明性的實施例可以在其中使用的數(shù)據(jù)處理環(huán)境的類型或配置的任何限定。相反地，可以在其中使用高速緩沖存儲器陣列的任何環(huán)境意指屬于本發(fā)明的精神和范圍之內。
[0017]圖1是根據(jù)說明性實施例的處理器100的示例性框圖。處理器100包含用于控制進出處理器100的指令流和數(shù)據(jù)流的控制器102?？刂破?02將控制信號發(fā)送給指令單元104，該指令單元104包含LI高速緩存106。指令單元104對執(zhí)行單元108發(fā)出指令，該執(zhí)行單元108同樣包含LI高速緩存110。執(zhí)行單元108執(zhí)行指令并且保持任何產生的數(shù)據(jù)結果或將其轉發(fā)給例如L2高速緩存112或控制器102。反過來，執(zhí)行單元108在適當時從L2高速緩存112中檢索數(shù)據(jù)。指令單元104同樣在必要時從L2高速緩存112中檢索指令。控制器102發(fā)送控制信號來控制在L2高速緩存112中的數(shù)據(jù)的存儲或檢索。處理器100可以含有未示出的附加構件，并且僅僅作為處理器的基本表示來提供，而并不限定本發(fā)明的范圍。盡管圖1僅示出I級(LI)高速緩存和2級(L2)高速緩存，但是說明性的實施例并不僅限定于這些級別的存儲器層級。也就是，說明性的實施例在不脫離本發(fā)明的精神和范圍的情況下可以應用于任何級別的存儲器層級。
[0018]本領域技術人員應當意識到，在圖1中的硬件可以根據(jù)實施方式而變化?？梢允褂闷渌麅炔坑布蛲鈬骷?，例如，閃存、等效的非易失性存儲器或光盤驅動器等作為圖1所示的硬件的補充或者替代。同樣，在不脫離本發(fā)明的精神和范圍的情況下，說明性實施例的處理也可以應用于多處理器數(shù)據(jù)處理系統(tǒng)。
[0019]而且，數(shù)據(jù)處理系統(tǒng)100可以采用任意多個不同的數(shù)據(jù)處理系統(tǒng)的形式，包括客戶端計算設備、服務器計算設備、平板電腦、筆記本電腦、電話或其他通信設備、個人數(shù)字助理(PDA)等。在某些說明性的實例中，數(shù)據(jù)處理系統(tǒng)100可以是配置有閃存的便攜式計算設備，以提供用于存儲例如操作系統(tǒng)文件和/或用戶生成的數(shù)據(jù)的非易失性存儲?；旧?，數(shù)據(jù)處理系統(tǒng)100可以是任何已知的或以后開發(fā)出的數(shù)據(jù)處理系統(tǒng)，沒有體系結構上的限制。
[0020]圖2示出了根據(jù)一種說明性實施例的常規(guī)的六晶體管(6T)存儲器單元的實例。存儲器單元200形成了互補型金屬氧化物半導體(CMOS)技術中大部分靜態(tài)隨機存取存儲器(SRAM)的基礎。存儲器單元200使用六個晶體管201-206來存儲和訪問一位。在中心處的晶體管201-204形成了兩個交叉耦接的反相器，這示出于包含反相器211和212的較為簡化的存儲器單元210中。由于由反相器211和212創(chuàng)建的反饋結構，在反相器211上的低輸入值將會在反相器212上生成高的值，這會放大(并存儲)在反相器212上的低值。類似地，在反相器211上的高輸入值將會在反相器212上生成低輸入值，這會將低輸入值反饋回到反相器211之上。因此，反相器211和212將會存儲它們當前的邏輯值，無論該值是什么。
[0021]在反相器211和212之間的線路217和218經由兩個N溝道傳輸晶體管215和216耦接至單獨的位線219和220。晶體管215和216的柵極由字線221驅動。在存儲器陣列中，字線221被用來尋址并啟用一個存儲字的所有位。只要字線221保持為低，存儲器單元210與位線219和220斷開耦接。反相器211和212保持饋入它們自身，并且存儲器單元210存儲其當前值。
[0022]當字線221為高時，晶體管215和216兩者都是導通的，并且將反相器211和212的輸入和輸出連接至位線219和220。也就是，反相器211和212將存儲于存儲器單元210之內的當前數(shù)據(jù)值驅動到位線219上，并且將反數(shù)據(jù)值驅動到反位線220上。為了將新的數(shù)據(jù)寫入存儲器單元210之內，字線221被激活，并且根據(jù)存儲于存儲器單元210之內的當前值，可以存在短路狀態(tài)并且在存儲器單元210內的值被逐字重寫。這是有用的，僅因為晶體管202-203很弱。也就是，因為當新的數(shù)據(jù)將要被寫入晶體管201-204時，晶體管201-204的當前狀態(tài)可以容易地用該新狀態(tài)來重寫，所以晶體管202-203被認為是弱的。
[0023]高速緩沖存儲器陣列中耗散的大部分功率來自讀取訪問期間的位線的預充電和放電。位線(例如，在圖2中的位線219和220)跨越高速緩沖存儲器陣列的整個高度，并且傾向于是高度電容性的，并從而將穩(wěn)定性問題引入每個存儲器單元。
[0024]圖3示出了根據(jù)一種說明性實施例的含有多個存儲器單元的典型的高速緩沖存儲器陣列的高級實例。存儲器陣列300包含排布為具有行304和列306的陣列的存儲器單元302。在特定的行304內的存儲器單元302通過字線308相互連接。每個行304的字線308還與字線驅動器310連接，所述字線驅動器310接收來自用于識別哪個行304將要被輸出的地址解碼器314的輸出312，并且高速緩沖存儲器陣列300通過數(shù)據(jù)輸出316來輸出相應的數(shù)據(jù)條目。字線驅動器310可以提供單一字線，例如，圖2的字線221。在特定的列306中的存儲器單元302通過一對局部位線318相互連接，這對局部位線318在寫入執(zhí)行期間被驅動為互補的(complimentary)并且通常被預充電到電源電壓。位線318可以是真位線和補充(compliment)位線,例如，圖2的真位線219和補充位線220。在圖3的紋波式多米諾讀取方案中，讀取操作自地址解碼器314從外部邏輯322接收與讀/寫相關聯(lián)的地址開始。地址解碼器314對地址進行解碼并且使用輸出312來對與所解碼的地址關聯(lián)的特定的一個字線驅動器310發(fā)送信號。該特定的一個字線驅動器310然后通過來自地址解碼器314的信號而啟動(fire)，并且字線308升高，使得在存儲器單元302的相關行304中的數(shù)據(jù)被輸出。存儲器單元302使與其相關的局部位線318之一降低。每個局部位線318與充當讀取信號的放大器的局部評價電路320耦接。因此，局部評價電路320包含用于下拉全局位線gbl’降低的放大器結構，該全局位線gbl’由于長的布線長度和局部評價電路下拉器件的器件電容而成為高容量節(jié)點。從相關行304的每個存儲器單元302中讀出的數(shù)據(jù)的值然后在通過數(shù)據(jù)輸出316輸出之前通過輸出鎖存器324來鎖存住。
[0025]圖4示出了根據(jù)說明性實施例的SRAM單元(例如，圖2的存儲器單元210或者圖3的存儲器單元302之一)的紋波式多米諾讀取方案。在存儲器陣列400中，在存儲器單元402的讀取期間，讀取字線404為高，這會驅動晶體管406的柵極將值從存儲器單元402傳遞到bl’局部位線408上，例如，圖2的bl’局部位線219。與bl’局部位線408耦接的評價電路410充當bl’局部位線408的讀出信號的放大器。也就是，在評價電路410中的元件僅代表為多米諾讀取操作所需的而并非為其他操作(例如，預充電)所需的那些元件。因而，本領域技術人員應當意識到，評價電路410可以包含許多其他元件，并且沒有公開不是本發(fā)明的關注點的元件。
[0026]評價電路410包含P溝道場效應晶體管(P-FET) 412和414以及N溝道場效應晶體管(N-FET)416。P-FET晶體管412包含柵極端子(Gl)、源極端子(SI)和漏極端子(Dl)。P-FET晶體管414包含柵極端子(G2)、源極端子(S2)和漏極端子(D2)。N-FET晶體管416包含柵極端子(G3)、源極端子(S3)和漏極端子(D3)。柵極端子Gl與bl’局部位線408電耦接。源極端子SI與電源電壓(Vdd)418電耦接。漏極端子Dl與源極端子S2電耦接。柵極端子G2與讀取啟動(rdt)信號424電耦接。漏極端子D2與柵極端子G3電耦接，漏極端子D3與地線420電耦接，并且源極端子S3與全局位線(gbl’)422電耦接。
[0027]因而，在評價電路410中，在通過字線404進行的存儲器單元402的讀取變高時，如果由存儲器單元402存儲的值為0，則晶體管412的柵極將為高，并且來自Vdd418的電壓將不會被傳遞給晶體管414 ;并且相反地，如果由存儲器單元402存儲的值為1，則晶體管412的柵極將為低，并且來自Vdd418的電壓將會被傳遞給晶體管416。此外，如果rdt信號424是有效的，則晶體管414的柵極將為高，并且來自Vdd418的電壓(若基于晶體管412的狀態(tài)存在)將不會被傳遞到晶體管416 ;并且相反地，如果rdt信號424不是有效的，則晶體管414的柵極將為低，并且來自Vdd418的電壓(若基于晶體管412的狀態(tài)存在)將會被傳遞給晶體管416。如果接收自晶體管414的值為1，則晶體管416的柵極將為高，這將會導致對地線420放電，并且O將會被傳遞到gbl’ 422之上。相反地，如果接收自晶體管414的值為0，則晶體管416的柵極將為低，這將會導致I被傳遞到gbl’ 422之上。由于長的布線長度以及局部評價電路下拉器件的器件電容而成為高容量節(jié)點的全局位線(gbl’)422是在紋波式多米諾SRAM陣列中的有源和無源功率消耗的最大貢獻者。
[0028]如果晶體管416將I輸出到gbl’ 422之上，則反相器426將會把高(HIGH)信號轉化為低(LOW)信號，該低信號由任何下游邏輯認作為來自存儲器單元402的“O”。相反地，如果晶體管416將I輸出到gbl’ 422之上，則反相器426將會把低信號轉化為高信號，該高信號由任何下游邏輯認作為來自存儲器單元402的“O”。
[0029]存儲器單元402僅是可以與局部位線408耦接的多個存儲器單元中的存儲器單元的一個實例。與字線404耦接的存儲器單元(例如，存儲器單元402)被全部同時讀取出來，即使在輸出428處僅需要關于一個存儲器單元的信息。在使用數(shù)量為N的全局位線gbl’的高速緩存中，N:1路復用器430基于控制信號432來選擇對哪個全局位線gbl’來進行讀取。
[0030]對于在高速緩存中的每個全局位線，每個全局位線在每個周期都被充電至來自Vdd418的電壓電平。例如，在存儲器單元402的讀取之后，全局位線恢復和鎖存器件434對gbl’ 422進行預充電。全局位線恢復和鎖存器件434包含上拉式PFET436和鎖存器438。P-FET晶體管436包含柵極端子(G4)、源極端子(S4)和漏極端子(D4)。為了對gbl’ 422進行預充電，與柵極端子G4電耦接的全局位線恢復信號440基于通過反相器446反轉的來自陣列局部時鐘緩沖器442的局部時鐘(Iclk)信號444來激活，使得來自與源極端子S4耦接的Vdd418的電壓將會被傳遞給與漏極端子D4電耦接的gbl’ 422。一旦gbl’ 422被預充電，鎖存器438就鎖存住該信號，從而可以使全局位線恢復信號440無效。因而，如同所示出的，在每個周期的全部全局位線的預充電以及在gbl’ 422被預充電時的晶體管416的泄露是高速緩存中的功率消耗的主要貢獻者。
[0031]為了解決在每個周期對全部全局位線的預充電，說明性的實施例提供了用于降低在存儲器單元的存儲器陣列系統(tǒng)中的功率消耗的邏輯。圖5示出了根據(jù)說明性實施例的具有用于降低通常由在每個周期對所有全局位線進行預充電所消耗的功率消耗的附加邏輯的SRAM單元(例如，圖2的存儲器單元210或者圖3的一個存儲器單元302)的紋波式多米諾讀取方案。
[0032]參照圖5，除了為說明性的實施例所特有的元件外，存儲器陣列500還包含與在圖4的存儲器陣列400中示出的元件相似的元件。因而，在圖5中的沒有被特別描述為與圖4的元件以不同的方式操作的元件，旨在按照與它們在圖4中的相應元件的方式相似的方式來操作。例如，存儲器陣列500包含存儲器單元502、評價電路510、N:1路復用器530及全局位線恢復和鎖存器件534，以及元件504-508、512-524、528、532、536、538、542和544，這些元件每個都按照與關于在圖4中的相應元件所描述的方式相似的方式來操作。
[0033]但是，為了降低通常由對全部全局位線在每個周期進行充電所消耗的功率消耗，只有由預測邏輯546激活的全局位線恢復和鎖存器件534的子集(該子集也可以稱為預充電邏輯)對全局位線gbl’ 522的子集進行預充電。與圖4的存儲器單元402相似，存儲器單元502僅僅是可以與bl’局部位線508耦接的多個存儲器單元中的存儲器單元的一個實例。此外，多個評價電路510可以與全局位線gbl’522耦接。與字線504耦接的存儲器單元(例如，存儲器單元502)被全部同時讀取出來，即使在輸出528僅需要一個存儲器單元的信息。在使用數(shù)量為N的全局位線gbl’的高速緩存中，N:1路復用器530基于控制信號532來選擇對哪個全局位線gbl’進行讀取。
[0034]為了僅對所預測出的全局位線gbl’ 522的相應子集進行預充電，存儲器陣列500可以包含例如識別邏輯(例如，預測邏輯546)，該識別邏輯將早先啟動信號548提供給主從鎖存器集550和552。在該示例性的實施例中，預測邏輯546是用于在所執(zhí)行的程序代碼中尋找預料可見于最高的功率基準中的可預測的短回路(short loop)的重復模式的邏輯。在最高的功率基準中，預測邏輯546可以預測在短回路中的分支以及隨后應當選擇哪些全局位線。同樣，存儲器陣列500僅示出了與一個全局位線關聯(lián)的一個存儲器單元。但是，如圖3所示，在存儲器陣列中存在許多全局位線。本領域技術人員應當意識到，可以存在許多不同的方式來從該多個全局位線中識別出哪個全局位線將要預充電。也就是，例如，存儲器陣列500可以具有用于評價最高讀出地址位等的識別邏輯，而不是使用預測邏輯546來將早先啟動信號548提供給主從鎖存器集550和552。
[0035]也就是，預測邏輯546預測哪個gbl’將被選中并且將有效的“I”早先啟動信號548發(fā)送給鎖存器，例如，主從鎖存器集550和552，并且將無效的“O”發(fā)送給全部其他鎖存器。在存在未命中并且預測邏輯不知道將要選擇哪個全局位線的情況下，則預測邏輯546將有效“I”早先啟動信號548發(fā)送給全部鎖存器。雖然在未命中的情況下可能不存在電能節(jié)約，但是對于全部其他操作，可通過對沒有預測到的全局位線不進行預充電的方式來提供有益的電能節(jié)約。
[0036]因而，如果主鎖存器550被預測邏輯546激活，主鎖存器550則將預充電啟動信號L1554作為輸入提供給與非(NAND)門556，該與非門556代替了圖4的反相器446。主鎖存器550在存儲器陣列500面前提供了可掃描的邊界，以便在芯片測試期間觀察預測邏輯546。也就是，在圖4所示的配置中，來自陣列局部時鐘緩沖器442的局部時鐘(Iclk)信號444是全局位線恢復信號440。在存儲器陣列500中，預充電啟動信號L1554是與非門556的一個輸入，而來自陣列局部時鐘緩沖器542的局部時鐘(Iclk)信號544是另一個輸入。只有當預充電啟動信號L1554和局部時鐘(Iclk)信號544為有效時，與非門556才會輸出有效的全局位線恢復信號540。因而，主鎖存器550為存儲器陣列500提供預充電抑制。
[0037]此外，如果從鎖存器552被預測邏輯546激活了，從鎖存器552將預充電啟動信號L2558作為輸入提供給或非(NOR)門560，該或非門560代替了圖4的反相器426。從鎖存器552在對存儲器陣列500的訪問被評價的時候一直為預測值提供存儲。在存儲器陣列500中，預充電啟動信號L2558是或非門560的一個輸入,而全局位線522是另一個輸入。當預充電啟動信號L2558和全局位線522中的任一個或兩者都為有效時，或非門560將會把O輸出給N:1路復用器530。但是，如果預充電啟動信號L2558和全局位線522兩者是低有效的，則或非門560將會把I輸出給N:1路復用器530。因而，從鎖存器552和或非門560為N:1路復用器530提供強迫結構。也就是，以動態(tài)邏輯實現(xiàn)的N:1復用器530要求動態(tài)多路輸入結構在每個讀取之后返回至“0”，使得全局位線gbl’522可以被預充電。因此，當預充電啟動信號L2558和全局位線522中的任一個或兩者為有效時，或非門560迫使N:1復用器530的輸入為“O”。本領域技術人員應當意識到，存在許多不同的方式來將信號從或非門560輸出到與存儲器陣列500耦接的下游邏輯。也就是，存儲器陣列500能夠例如使用任何類型的輸出器件(例如，將或非門560的輸出直接耦接至輸出528，將或非門560的輸出耦接至其他靜態(tài)邏輯等)，而不是將N:1路復用器530用作輸出器件。
[0038]因而，在圖5中提供的附加邏輯提供了相對于現(xiàn)有技術的實施方式的顯著優(yōu)勢。由于僅使所選中的全局位線gbl’升高到電源電壓，因而功率消耗通過不對存儲器陣列中的剩余的全局位線進行預充電來降低。
[0039]圖6示出了在例如半導體IC邏輯的設計、模擬、測試、布局及制造中使用的示例性設計流程的框圖600。設計流程600包括用于處理設計結構以生成圖1到圖5所示的本發(fā)明的實施例的在邏輯上或以其它方式在功能上等效的表示的處理和機制。由設計流程600處理和/或生成的設計結構可以在機器可讀的傳輸或存儲介質上進行編碼，以包含在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其它方式處理時會生成在邏輯上、結構上或以其它方式在功能上等效的硬件構件、電路、器件或系統(tǒng)的表示的數(shù)據(jù)和/或指令。
[0040]圖6說明了包含優(yōu)選地通過設計過程610來處理的輸入設計結構620的多個這樣的設計結構。設計結構620可以是由設計過程610生成并處理以產生硬件器件的在邏輯上等效的功能表示的邏輯模擬設計結構。設計結構620同樣或作為選擇地可以包含在通過設計過程610來處理時可生成硬件器件的物理結構的功能表示的數(shù)據(jù)和/或程序指令。不管是否表示功能的和/或結構的設計特征，設計結構620都可以使用例如由內核開發(fā)者/設計者實現(xiàn)的電子計算機輔助設計(ECAD)來生成。當被編碼于機器可讀的數(shù)據(jù)傳輸或存儲介質上時，設計結構620可以由在設計過程610內的一個或多個硬件和/或軟件模塊訪問和處理，以模擬或者以其它方式在功能上表示如同圖1到圖5所示出的那些一樣的電子構件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。照此，設計結構620可以包含文件或其他數(shù)據(jù)結構，其包括在由設計或模擬數(shù)據(jù)處理系統(tǒng)處理時可在功能上模擬或以其它方式表示電路或其他級別的硬件邏輯設計的人和/或機器可讀的源代碼、所編譯的結構，以及計算機可執(zhí)行的代碼結構。這樣的數(shù)據(jù)結構可以包括硬件描述語言(HDL)設計實體或者符合和/或兼容低級HDL設計語言(例如，Verilog和VHDL)和/或高級設計語言(例如，C或C++)的其他數(shù)據(jù)結構。
[0041]設計過程610優(yōu)選地采用并且合并用于合成、轉換或以其它方式處理圖1至圖5所示的構件、電路、器件或邏輯結構的設計/模擬功能等效物的硬件和/或軟件模塊，以生成可以含有諸如設計結構620之類的設計結構的網表680。網表680可以包含例如編譯的或以其它方式處理的數(shù)據(jù)結構，該數(shù)據(jù)結構代表了描述與集成電路設計中的其他元件及電路的連接的一系列導線、分立構件、邏輯門、控制電路、I/O器件、模型等。網表680可以使用網表680在其中根據(jù)器件的設計規(guī)范和參數(shù)而一次或多次重新合成的迭代過程來合成。對于本文所描述的其他設計結構類型，網表680可以記錄于機器可讀的數(shù)據(jù)存儲介質上。介質可以是非易失性存儲介質，例如，磁盤或光盤驅動器、緊湊式閃存或其他閃存。除此以外，或作為替代，介質可以是系統(tǒng)或高速緩存存儲器、緩沖空間，或者可以經由英特網或其他合適的網絡裝置在其上傳輸及中間存儲數(shù)據(jù)包的電導或光導器件和材料。
[0042]設計過程610可以包含用于處理包括網絡680在內的各種輸入數(shù)據(jù)結構類型的硬件和軟件模塊。這樣的數(shù)據(jù)結構類型可以存在于例如庫元素630之內，并且對于給定的制造技術(例如，不同的技術節(jié)點，32nm、45nm、90nm等),包含一組普遍使用的元件、電路和器件，包括模型、布局和符號表示。數(shù)據(jù)結構類型還可以包括設計規(guī)范640、特性化數(shù)據(jù)650、驗證數(shù)據(jù)660、設計規(guī)則670，以及可以包含輸入測試模式、輸出測試結果和其他測試信息的測試數(shù)據(jù)文件685。設計過程610還可以包含用于執(zhí)行例如時序分析、驗證、設計規(guī)則檢查、位置和路線操作等標準電路設計過程的模塊。
[0043]設計過程610采用并且合并熟知的邏輯和物理設計工具(例如，HDL編譯器和模擬模塊構建工具)，以將設計結構620連同所描述的支持性數(shù)據(jù)結構中的一些或全部一起來處理，從而生成第二設計結構690。類似于設計結構620，設計結構690優(yōu)選地包含一個或多個文件、數(shù)據(jù)結構或其他經計算機編碼的數(shù)據(jù)或指令，其存在于傳輸或數(shù)據(jù)存儲介質上，并且在由ECAD系統(tǒng)處理時可生成圖1至圖5所示的本發(fā)明的一種或多種實施例的在邏輯上或以其它方式在功能上等效的形式。在一個實施例中，設計結構690可以包含用于在功能上模擬圖1至圖5所示的器件的已編譯的、可執(zhí)行的HDL模擬模型。
[0044]設計結構690還可以采用用于集成電路的布局數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如，以GDSII (GDS2)、GLl、OASIS、映射文件，或者用于存儲此類設計數(shù)據(jù)結構的任何其他合適的格式存儲的信息)。設計結構690可以包含諸如符號數(shù)據(jù)、映射文件、測試數(shù)據(jù)文件、設計內容文件、制造數(shù)據(jù)、布局參數(shù)、導線、金屬層級、通孔、形狀、通過生產線路徑的數(shù)據(jù)以及由半導體制造工具處理的用于制作圖1至圖5所示的本發(fā)明的實施例的任何其他數(shù)據(jù)之類的信息。設計結構690然后可以進行到階段695，在該階段695中，設計結構690例如進行到流片(tape-out),交付生產,交付給掩模室(mask house),發(fā)送給其他設計室，發(fā)回給客戶等。
[0045]同樣，通過設計流程600處理和/或生成的設計結構可以在機器可讀的(即，計算機可讀的)傳輸或存儲介質上進行編碼。因此，本領域技術人員應當意識到，本發(fā)明可以被實現(xiàn)為系統(tǒng)、方法或計算機程序產品。因此，本發(fā)明的各方面可以采取完全硬件的實施例、完全軟件的實施例(包括固件、駐留軟件、微代碼等)或者結合了軟件和硬件方面的實施例的形式，這些軟件和硬件方面在本文通常地可以全部稱為“電路”、“模塊”或“系統(tǒng)”。而且，本發(fā)明的各方面可以采取在具有計算機可用程序代碼實現(xiàn)于其上的任何一個或多個計算機可讀介質中實現(xiàn)的計算機程序產品的形式。
[0046]—個或多個計算機可讀介質的任意組合都可以使用。計算機可讀介質可以是計算機可讀的信號介質或計算機可讀的存儲介質。計算機可讀的存儲介質可以是例如(但不限于)電子的、磁的、光的、電磁的、紅外的或半導體的系統(tǒng)、裝置、器件，或者前述項的任意合適的組合。計算機可讀的存儲介質的更多具體實例(非窮盡性列表)將會包括下列項:具有一個或多個導線的電連接、便攜式計算機磁盤、硬盤、隨機存取存儲器(RAM)、只讀存儲器(ROM)、可擦除可編程只讀存儲器(EPR0M或閃存)、光纖、便攜式光盤只讀存儲器(CDROM)、光存儲器件、磁存儲器件，或者前述項的任意合適的組合。在本文的上下文中，計算機可讀的存儲介質可以是能夠容納或存儲由指令執(zhí)行系統(tǒng)、裝置或器件使用的或者結合指令執(zhí)行系統(tǒng)、裝置或器件來使用的程序的任何有形介質。
[0047]計算機可讀的信號介質可以包括計算機可讀的程序代碼實現(xiàn)于其內(例如，在基帶內或者作為載波的一部分)的傳播數(shù)據(jù)信號。這樣的傳播信號可以采取各種形式中的任一種，包括(但不限于):電磁的、光的，或者它們的任意合適的組合。計算機可讀的信號介質可以是并非計算機可讀的存儲介質的并且能夠傳達、傳播或傳送由指令執(zhí)行系統(tǒng)、裝置或器件使用的或者結合指令執(zhí)行系統(tǒng)、裝置或器件來使用的程序的任何計算機可讀介質。
[0048]在計算機可讀介質上實現(xiàn)的計算機代碼可以使用任何適當?shù)慕橘|來傳送，包括(但不限于):無線、有線、光纖電纜、射頻(RF)等，或者它們的任意合適的組合。
[0049]用于執(zhí)行本發(fā)明的各方面的操作的計算機程序代碼可以用一種或多種編程語言的任意組合來編寫，包括面向對象的編程語言(例如，JavaTM, SmalltalkTM, C++等)以及常規(guī)的過程編程語言(例如，“C”編程語言或類似的編程語言)。程序代碼可以按以下方式來執(zhí)行:完全在用戶的計算機上，部分在用戶的計算機上，作為獨立式軟件包，部分在用戶的計算機上且部分在遠程計算機上，或者完全在遠程計算機或服務器上。在后一種情形中，遠程計算機可以通過任何類型的網絡與用戶的計算機連接，包括局域網(LAN)或廣域網(WAN)，或者該連接可以與外部計算機進行(例如，通過使用網絡服務提供商的英特網)。
[0050]關于本發(fā)明的描述已經為了說明和描述的目的而給出，并且并非意指是窮盡性的或者限定于以所公開的形式的本發(fā)明。本領域技術人員應當清楚許多修改和變化。實施例被選擇并被描述，以便最佳地解釋本發(fā)明的原理、實際應用，并且使本領域技術人員能夠理解具有適合于預期的具體應用的各種修改的本發(fā)明的各種實施例。
【權利要求】
1.一種存儲器陣列，包含: 多個全局位線，其中每個位線與多個存儲器單元耦接； 多個預充電邏輯，其中每個預充電邏輯與所述多個全局位線中的相關聯(lián)的全局位線耦接；以及 與所述多個預充電邏輯耦接的識別邏輯，其中所述識別邏輯提供使所述多個預充電邏輯的子集能夠將與其關聯(lián)的所述多個全局位線的子集預充電至電壓源的電壓電平的預充電啟動信號，并且其中所述識別邏輯在每個時鐘周期將所述預充電啟動信號發(fā)送給所述多個預充電邏輯的所述子集，由此降低所述存儲器陣列的功率消耗。
2.根據(jù)權利要求1所述的存儲器陣列，還包含: 在所述識別邏輯與所述多個預充電邏輯中的每一個之間的與非門，其中所述與非門的第一輸入與所述識別邏輯耦接，其中所述與非門的第二輸入與局部時鐘信號耦接，并且其中所述與非門的輸出與每個預充電邏輯耦接。
3.根據(jù)權利要求2所述的存儲器陣列，其中當來自所述識別邏輯的所述預充電啟動信號為有效并且所述局部時鐘信號為有效時，所述預充電邏輯被啟動。
4.根據(jù)權利要求1所述的存儲器陣列，其中所述預充電啟動信號由鎖存邏輯鎖存。
5.根據(jù)權利 要求1所述的存儲器陣列，還包含: 耦接于每個全局位線與輸出器件之間的或非門，其中所述或非門的第一輸入與所述全局位線耦接，其中所述或非門的第二輸入與所述識別邏輯耦接，并且其中所述或非門的輸出與所述輸出器件耦接。
6.根據(jù)權利要求5所述的存儲器陣列，其中當來自所述識別邏輯的所述預充電啟動信號為非有效并且所述全局位線被放電時，所述輸出器件接收來自所述或非門的有效信號。
7.根據(jù)權利要求5所述的存儲器陣列，其中當來自所述識別邏輯的所述預充電啟動信號為有效時，當所述全局位線被充電時，或者當來自所述識別邏輯的所述預充電啟動信號為有效并且所述全局位線被充電時，所述輸出器件接收來自所述或非門的非有效信號，并且其中通過接收所述非有效信號，所述全局位線并沒有由所述輸出器件選定，并且所述全局位線處于用于預充電的狀態(tài)。
8.一種集成芯片，包含: 存儲器陣列，其中所述存儲器陣列包含: 多個全局位線，其中每個位線與多個存儲器單元耦接； 多個預充電邏輯，其中每個預充電邏輯與所述多個全局位線中相關聯(lián)的全局位線耦接；以及 與所述多個預充電邏輯耦接的識別邏輯，其中所述識別邏輯提供使所述多個預充電邏輯的子集能夠將與其關聯(lián)的所述多個全局位線的子集預充電至電壓源的電壓電平的預充電啟動信號，并且其中所述識別邏輯在每個時鐘周期將所述預充電啟動信號發(fā)送給所述多個預充電邏輯的所述子集，由此降低所述存儲器陣列的功率消耗。
9.根據(jù)權利要求8所述的集成芯片，其中所述存儲器陣列還包含: 在所述識別邏輯與所述預充電邏輯之間的與非門，其中所述與非門的第一輸入與所述識別邏輯耦接，其中所述與非門的第二輸入與局部時鐘信號耦接，并且其中所述與非門的輸出與所述預充電邏輯耦接。
10.根據(jù)權利要求9所述的集成芯片，其中當來自所述識別邏輯的所述預充電啟動信號為有效并且所述局部時鐘信號為有效時，所述預充電邏輯被啟動。
11.根據(jù)權利要求8所述的集成芯片，其中所述預充電啟動信號由鎖存邏輯鎖存。
12.根據(jù)權利要求8所述的集成芯片，其中所述存儲器陣列還包含: 耦接于每個全局位線與輸出器件之間的或非門，其中所述或非門的第一輸入與所述全局位線耦接，其中所述或非門的第二輸入與所述識別邏輯耦接，并且其中所述或非門的輸出與所述輸出器件耦接。
13.根據(jù)權利要求12所述的集成芯片，其中當來自所述識別邏輯的所述預充電啟動信號為非有效并且所述全局位線被放電時，所述輸出器件接收來自所述或非門的有效信號。
14.根據(jù)權利要求12所述的集成芯片，其中當來自所述識別邏輯的所述預充電啟動信號為有效時，當所述全局位線被充電時，或者當來自所述識別邏輯的所述預充電啟動信號為有效并且所述全局位線被充電時，所述輸出器件接收來自所述或非門的非有效信號，并且其中通過接收所述非有效信號，所述全局位線并沒有由所述輸出器件選定，并且所述全局位線處于用于預充電的狀態(tài)。
15.一種數(shù)據(jù)處理系統(tǒng)，包含: 處理器；以及 與所述處理器耦接的存儲器，其中所述存儲器包含存儲器陣列，并且其中所述存儲器陣列包含: 多個全局位線，其中每個位線與多個存儲器單元耦接； 多個預充電邏輯，其中每個預充電邏輯與所述多個全局位線中相關聯(lián)的全局位線耦接；以及 與所述多個預充電邏輯耦接的識別邏輯，其中所述識別邏輯提供使所述多個預充電邏輯的子集能夠將與其關聯(lián)的所述多個全局位線的子集預充電至電壓源的電壓電平的預充電啟動信號，并且其中所述識別邏輯在每個時鐘周期只將所述預充電啟動信號發(fā)送給所述多個預充電邏輯的所述子集，由此降低所述存儲器陣列的功率消耗。
16.根據(jù)權利要求15所述的數(shù)據(jù)處理系統(tǒng)，其中所述存儲器陣列還包含: 在所述識別邏輯與所述預充電邏輯之間的與非門，其中所述與非門的第一輸入與所述識別邏輯耦接，其中所述與非門的第二輸入與局部時鐘信號耦接，并且其中所述與非門的輸出與所述預充電邏輯耦接。
17.根據(jù)權利要求16所述的數(shù)據(jù)處理系統(tǒng)，其中當來自所述識別邏輯的所述預充電啟動信號為有效并且所述局部時鐘信號為有效時，所述預充電邏輯被啟動。
18.根據(jù)權利要求15所述的數(shù)據(jù)處理系統(tǒng)，其中所述預充電啟動信號由鎖存邏輯鎖存。
19.根據(jù)權利要求15所述的數(shù)據(jù)處理系統(tǒng)，其中所述存儲器陣列還包含: 耦接于每個全局位線與輸出器件之間的或非門，其中所述或非門的第一輸入與所述全局位線耦接，其中所述或非門的第二輸入與所述識別邏輯耦接，并且其中所述或非門的輸出與所述輸出器件耦接。
20.根據(jù)權利要求19所述的數(shù)據(jù)處理系統(tǒng)，其中當所述識別邏輯的所述預充電啟動信號為非有效并且所述全局位線被放電時，所述輸出器件接收來自所述或非門的有效信號。
21.根據(jù)權利要求19所述的數(shù)據(jù)處理系統(tǒng)，其中當來自所述識別邏輯的所述預充電啟動信號為有效時，當所述全局位線被充電時，或者當來自所述識別邏輯的所述預充電啟動信號為有效并且所述全局位線被充電時，所述輸出器件接收來自所述或非門的非有效信號，并且其中通過接收所述非有效信號所述全局位線并沒有由所述輸出器件選定，并且所述全局位線處于用于預充電的狀態(tài)。
【文檔編號】G11C7/12GK104054132SQ201280066041
【公開日】2014年9月17日 申請日期:2012年12月7日 優(yōu)先權日:2012年1月5日
【發(fā)明者】O·奧薩馬, R·薩特爾, S·佩爾, P·薩爾茨 申請人:國際商業(yè)機器公司