用于可編程器件陣列的基于自旋轉(zhuǎn)移矩的存儲(chǔ)器元件的制作方法
【專(zhuān)利摘要】本文公開(kāi)了半導(dǎo)體器件陣列，例如，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯陣列(CPLA)，其使用了基于高密度自旋轉(zhuǎn)移矩(STT)的存儲(chǔ)器元件?；赟TT的存儲(chǔ)器元件可以是獨(dú)立的FPGA/CPLA，或者可以被嵌入在微處理器和/或數(shù)字信號(hào)處理器(DSP)片上系統(tǒng)(SoC)中以提供靈活的設(shè)計(jì)，從而實(shí)現(xiàn)低功率、可升級(jí)、安全以及可重構(gòu)的硬件構(gòu)架。因?yàn)樵撆渲帽淮鎯?chǔ)在FPGA/CPLA管芯本身上，所以當(dāng)器件上電時(shí)，每次都從外部存儲(chǔ)載入配置的需求被消除了。除了瞬間啟動(dòng)以外，消除配置I/O通信量實(shí)現(xiàn)了省電以及引腳數(shù)減少。通過(guò)消除在外部存儲(chǔ)器中存儲(chǔ)配置數(shù)據(jù)的需求來(lái)大大提升了安全性。
【專(zhuān)利說(shuō)明】用于可編程器件陣列的基于自旋轉(zhuǎn)移矩的存儲(chǔ)器元件

【技術(shù)領(lǐng)域】
[0001]本公開(kāi)內(nèi)容通常涉及在高容積計(jì)算構(gòu)架和可重構(gòu)系統(tǒng)(包括片上系統(tǒng)(SoC))中所使用的集成電路的領(lǐng)域，尤其涉及使用自旋轉(zhuǎn)移矩(STT)效應(yīng)的非易失性存儲(chǔ)器器件以及系統(tǒng)。

【背景技術(shù)】
[0002]可編程器件陣列是用于在計(jì)算機(jī)系統(tǒng)中使用的可配置邏輯電路的基本構(gòu)建塊?？删幊唐骷嚵械氖纠ìF(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、復(fù)雜可編程邏輯陣列(CPLA)等。
[0003]當(dāng)前的FPGA使用靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元或反熔絲來(lái)對(duì)邏輯單元和交叉開(kāi)關(guān)矩陣(即，連接多個(gè)輸入到多個(gè)輸出的矩陣開(kāi)關(guān))進(jìn)行編程?；诜慈劢z的FPGA只能一次性可編程，因此它們具有有限的使用性?；赟RAM的FPGA也有一些公知的問(wèn)題。例如，邏輯單元通常具有高泄漏功率。此外，盡管SRAM使用雙穩(wěn)態(tài)鎖存電路來(lái)存儲(chǔ)每個(gè)位，但是如果存儲(chǔ)器件不是外部供電的，那么就數(shù)據(jù)最終丟失的情況而言，它仍然是一種易失性類(lèi)型的存儲(chǔ)器。因此，無(wú)論FPGA什么時(shí)候供電，整個(gè)SRAM都需要重新載入配置數(shù)據(jù)。這需要外部的非易失性存儲(chǔ)(如，閃存)、以及用于配置的專(zhuān)用的輸入/輸出(1/0)，且導(dǎo)致啟動(dòng)上相對(duì)較長(zhǎng)的編程時(shí)間。額外的缺點(diǎn)是，會(huì)有與在管芯外存儲(chǔ)陣列中存儲(chǔ)配置數(shù)據(jù)相關(guān)聯(lián)的安全性問(wèn)題，需要額外的復(fù)雜的加密方案。
[0004]非易失性類(lèi)型的RAM具有良好地嵌入在高速高密度邏輯電路中的特點(diǎn)。自旋轉(zhuǎn)移矩隨機(jī)存取存儲(chǔ)器(STTRAM)是一種非易失性RAM，其通常用于更傳統(tǒng)的存儲(chǔ)器電路中，例如，緩存、二級(jí)存儲(chǔ)等?，F(xiàn)有的高速高密度邏輯電路(例如FPGA/CPLA等)通常不采用STTRAM或其他基于STT的元件。一些研究者提議混合傳統(tǒng)的基于互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的FPGA設(shè)計(jì)以及STTRAM來(lái)實(shí)現(xiàn)CM0S-STTRAM非易失性FPGA配置。例如參見(jiàn)論文標(biāo)題為“Hybrid CMOS-STTRAM Non-Volatile FPGA:Design Chal lenges and Optimizat1nApproaches”，作者Paul等，第589-592頁(yè)，2008 IEEE/ACM計(jì)算機(jī)輔助設(shè)計(jì)國(guó)際會(huì)議。然而，在被用在高容積計(jì)算機(jī)構(gòu)架和接口中的可重構(gòu)邏輯中，仍有空間使得STTRAM更接近邏輯級(jí)和嵌入式非易失性存儲(chǔ)器位。本公開(kāi)內(nèi)容通過(guò)提出使用基于STT的元件的器件及其相關(guān)的制造過(guò)程來(lái)克服當(dāng)前可用的解決方案的缺點(diǎn)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0005]本公開(kāi)內(nèi)容的實(shí)施例以例示而非限定的方式來(lái)例示，在附圖中，相似的附圖標(biāo)記指代相似的元件。
[0006]圖1A描述了依據(jù)本發(fā)明的實(shí)施例的高等級(jí)框圖，其說(shuō)明了系統(tǒng)的可選擇的方面。
[0007]圖1B描述了依據(jù)本公開(kāi)內(nèi)容的實(shí)施例的CPLA或FPGA的基本構(gòu)架，包括邏輯單元和互連部。
[0008]圖2A-2B描述了典型的一個(gè)晶體管一個(gè)電阻(ITlR)器件的示意圖，示出了位線(BL)、字線(WL)以及電源線(SL)。
[0009]圖3描述了依據(jù)本公開(kāi)內(nèi)容的多個(gè)方面的模擬結(jié)果，示出了基于STTRAM的器件的性能提聞。
[0010]圖4A-4B描述了依據(jù)本公開(kāi)內(nèi)容的方面的基于STTRAM的邏輯電路的兩個(gè)不同的實(shí)施例。
[0011]圖5描述了依據(jù)本公開(kāi)內(nèi)容的多個(gè)方面的FPGA的采用了查找表(LUT)的版本。
[0012]圖6描述了依據(jù)本公開(kāi)內(nèi)容的方面的開(kāi)關(guān)盒技術(shù)，其示出了交叉開(kāi)關(guān)矩陣配置中的STTRAM元件。
[0013]圖7描述了依據(jù)本公開(kāi)內(nèi)容的方面的額外的模擬結(jié)果，示出了帶有施加電壓的STTRAM器件的電阻的變化。

【具體實(shí)施方式】
[0014]在下文的說(shuō)明中，相似的組件給予相似的附圖標(biāo)記，無(wú)論它們是否是在不同的實(shí)施例中示出。為了以清楚且簡(jiǎn)練的方式來(lái)說(shuō)明本公開(kāi)內(nèi)容的實(shí)施例，附圖可以不必按比例尺繪制，且某些特征可以以某種示意圖的形式示出。對(duì)于一個(gè)實(shí)施例所描述的和/或說(shuō)明的特征可以以相同或相似的方式在一或多個(gè)其他實(shí)施例中使用，和/或組合或替代其他實(shí)施例中的特征。
[0015]依據(jù)本公開(kāi)內(nèi)容的多個(gè)實(shí)施例，提出的是半導(dǎo)體器件陣列，例如，F(xiàn)PGA和CPLA，其使用基于高密度自旋轉(zhuǎn)移矩(STT)的存儲(chǔ)器元件。
[0016]STT是一種效應(yīng)，其中，磁隧道結(jié)(MTJ)器件中的磁性層的取向可以使用自旋極化電流來(lái)修改。在基于STT的MTJ中，器件電阻可以較低或較高，取決于隧道結(jié)兩側(cè)的磁性極化的方向之間相對(duì)角度差。
[0017]基于STT的存儲(chǔ)器元件可以用在單獨(dú)的FPGA/CPLA中，或者可以嵌入在微處理器和/或數(shù)字信號(hào)處理器(DSP)中，以提供靈活的設(shè)計(jì)以實(shí)現(xiàn)低功率、可擴(kuò)展的以及可重構(gòu)的硬件構(gòu)架。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解的是，微處理器和片上系統(tǒng)(SoC)日益增多地嵌入可重構(gòu)結(jié)構(gòu)，用于增強(qiáng)定制化以及可配置性。本公開(kāi)內(nèi)容的實(shí)施例使得嵌入式FPGA/CPLA自身包含、安全、高性能以及低功率。
[0018]此外，應(yīng)當(dāng)指出，盡管已經(jīng)主要參考說(shuō)明性示例中的FPGA/CPLA描述了系統(tǒng)和過(guò)程，但應(yīng)當(dāng)理解的是，鑒于本文中的公開(kāi)內(nèi)容，本公開(kāi)內(nèi)容的某些方面、構(gòu)架以及原理同樣可應(yīng)用于其他類(lèi)型的器件存儲(chǔ)器和邏輯陣列。
[0019]轉(zhuǎn)到附圖，圖1A是依據(jù)本公開(kāi)內(nèi)容的實(shí)施例的高等級(jí)框圖，其例示了所實(shí)施的系統(tǒng)的可選方面。系統(tǒng)10可以表示任意大量的電子裝置和/或計(jì)算裝置，其可以包括存儲(chǔ)器器件。這種電子和/或計(jì)算裝置可以包括服務(wù)器、桌上型計(jì)算機(jī)、膝上型計(jì)算機(jī)、移動(dòng)裝置、智能電話(huà)、游戲裝置、平板電腦、網(wǎng)絡(luò)設(shè)備等。在可選的實(shí)施例中，系統(tǒng)10可以包括更多的元件、更少的元件，和/或不同的元件。此外，盡管系統(tǒng)10可以描述為包括獨(dú)立的元件，應(yīng)當(dāng)理解的是，這些元件可以集成到一個(gè)平臺(tái)(例如SoC等)上。在說(shuō)明性的示例中，系統(tǒng)10包括微處理器20、存儲(chǔ)器控制器30、存儲(chǔ)器40以及外圍組件50。微處理器20包括緩存25以及系統(tǒng)存儲(chǔ)器40，該緩存25可以是用以存儲(chǔ)指令和數(shù)據(jù)存儲(chǔ)器層的一部分，該系統(tǒng)存儲(chǔ)器40也可以是存儲(chǔ)器層的一部分。緩存25可以包括SRAM器件。微處理器20與存儲(chǔ)器40之間的通信可以由存儲(chǔ)器控制器(或芯片集)30來(lái)實(shí)現(xiàn)，其還可以易于與外圍組件50通信。微處理器20還可以包括一個(gè)或多個(gè)邏輯模塊27。邏輯模塊27可以包括FPGA/CPLA。
[0020]SRAM器件包括存儲(chǔ)器單元的陣列(M行以及N列)。該SRAM器件還可以包括行解碼器、計(jì)時(shí)裝置以及I/o裝置(或I/O輸出)。為了有效的I/O設(shè)計(jì)，相同存儲(chǔ)器字的位可以彼此獨(dú)立。在READ操作期間，多路復(fù)用器(MUX)可以用于連接每列到需要的電路。在WRITE操作期間，另一個(gè)(MUX)可以用于連接每列到寫(xiě)驅(qū)動(dòng)器。
[0021 ] 圖1B說(shuō)明了 FPGA和CPLA的基本構(gòu)架。如上文討論的，F(xiàn)PGA和CPLA提供了低編程開(kāi)銷(xiāo)的可重構(gòu)能力。FPGA的基本結(jié)構(gòu)包括個(gè)體邏輯單元102的陣列，帶有在外圍I/O焊盤(pán)104之間以網(wǎng)格狀布置的路由通道(106和108)，從而提供從一個(gè)單元到另一個(gè)單元的可重構(gòu)連接。應(yīng)當(dāng)注意，在相關(guān)技術(shù)中，CPLA有時(shí)被稱(chēng)為CPLD(復(fù)雜可編程邏輯器件)。
[0022]在傳統(tǒng)的FPGA/CPLA中，配置數(shù)據(jù)的路由和邏輯單元的操作被存儲(chǔ)在本地存儲(chǔ)器中。這大部分基于傳統(tǒng)的易失性SRAM。包上或板上的額外的非易失性存儲(chǔ)(大部分是閃存)需要存儲(chǔ)重構(gòu)數(shù)據(jù)的副本。當(dāng)FPGA/CPLD上電時(shí)，本地SRAM存儲(chǔ)被載入配置數(shù)據(jù)。該傳統(tǒng)的方案存在各種問(wèn)題，例如:(a)從SRAM位單元的高泄漏功率；(c)長(zhǎng)的啟動(dòng)時(shí)間，在該時(shí)間期間，配置設(shè)置被載入到SRAM陣列中，以及(d)與在管芯外的外部存儲(chǔ)器中存儲(chǔ)專(zhuān)用的配置數(shù)據(jù)有關(guān)的可能的安全性問(wèn)題。為了防止這些問(wèn)題，本發(fā)明人提出了使用STTRAM以本地存儲(chǔ)配置位。STTRAM元件將兩個(gè)二進(jìn)制狀態(tài)存儲(chǔ)為兩個(gè)不同的電阻值，并保留所存儲(chǔ)的數(shù)據(jù)，即使在移除電源時(shí)。
[0023]STTRAM使用特殊的寫(xiě)機(jī)制，其基于磁性開(kāi)關(guān)引起的自旋極化電流，這通過(guò)減少用于寫(xiě)所消耗的功率來(lái)極大地增強(qiáng)了它的可升級(jí)性。圖2A-2B示出了 STTRAM單元的基本元件的示意圖，包括晶體管204和可變電阻元件Rmem (元件202)。該組合的結(jié)構(gòu)參見(jiàn)ITlR ( —個(gè)晶體管一個(gè)電阻)單元。用于該單元的位線(BL，元件210)、字線(WL，元件206)以及電源線(SL，元件208)在圖2B中更顯著地示出，分別帶有各自的電壓，Uwl以及Va。晶體管204充當(dāng)選擇器開(kāi)關(guān)，而電阻元件202是磁隧道結(jié)(MTJ)器件，包括兩個(gè)鐵磁層，一個(gè)具有固定的“參考”磁方向，另一個(gè)具有可變化的磁方向，由結(jié)層分隔開(kāi)。圖2B示出了當(dāng)僅有一個(gè)讀方向時(shí)(標(biāo)有RD的箭頭)，與操作可以是雙向的(標(biāo)有WR的雙頭的箭頭)。因此，該ITlR結(jié)構(gòu)可以被描述為帶有單極“讀”和雙極“寫(xiě)”的1T-1STT MTJ存儲(chǔ)器單元。
[0024]圖3示出了模擬結(jié)果300，其中，示出了平均寫(xiě)時(shí)間“Avg Twk”如何隨著增加的電流密度而下降。圖3例示了用于STTRAM位單元的寬的操作范圍。隨著增加的電流密度J。，位單元的切換時(shí)間下降了，從而按照系統(tǒng)級(jí)規(guī)定的要求，實(shí)現(xiàn)了不同的操作電流和操作時(shí)間。
[0025]FPGA/CPLD構(gòu)架可以通過(guò)排列基本的ITlR單元(參見(jiàn)圖2A-2B所描述的)來(lái)以多種方式實(shí)現(xiàn)。在圖4A和4B中示出了兩個(gè)例示性的示例實(shí)施例。在實(shí)施例400A和400B這兩者中，配置數(shù)據(jù)(或路由表)被本地存儲(chǔ)在STTRAM中。這兩個(gè)實(shí)施例都允許路由表的低功率、非易失性實(shí)現(xiàn)方式。整個(gè)配置數(shù)據(jù)可以本地存儲(chǔ)在每個(gè)開(kāi)關(guān)盒內(nèi)部，或者，在STTRAM位單元(如元件406示出的)的中央陣列中。在實(shí)施例400A中，每個(gè)開(kāi)關(guān)盒都包括本地嵌入式STTRAM，其存儲(chǔ)路由配置和在不同邏輯塊(例如，402和404)之間的路由數(shù)據(jù)。很多這種元件可以一起放在陣列中，以實(shí)現(xiàn)大型的可重構(gòu)邏輯電路。在實(shí)施例400B中，整個(gè)電路的路由表被存儲(chǔ)在集中的STTRAM陣列中，且必需的配置數(shù)據(jù)被路由到本地開(kāi)關(guān)盒。在開(kāi)關(guān)盒中，這用作多路復(fù)用器(MUX)選擇信號(hào)，以將數(shù)據(jù)從一個(gè)邏輯塊路由到另一個(gè)邏輯塊。在這兩種情況下，每次FPGA/CPLD上電，適當(dāng)?shù)呐渲靡呀?jīng)到位。這使得啟動(dòng)更快。
[0026]在實(shí)施例400A中，用于在邏輯元件402與404之間進(jìn)行路由的配置數(shù)據(jù)可以打開(kāi)或關(guān)閉在開(kāi)關(guān)盒(或路由器)408處的開(kāi)關(guān)連接。在可替代的實(shí)施例400B中，STTRAM存儲(chǔ)器406可以存儲(chǔ)用于路由器的MUX選擇數(shù)據(jù)，且邏輯單元412由正確的信號(hào)驅(qū)動(dòng)。元件414是 MUX。
[0027]FPGA的某些版本采用了查找表(LUT)來(lái)存儲(chǔ)配置數(shù)據(jù)。如之前所討論的，帶有LUT的基于SRAM的傳統(tǒng)FPGA還存在公知的高泄漏、對(duì)包上的非易失性外部存儲(chǔ)的需求、啟動(dòng)時(shí)間長(zhǎng)等問(wèn)題。本發(fā)明人提出了基于提供了低功率、配置數(shù)據(jù)的非易失性存儲(chǔ)的邏輯單元中的LUT的STTRAM的使用。這采用了存儲(chǔ)配置數(shù)據(jù)的ITlR單元的STTRAM陣列。無(wú)論何時(shí)需要在兩個(gè)或多個(gè)邏輯塊之間建立連接，都要讀取該STTRAM陣列，且依賴(lài)于所讀取的值來(lái)建立LUT中的連接。圖5示出了邏輯單元500，其包括具有N個(gè)輸入501的LUT結(jié)構(gòu)502。LUT 502用I位STTRAM元件508來(lái)實(shí)現(xiàn)。如插圖500A的分解圖中所示，N-輸入LUT 502中的Ib-STTRAM元件508連接到MUX 510。觸發(fā)器元件504接收時(shí)鐘信號(hào)506以及MUX輸出信號(hào)512來(lái)處理邏輯單元500的輸出信號(hào)514。
[0028]如之前所討論的，STTRAM元件取決于平行(P)的或反平行(AP)的磁性極化用兩種不同的阻值-低和高，示出了兩種狀態(tài)。如果STTRAM元件的兩個(gè)狀態(tài)之間的電阻的差足夠大，則可以取消選擇器開(kāi)關(guān)，開(kāi)發(fā)了較高密度器件封裝的可能性。在該情況下，能夠使用交叉開(kāi)關(guān)矩陣來(lái)本地存儲(chǔ)路由配置，而不是如圖所示的那樣存儲(chǔ)在獨(dú)立的存儲(chǔ)器塊中。這種無(wú)選擇器的配置600 (稱(chēng)為開(kāi)關(guān)盒配置)可以見(jiàn)圖6。使用無(wú)選擇器的STTRAM單元602來(lái)重構(gòu)垂直的和水平的通道606和608。如插圖600A中所示的，單元中僅有的元件是電阻604，其中，用作在圖2A-2B中示出的示意圖中的選擇器開(kāi)關(guān)的晶體管被取消。這將實(shí)現(xiàn)較高的集成密度，且仍提供非易失性和低功率。
[0029]圖7示出了來(lái)自數(shù)字解算機(jī)的模擬結(jié)果，其預(yù)測(cè)了器件電阻隨著變化電壓的變化。從該圖表中，可以容易地注意到電阻的兩個(gè)不同狀態(tài)(即，AP(180° )和P(0° )情況)。模擬方法涉及自洽地解出Landau-Lifshitz-Gi lbert (LLG)方程,用于與基于非平衡態(tài)格林函數(shù)(NEGF)的傳輸?shù)挠嘘P(guān)的磁性動(dòng)力學(xué)。為了參考,參見(jiàn)論文標(biāo)題為“QuantumTransport Simulat1n of Tunneling Based Spin Torque Transfer(STT)Devices:Design Tradeoffs and Torque Efficiency，，,作者為 S.Salahuddin 等，IEDM TechnicalDigest，第121-124頁(yè)，2007年12月。在用于各種校準(zhǔn)物理參數(shù)的模擬的一個(gè)特定實(shí)例中，如圖7中示出的，注意到有大于兩倍的電阻改變，所述校準(zhǔn)物理參數(shù)例如是費(fèi)米能級(jí)能量(EF)，鐵磁的頻帶分割(Λ )，鐵磁和氧化電子質(zhì)量(mFM和mj，以及Ub (鐵磁勢(shì)壘高度)。對(duì)于AP(180° )和P(0° )情況，模擬結(jié)果很好地匹配了從論文獲取的實(shí)驗(yàn)數(shù)據(jù)，該論文題目為“Measurements of the Spin-Transfer-Torque Vector in Magnetic TunnelJunct1ns”,作者為 Sankey 等，Nat.Phys.第 4 卷,第 I 期，第 67-71 頁(yè)，2008 年 I 月。
[0030]因此，總之，本公開(kāi)內(nèi)容的實(shí)施例解決了困擾現(xiàn)有的基于SRAM的FPGA/CPLA的若干問(wèn)題，并且實(shí)現(xiàn)了基于STTRAM的低功率及高密度的FPGA/CPLA。提供管芯外的STTRAM非易失性存儲(chǔ)實(shí)現(xiàn)了在現(xiàn)有構(gòu)架上的以下優(yōu)點(diǎn)中的部分優(yōu)點(diǎn):
[0031]?消除了對(duì)外部閃存(包上或者板上)的需求，提供了成本降低以及節(jié)省了板上的空間。
[0032]?實(shí)現(xiàn)了瞬間啟動(dòng)。因?yàn)榕渲么鎯?chǔ)在FPGA/CPLA管芯自身上，不需要每次器件上電時(shí)都從外部存儲(chǔ)載入配置。除了瞬間啟動(dòng)，消除配置I/o通信量實(shí)現(xiàn)了功率節(jié)省以及針腳數(shù)減少。
[0033]?通過(guò)消除需要在外部存儲(chǔ)器上存儲(chǔ)配置數(shù)據(jù)來(lái)大大提高安全性。因?yàn)榕渲脭?shù)據(jù)從不離開(kāi)管芯，所以無(wú)法通過(guò)外部方式觀察或修改配置數(shù)據(jù)。
[0034]因此，已經(jīng)描述了基于STTRAM的存儲(chǔ)器和邏輯電路的新穎的概念和原理，對(duì)于本領(lǐng)域技術(shù)人員而言，在閱讀了該具體公開(kāi)內(nèi)容之后，前述具體公開(kāi)內(nèi)容旨在僅以示例的方式而非限制的方式來(lái)進(jìn)行說(shuō)明是顯而易見(jiàn)的。對(duì)于那些本領(lǐng)域技術(shù)人員，盡管本文中沒(méi)有明確地陳述，但是各種替代、改進(jìn)以及變型是顯而易見(jiàn)的。替代、改進(jìn)以及變型將受到本公開(kāi)內(nèi)容的啟示，且在本公開(kāi)內(nèi)容的示例性方面的精神和范圍之內(nèi)。此外，過(guò)程元件或序列的敘述順序，或者數(shù)字、字母或其他指定的使用，不意在將要求保護(hù)的過(guò)程和方法限定為任何順序，除非在權(quán)利要求中被說(shuō)明。盡管上述公開(kāi)內(nèi)容通過(guò)各種示例討論了什么被當(dāng)前認(rèn)為是本公開(kāi)內(nèi)容的有用方面的變化，應(yīng)當(dāng)理解的是，這些細(xì)節(jié)僅僅用于說(shuō)明該目的，并且附加的權(quán)利要求不被限定為所公開(kāi)的方面，而是相反地，旨在覆蓋所公開(kāi)的方面的精神和范圍內(nèi)的變型和等同布置。
【權(quán)利要求】
1.一種系統(tǒng)，包括: 可編程器件陣列，所述器件陣列包括: 非易失性存儲(chǔ)器部分，所述非易失性存儲(chǔ)器部分用于將配置數(shù)據(jù)本地存儲(chǔ)在使用了自旋轉(zhuǎn)移矩(STT)效應(yīng)的多個(gè)存儲(chǔ)器元件中； 多個(gè)邏輯單元； 路由通道，所述路由通道將所述多個(gè)邏輯單元中的每個(gè)邏輯單元與存儲(chǔ)所述配置數(shù)據(jù)的相應(yīng)的存儲(chǔ)器元件耦合；以及 電路，所述電路對(duì)相關(guān)的本地存儲(chǔ)的配置數(shù)據(jù)到所述多個(gè)邏輯單元的路由進(jìn)行控制。
2.如權(quán)利要求1所述的系統(tǒng)，其中，所述可編程器件陣列包括現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯陣列(CPLA)中的一個(gè)。
3.如權(quán)利要求1所述的系統(tǒng)，其中，所述非易失性存儲(chǔ)器部分包括STT隨機(jī)存取存儲(chǔ)器(STTRAM)元件的中央陣列。
4.如權(quán)利要求1所述的系統(tǒng)，其中，所述非易失性存儲(chǔ)器部分包括與相應(yīng)的邏輯單元共置的STTRAM元件的分布式陣列。
5.如權(quán)利要求3所述的系統(tǒng)，其中，對(duì)相關(guān)的配置數(shù)據(jù)的路由進(jìn)行控制的所述電路包括查找表(LUT)。
6.如權(quán)利要求5所述的系統(tǒng)，其中，所述LUT包括: N個(gè)輸入，所述N個(gè)輸入用于從由N個(gè)I位STTRAM存儲(chǔ)器元件構(gòu)成的陣列接收配置數(shù)據(jù)；以及 多路復(fù)用器(MUX)電路，所述多路復(fù)用器(MUX)電路通過(guò)讀取所接收的配置數(shù)據(jù)而在所述LUT內(nèi)的期望端口之間建立連接，并將期望數(shù)據(jù)輸出到相應(yīng)的邏輯單元。
7.如權(quán)利要求1所述的系統(tǒng)，其中，個(gè)體STTRAM元件的兩個(gè)阻值之間的差足夠大，由此消除了對(duì)集成有所述STTRAM元件的選擇器開(kāi)關(guān)的需求。
8.如權(quán)利要求7所述的系統(tǒng)，其中，將個(gè)體STTRAM元件耦合在開(kāi)關(guān)盒配置中，所述開(kāi)關(guān)盒配置采用了交叉開(kāi)關(guān)矩陣結(jié)構(gòu)中的路由通道。
9.如權(quán)利要求1的系統(tǒng)，其中，所述陣列是以下之一:能夠與邏輯電路耦合的獨(dú)立的STTRAM陣列；以及，集成有邏輯電路的嵌入式STTRAM陣列。
10.一種在電子系統(tǒng)中實(shí)現(xiàn)可編程器件陣列的方法，所述方法包括: 將配置數(shù)據(jù)本地存儲(chǔ)到在非易失性存儲(chǔ)器部分中所包含的多個(gè)存儲(chǔ)器元件中，所述存儲(chǔ)器元件使用自旋轉(zhuǎn)移矩(STT)效應(yīng)； 提供路由通道，所述路由通道將多個(gè)邏輯單元中的每個(gè)邏輯單元與存儲(chǔ)所述配置數(shù)據(jù)的相應(yīng)的存儲(chǔ)器元件耦合；以及 對(duì)相關(guān)的本地存儲(chǔ)的配置數(shù)據(jù)到所述多個(gè)邏輯單元的路由進(jìn)行控制。
11.如權(quán)利要求10所述的方法，其中，所述可編程器件陣列包括現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯陣列(CPLA)中的一個(gè)。
12.如權(quán)利要求10所述的方法，其中，所述非易失性存儲(chǔ)器部分包括STT隨機(jī)存取存儲(chǔ)器(STTRAM)元件的中央陣列。
13.如權(quán)利要求10所述的方法，其中，所述非易失性存儲(chǔ)器部分包括與相應(yīng)的邏輯單元共置的STTRAM元件的分布式陣列。
14.如權(quán)利要求12所述的方法，對(duì)相關(guān)的本地存儲(chǔ)的配置數(shù)據(jù)的路由進(jìn)行控制包括提供查找表(LUT)。
15.如權(quán)利要求14所述的方法，其中，所述LUT包括: 從由N個(gè)I位STTRAM存儲(chǔ)器元件的構(gòu)成陣列接收配置數(shù)據(jù)；以及 通過(guò)讀取所接收的配置數(shù)據(jù)而在所述LUT內(nèi)的期望端口之間建立連接，以及 將期望數(shù)據(jù)輸出到所述相應(yīng)的邏輯單元。
16.如權(quán)利要求10所述的方法，其中，所述方法進(jìn)一步包括: 使得個(gè)體STTRAM元件的兩個(gè)阻值之間的差足夠大，由此消除對(duì)集成有所述STTRAM元件的選擇器開(kāi)關(guān)的需求。
17.如權(quán)利要求16所述的方法，其中，所述方法進(jìn)一步包括: 在開(kāi)關(guān)盒配置中布置個(gè)體STTRAM元件；以及 在交叉開(kāi)關(guān)矩陣結(jié)構(gòu)中布置所述路由通道，耦合個(gè)體STTRAM元件。
18.如權(quán)利要求10的方法，其中，所述陣列是以下之一:能夠與邏輯電路耦合的獨(dú)立的STTRAM陣列；以及，集成有邏輯電路的嵌入式STTRAM陣列。
19.一種在片上系統(tǒng)(SoC)中實(shí)現(xiàn)可編程器件陣列的方法，所述可編程器件陣列具有有嵌入式自旋轉(zhuǎn)移矩隨機(jī)存取存儲(chǔ)器(STTRAM)，所述方法包括: 將配置數(shù)據(jù)本地存儲(chǔ)在多個(gè)STTRAM元件中，所述多個(gè)STTRAM元件與相應(yīng)的一或多個(gè)邏輯單元物理鄰近；以及 在交叉開(kāi)關(guān)矩陣結(jié)構(gòu)中布置路由通道，將每個(gè)邏輯單元與存儲(chǔ)所述配置數(shù)據(jù)的相應(yīng)的STTRAM元件耦合。
20.如權(quán)利要求19的方法，其中，所述可編程器件陣列包括現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯陣列(CPLA)中的一個(gè)。
【文檔編號(hào)】G11C11/16GK104335282SQ201280071955
【公開(kāi)日】2015年2月4日 申請(qǐng)日期:2012年3月30日 優(yōu)先權(quán)日:2012年3月30日
【發(fā)明者】A·雷什歐迪伊, J·J·查漢茨, V·德 申請(qǐng)人:英特爾公司