非易失性半導體存儲裝置及其讀出方法
【專利摘要】本發(fā)明提供一種可防止通道升壓、防止電流從位線流至源極線且縮短數(shù)據(jù)讀取所需的感測時間的非易失性半導體裝置及其讀出方法。此非易失性半導體裝置包括：多個存儲器串，由分別連接至各字線的多個存儲單元串連而成，每個存儲器串通過第一及第二選擇門晶體管連接于位線與源極線之間；控制電路，控制第一及第二選擇門晶體管，使得當字線的電壓上升至既定的電平用以讀出存儲單元中的數(shù)據(jù)時，第一選擇門晶體管導通且第二選擇門晶體管關閉的第一狀態(tài)以及第一選擇門晶體管關閉且第二選擇門晶體管導通的第二狀態(tài)交互產(chǎn)生。
【專利說明】非易失性半導體存儲裝置及其讀出方法
【技術領域】
[0001]本發(fā)明是有關于例如閃存等電性可改寫的非易失性半導體存儲裝置(EEPROM)與其讀出方法。
【背景技術】
[0002]位線與源極線之間多個的存儲單元晶體管(以下稱為存儲單元)串行構成NAND串，而多個的NAND串高度積體化后形成NAND型非易失性半導體存儲裝置為常見的技術。
[0003]對一個標準的NAND型非易失性半導體存儲裝置來說，抹除動作是通過施加高電壓(例如20V)至半導體基板以及施加OV至字線來實行。藉此，將電子從浮動柵極(也就是例如多晶硅等所組成的電荷蓄積層)抽出，使得門坎值低于抹除門坎值(例如-3V)。另一方面，寫入動作是通過施加OV至半導體基板以及施加高電壓(例如20V)至控制柵極來實行。因此，電子從半導體基板注入浮動柵極，使得門坎值高于寫入門坎值(例如IV)。而具有上述門坎值之一的存儲單元狀態(tài)可以藉由施加位于寫入門坎值與抹除門坎值之間的讀取電壓(例如0V)至控制柵極后檢查是否有電流流動至存儲單元來判斷。
[0004]專利文獻1:特開2010-287283號公報
[0005]專利文獻2:特開2010-250926號公報
[0006]圖8A、8B是用來說明有關傳統(tǒng)NAND型快閃EEPROM的通道中的增強電子的問題的基板剖面圖。圖8C是用來說明有關圖8A的NAND型快閃EEPROM的通道中的增強電子的問題的動作例時序圖。在本說明書表示各動作例的時序圖中，每條線會標示其電壓。
[0007]在讀出程序的預設階段，字線在讀出的設定前會被設定在既定的電壓VpassR(例如6V)或Vsel (例如0.5V)(圖8A、8C)。首先，連接至選擇柵極線S⑶與/或SGS的選擇門晶體管被關閉，位線被預充至一既定的值(大約0.5V?IV)。接著，為了將存儲單元的狀態(tài)反映于位線電壓上，連接至選擇柵極線SGD與/或SGS的選擇門晶體管被導通(圖8B、8C)此時，在基板30內(nèi)增強的電子往全域位線GBL與源極線SL流動，熱電子31在基板30內(nèi)產(chǎn)生并注入至浮動柵極(FG)(圖SB)。
[0008]圖9A、9B是用來說明防止傳統(tǒng)NAND型快閃EEPROM通道升壓時的問題的基板剖面圖。圖9C是用來說明防止圖9A、9B的NAND型快閃EEPROM通道升壓時的問題的動作例時序圖。
[0009]為了避免通道升壓，在上述將字線設定在電壓VpassR的動作中，必須將選擇柵極線SGD與SGS都設定在高電平(圖9A與圖9C的41)，或是將全部字線WL與選擇柵極線SGS設定至高電平(圖9B與圖9C的42)。然而，在這個情況下，會有感測時間拉長的問題。再者，為了防止電流從全域位線GBL通過存儲器串流動至源極線SL，全域位線GBL、選擇柵極線S⑶或SGS在字線WL的設定動作中必須設定至OV (圖9C的42)。
[0010]本發(fā)明的目的是為了解決上述問題點，而提出一種非易失性半導體存儲裝置與其讀取方法，相比于已知技術，能夠防止電流從位線流動至源極線，并且縮短數(shù)據(jù)讀取所需要的感測時間。
【發(fā)明內(nèi)容】

[0011]本發(fā)明第一個觀點提供一種非易失性半導體裝置，包括:多個存儲器串，由分別連接至各字線的多個存儲單元串連而成，每個該存儲器串通過第一及第二選擇門晶體管連接于位線與源極線之間；控制電路，控制該第一及第二選擇門晶體管，使得當該字線的電壓上升至既定的電平用以讀出該存儲單元中的數(shù)據(jù)時，該第一選擇門晶體管導通且該第二選擇門晶體管關閉的第一狀態(tài)以及該第一選擇門晶體管關閉且該第二選擇門晶體管導通的第二狀態(tài)交互產(chǎn)生。
[0012]在上述非易失性半導體裝置中，該控制電路控制該第一及第二選擇門晶體管，使得在高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通后，該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
[0013]在上述非易失性半導體裝置中，該控制電路控制該第一及第二選擇門晶體管，使得高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通，接著該第一選擇門晶體管導通且第二選擇門晶體管關閉，接著該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
[0014]在上述非易失性半導體裝置中，該第一選擇門晶體管是連接至漏極側(cè)的選擇柵極線SGD的選擇門晶體管，該第二選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管。
[0015]在上述非易失性半導體裝置中，該第一選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管，該第二選擇門晶體管是連接至漏極側(cè)的選擇柵極線SGD的選擇門
晶體管。
[0016]在上述非易失性半導體裝置中，該控制電路控制該第一及第二選擇門晶體管，使得當該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生時，至少存在一個該第一及第二選擇門晶體管都關閉的期間。
[0017]在上述非易失性半導體裝置中，該控制電路控制該第一及第二選擇門晶體管，使得該第一狀態(tài)與該第二狀態(tài)反復地交互產(chǎn)生。
[0018]本發(fā)明第二個觀點提供一種非易失性半導體裝置的讀出方法，該非易失性半導體裝置包括多個存儲器串，由分別連接至各字線的多個存儲單元串連而成，每個該存儲器串通過第一及第二選擇門晶體管連接于位線與源極線之間，該讀出方法包括:控制該第一及第二選擇門晶體管，使得當該字線的電壓上升至既定的電平用以讀出該存儲單元中的數(shù)據(jù)時，該第一選擇門晶體管導通且該第二選擇門晶體管關閉的第一狀態(tài)以及該第一選擇門晶體管關閉且該第二選擇門晶體管導通的第二狀態(tài)交互產(chǎn)生。
[0019]在上述非易失性半導體裝置的讀出方法中，該第一及第二選擇門晶體管被控制，使得在高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通后，該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
[0020]在上述非易失性半導體裝置的讀出方法中，該第一及第二選擇門晶體管被控制，使得高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通，接著該第一選擇門晶體管導通且第二選擇門晶體管關閉，接著該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
[0021]在上述非易失性半導體裝置的讀出方法中，該第一選擇門晶體管是連接至漏極側(cè)的選擇柵極線SGD的選擇門晶體管，該第二選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管。
[0022]在上述非易失性半導體裝置的讀出方法中，該第一選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管，該第二選擇門晶體管是連接至漏極側(cè)的選擇柵極線S⑶的選擇門晶體管。
[0023]在上述非易失性半導體裝置的讀出方法中，該第一及第二選擇門晶體管被控制，使得當該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生時，至少存在一個該第一及第二選擇門晶體管都關閉的期間。
[0024]在上述非易失性半導體裝置的讀出方法中，該第一及第二選擇門晶體管被控制，使得該第一狀態(tài)與該第二狀態(tài)反復地交互產(chǎn)生。
[0025]如以上所述，本發(fā)明提供一種非易失性半導體存儲裝置及其讀出方法，比起已知技術，能夠避免通道升壓、避免電流從位線流至源極線并且縮短數(shù)據(jù)讀出的感測時間。
【專利附圖】

【附圖說明】
[0026]圖1是根據(jù)本發(fā)明實施例的NAND型快閃EEPROM的全體架構方塊圖。
[0027]圖2是圖1的存儲單元陣列10與其外圍電路的電路圖。
[0028]圖3是用來說明根據(jù)本發(fā)明實施例的NAND型快閃EEPROM的讀出方法的【背景技術】的電路圖，也是顯示圖1的存儲單元陣列10與其外圍電路的組成例的電路圖。
[0029]圖4是用來說明根據(jù)本發(fā)明實施例的NAND型快閃EEPROM的讀出方法的【背景技術】的動作時序圖。
[0030]圖5是用來說明本發(fā)明實施例的NAND型快閃EEPROM的讀出方法的基本概念的動作時序圖。
[0031]圖6A是根據(jù)本發(fā)明實施例1的NAND型快閃EEPROM的讀出方法的動作時序圖。
[0032]圖6B是根據(jù)本發(fā)明實施例2的NAND型快閃EEPROM的讀出方法的動作時序圖。
[0033]圖6C是根據(jù)本發(fā)明實施例3的NAND型快閃EEPROM的讀出方法的動作時序圖。
[0034]圖7A是根據(jù)本發(fā)明實施例1的修正例的NAND型快閃EEPROM的讀出方法的動作時序圖。
[0035]圖7B是根據(jù)本發(fā)明實施例2的修正例的NAND型快閃EEPROM的讀出方法的動作時序圖。
[0036]圖7C是根據(jù)本發(fā)明實施例3的修正例的NAND型快閃EEPROM的讀出方法的動作時序圖。
[0037]圖8A是用來說明有關傳統(tǒng)NAND型快閃EEPROM的通道中的增強電子的問題的基板剖面圖。
[0038]圖8B是用來說明有關傳統(tǒng)NAND型快閃EEPROM的通道中的增強電子的問題的基板剖面圖。
[0039]圖8C是用來說明有關圖8A的NAND型快閃EEPROM的通道中的增強電子的問題的動作例時序圖。
[0040]圖9A是用來說明防止傳統(tǒng)NAND型快閃EEPROM通道升壓時的問題的基板剖面圖。[0041 ] 圖9B是用來說明防止傳統(tǒng)NAND型快閃EEPROM通道升壓時的問題的基板剖面圖。
[0042]圖9C是用來說明防止圖9A、9B的NAND型快閃EEPROM通道升壓時的問題的動作例時序圖。
[0043]圖10是根據(jù)專利文獻I的第I傳統(tǒng)例的NAND型快閃EEPROM動作時序圖。
[0044]圖11是根據(jù)專利文獻2的第2傳統(tǒng)例的NAND型快閃EEPROM動作時序圖。
[0045][主要元件標號說明]
[0046]10~存儲單元陣列；11~控制電路；
[0047]12~列解碼器；13~高電壓產(chǎn)生電路；
[0048]14~數(shù)據(jù)改寫及讀出電路；14a、14b~拴鎖；
[0049]15~行解碼器；17~指令暫存器；
[0050]18~地址暫存器；19~動作邏輯控制器；
[0051]20~金屬線；30~基板；
[0052]31~熱電子；50~數(shù)據(jù)輸入輸出緩沖器；
[0053]51~數(shù)據(jù)輸入輸出端子；52~數(shù)據(jù)線；
[0054]BL、BLe、BLo~位線；CELSRC~共享源極線；
[0055]MCO~MC15~存儲單元；NUO~NU2~NAND單元；
[0056]SGl、SG2~選擇門晶體管；
[0057]S⑶、SGS、DSL、SSL、SGSL、S⑶L ~選擇柵極線；
[0058]SL~源極線；GBL~全域位線；
[0059]GS⑶、GSGS~全域選擇柵極線；GWL~全域字線；
[0060]WL, WLO ~WLl5、WL、WLi_l ~WLi+2 ~字線。
【具體實施方式】
[0061]以下，參照圖式來說明本發(fā)明的實施例。以下的實施例中，相同的構成要素會標示相同的標號。
[0062]圖1是根據(jù)本發(fā)明實施例的NAND型快閃EEPROM的全體架構方塊圖。而圖2是圖1的存儲單元陣列10與其外圍電路的電路圖。首先，本實施例的NAND型快閃EEPROM的架構將說明如下。
[0063]圖1中本實施例的NAND型快閃EEPROM具備存儲單元陣列10、控制該動作的控制電路11、列解碼器12、高電壓產(chǎn)生電路13、數(shù)據(jù)改寫及讀出電路14、行解碼器15、指令暫存器17、地址暫存器18、動作邏輯控制器19、數(shù)據(jù)輸入輸出緩沖器50、數(shù)據(jù)輸入輸出端子51。
[0064]存儲單元陣列10如圖2所示，例如16個堆棧柵極(Stacked Gate)構造的可電性改寫非易失性存儲單元MCO~MC15串聯(lián)在一起，組成NAND單元NU(NU0，NU1，…)。各NAND單元NU的漏極端通過選擇門晶體管SGl連接至位線BL，源極端通過選擇門晶體管SG2連接至共享源極線CELSRC。排列在列方向的存儲單元MC的控制柵極連接共享的字線WL，選擇門晶體管SG1、SG2的柵極電極則連接與字線WL平行配置的選擇柵極線S⑶、SGS0通過I條字線WL所選擇的存儲單元的范圍是I個分頁(page)，做為寫入或讀出的單位。I個分頁或其整數(shù)倍范圍的多個NAND單元NU的范圍是I個區(qū)塊(block)，做為數(shù)據(jù)抹除的單位。改寫及讀出電路14為了進行分頁單位的數(shù)據(jù)寫入及讀出，包含在每個位線都設有的感應放大電路(SA)及拴鎖電路(DL)，以下稱為分頁緩沖器。
[0065]圖2的存儲單元陣列10可以具有簡化的組成，多個的位線可共享分頁緩沖器。此時在數(shù)據(jù)寫入或讀出動作時選擇性連接分頁緩沖器的位線數(shù)目就是I個分頁的單位。而圖2顯示I個輸入輸出端子51間進行數(shù)據(jù)輸入輸出的單元陣列的范圍。為了選擇存儲單元陣列10的字線WL及位線BL，分別設有列解碼器12及行解碼器15?？刂齐娐?1進行數(shù)據(jù)寫入、抹除及讀出的序列控制。被控制電路11控制的高電壓產(chǎn)生電路13產(chǎn)生數(shù)據(jù)改寫、抹除、讀出用的升壓后的高電壓或中間電壓。
[0066]輸入輸出緩沖器50用于數(shù)據(jù)的輸入輸出及地址信號的輸入。也就是通過輸入輸出緩沖器50及數(shù)據(jù)線52，進行輸入輸出端子51與分頁緩沖器14之間的數(shù)據(jù)傳送。由輸入輸出端子51所輸入的地址信號保存于地址暫存器18并送往列解碼器12及行解碼器15解碼。由輸入輸出端子51也輸入動作控制的指令。輸入的指令解碼后保存于指令暫存器17，藉此控制控制電路11。芯片啟動(chip enable)信號CEB、指令栓鎖啟動(command latchenable)信號CLE、地址拴鎖啟動(address latch enable)信號ALE、寫入啟動信號WEB、讀出啟動信號REB等的外部控制信號被動作邏輯控制電路19取出，產(chǎn)生對應動作模式的內(nèi)部控制信號。內(nèi)部控制信號用于在輸入輸出緩沖器50的數(shù)據(jù)拴鎖、傳送等的控制，再被傳送至控制電路11，進行動作控制。
[0067]分頁緩沖器14具備2個拴鎖電路14a、14b，其架構能夠?qū)嵭卸嘀祫幼鳈C能與快取機能的切換。也就是在I個存儲單元存儲I位的2個啟始電壓值數(shù)據(jù)的情況下具備快取機能，在I個存儲單元存儲2位的4個啟始電壓值數(shù)據(jù)的情況下，能具備快取機能，而且雖然被地址所限制，但仍能使快取機能有效。
[0068]圖3是用來說明根據(jù)本發(fā)明實施例的NAND型快閃EEPROM的讀出方法的【背景技術】的電路圖，也是顯示圖1的存儲單元陣列10與其外圍電路的組成例的電路圖。圖4是用來說明根據(jù)本發(fā)明實施例的NAND型快閃EEPROM的讀出方法的【背景技術】的動作時序圖。圖3中，GBL為全域位線，GffL為全域字線，GS⑶與GSGS為全域選擇柵極線。
[0069]上述的NAND型快閃EEPROM中，如圖4所示，字線WL及選擇柵極線S⑶與SGS的升壓速度會受到列解碼器12供給的列選擇電壓(例如數(shù)微秒的電壓PASV)所限制。也就是說，字線WL的電壓在圖4的21η至21f之間，選擇柵極線S⑶與SGS的電壓在圖4的22η至22f之間。如圖3所示，選擇柵極線S⑶與SGS被金屬線20所分流。因此，選擇柵極線S⑶與SGS的延遲時間比起上述電壓PASV的升壓延遲時間來說非常地短。例如，上述電壓PASV的升壓延遲時間為5微秒，選擇柵極線S⑶與SGS的CR延遲時間為0.5微秒。其中，選擇柵極線SGD是位線側(cè)(漏極側(cè))的選擇柵極線，選擇柵極線SGS是源極線側(cè)(源極側(cè))的選擇柵極線。
[0070]圖5是用來說明本發(fā)明實施例的NAND型快閃EEPROM的讀出方法的基本概念的動作時序圖。圖5的上半部顯示已知技術的時序來提供比較。本發(fā)明實施例的數(shù)據(jù)讀出方法中，控制電路11的特征會如以下所述地產(chǎn)生控制電壓。
[0071]使字線WL上升至既定的讀出電壓VpassR并預充全域位線GBL的字線WL設定期間中，如圖5的23所示，選擇柵極線S⑶、SGS電壓的產(chǎn)生會使得A狀態(tài)與B狀態(tài)重復發(fā)生。
[0072](A狀態(tài))施加高電平的電壓(例如5V)至連接選擇柵極線S⑶的選擇門用MOS晶體管(以下稱選擇門晶體管)的柵極用以導通此選擇門晶體管。施加低電平的電壓(例如0V)至連接選擇柵極線SGS的選擇門晶體管的柵極用以關閉此選擇門晶體管。
[0073](B狀態(tài))施加低電平的電壓(例如0V)至連接選擇柵極線SGD的選擇門晶體管的柵極用以關閉此選擇門晶體管。施加高電平的電壓(例如5V)至連接選擇柵極線SGS的選擇門晶體管的柵極用以導通此選擇門晶體管。
[0074]因為連接至選擇柵極線SGD的選擇門晶體管與連接至選擇柵極線SGS的選擇門晶體管中的至少一個關閉，全域位線GBL的電流不會通過存儲器串流至源極線。另一方面，連接至選擇柵極線SGD的選擇門晶體管或連接至選擇柵極線SGS的選擇門晶體管導通，增強電子會如圖9A所示一般流出。在此，因為連接至選擇柵極線SGD的選擇門晶體管或連接至選擇柵極線SGS的選擇門晶體管反復導通，通道升壓被抑制且無法到達足夠產(chǎn)生熱電子的電壓電平。
[0075]在使字線WL上升至既定的讀出電壓VpassR并預充全域位線GBL的字線WL設定期間之后，如果全域位線GBL的電壓保持在高電平則可判斷數(shù)據(jù)儲存于存儲單元，相反地，如果全域位線GBL的電壓低于低電平則可判斷數(shù)據(jù)從存儲單元中抹除。藉此，能夠讀出存儲單元中的數(shù)據(jù)。
[0076]根據(jù)本實施例，如圖5所示，與已知技術相比，能夠避免通道升壓并且阻止位線往源極線的電流貫通，同時能夠縮短數(shù)據(jù)讀出的感測時間。
[0077]接著，參照圖6A~6C說明產(chǎn)生選擇柵極線S⑶、SGS的電壓的多個實施例。如圖6A~6C所示，選擇柵極線S⑶、SGS的初始脈沖電壓開始于一個上升至高電平的電壓。此后，施加柵極電壓使連接至選擇柵極線SGD、SGS的各選擇門晶體管交互地導通。
[0078]【實施例1】
[0079]圖6A是根據(jù)本發(fā)明實施例1的NAND型快閃EEPROM的讀出方法的動作時序圖。在圖6A的23a中，選擇柵極線SGD與SGS的初始脈沖電壓開始于一個上升至高電平的電壓。此后，連接至選擇柵極線SGD的選擇門晶體管被關閉。接著，連接至選擇柵極線SGD的選擇門晶體管被導通且連接至選擇柵極線SGS的選擇門晶體管被關閉。接著，連接至選擇柵極線SGD的選擇門晶體管被關閉且連接至選擇柵極線SGS的選擇門晶體管被導通。
[0080]在此，當字線的電壓開始升起后電壓上升速度快。例如，如果字線的電壓花費5微秒到達圖4的PASV的95%，這表示電壓在1.7微秒的時間點已升至63%。因此，選擇柵極線SGD與SGS的初始脈沖電壓開始于一個上升至高電平的電壓是為了立即導通兩個選擇門晶體管，使得增強電子在字線WL的電壓上升后立刻流出。在字線WL的電壓開始上升后，在選擇柵極線SGD與SGS其中之一被給予關閉電壓期間，圖SB的狀況可能會發(fā)生。然而，因為電壓上升速度被PASV所限制，所以這些電壓需要一些時間來達到足夠的電壓電平。
[0081]【實施例2】
[0082]圖6B是根據(jù)本發(fā)明實施例2的NAND型快閃EEPROM的讀出方法的動作時序圖。在圖6B的23b中，選擇柵極線SGD與SGS的初始脈沖電壓開始于一個上升至高電平的電壓。此后，連接至選擇柵極線SGS的選擇門晶體管被關閉。接著，連接至選擇柵極線SGD的選擇門晶體管被關閉且連接至選擇柵極線SGS的選擇門晶體管被導通。接著，連接至選擇柵極線SGD的選擇門晶體管被導通且連接至選擇柵極線SGS的選擇門晶體管被關閉。
[0083]【實施例3】
[0084]圖6C是根據(jù)本發(fā)明實施例3的NAND型快閃EEPROM的讀出方法的動作時序圖。在圖6C的23c中，選擇柵極線SGD與SGS的初始脈沖電壓開始于一個上升至高電平的電壓。此后，連接至選擇柵極線SGD的選擇門晶體管被關閉。接著，連接至選擇柵極線SGD的選擇門晶體管被導通且連接至選擇柵極線SGS的選擇門晶體管被關閉。接著，連接至選擇柵極線SGD的選擇門晶體管被關閉且連接至選擇柵極線SGS的選擇門晶體管被導通。更進一步地，上述的動作重復地執(zhí)行。在實施例3中，用以導通/關閉選擇門晶體管的控制脈沖的寬度小于實施例1與2。同時，在實施例3中，用以導通/關閉選擇門晶體管的控制脈沖的數(shù)目多于實施例1與2。
[0085]【實施例1的修正例】
[0086]圖7A是根據(jù)本發(fā)明實施例1的修正例的NAND型快閃EEPROM的讀出方法的動作時序圖。與圖6A的實施例1相比，低電平的脈沖通過選擇柵極線SGS施加至選擇門晶體管的柵極的期間比高電平的脈沖通過選擇柵極線SGD施加至對應的選擇門晶體管的柵極的期間長?？稍O置有連接至選擇柵極線SGD的選擇門晶體管與連接至選擇柵極線SGS的選擇門晶體管同時被關閉的期間(圖7A的24a)。
[0087]【實施例2的修正例】
[0088]圖7B是根據(jù)本發(fā)明實施例2的修正例的NAND型快閃EEPROM的讀出方法的動作時序圖。與圖6B的實施例2相比，高電平的脈沖通過選擇柵極線SGS施加至選擇門晶體管的柵極的期間比低電平的脈沖通過選擇柵極線SGD施加至對應的選擇門晶體管的柵極的期間短?？稍O置有連接至選擇柵極線SGD的選擇門晶體管與連接至選擇柵極線SGS的選擇門晶體管同時被關閉的期間(圖7B的24b)。
[0089]【實施例3的修正例】
[0090]圖7C是根據(jù)本發(fā)明實施例3的修正例的NAND型快閃EEPROM的讀出方法的動作時序圖。與圖6C的實施例3相比，低電平的脈沖通過選擇柵極線SGS施加至選擇門晶體管的柵極的期間比高電平的脈沖通過選擇柵極線SGD施加至對應的選擇門晶體管的柵極的期間長，且高電平的脈沖通過選擇柵極線SGS施加至選擇門晶體管的柵極的期間比低電平的脈沖通過選擇柵極線SGD施加至對應的選擇門晶體管的柵極的期間短?？稍O置有連接至選擇柵極線SGD的選擇門晶體管與連接至選擇柵極線SGS的選擇門晶體管同時被關閉的期間(圖7C的24c)。
[0091]根據(jù)上述的實施例，因為連接至選擇柵極線SGD的選擇門晶體管與連接至選擇柵極線SGS的選擇門晶體管交互地導通，通道升壓被抑制且可到達足以防止熱電子產(chǎn)生的電壓電平。因此，如圖5所示，比起已知技術，能夠防止通道升壓以及電流從位線流動至源極線，同時能夠縮短數(shù)據(jù)讀出的感測時間。
[0092] 【修正例】
[0093]上述的實施例中雖敘述的NAND型快閃EEPR0M，但本發(fā)明并不限定于此。本發(fā)明可以廣泛地運用于能夠?qū)懭霐?shù)據(jù)至浮動門的非易失性半導體存儲裝置，例如NOR型快閃EEPROM。
[0094]【第I傳統(tǒng)例與本發(fā)明的差異】
[0095]圖10是根據(jù)專利文獻I的第I傳統(tǒng)例的NAND型快閃EEPROM動作時序圖。圖10中，全部字線被設定在一既定電壓Vpass,選擇柵極線SGD、SGS被設定在高電平。此時,在位線BL被預充至預充電平后，電流流至位線BL執(zhí)行數(shù)據(jù)讀出。然而，專利文獻I并沒有揭露連接至選擇柵極線SGD的選擇門晶體管或連接至選擇柵極線SGS的選擇門晶體管會像本發(fā)明一樣交互地導通。更甚者，在T3期間，位線BLe正在預充，全部的字線上升至高電平Vpass且選擇柵極線DSL與SSL都處于高電平。因此，電流會從位線流至源極線使得本發(fā)明的目的之一「截斷位線的電流」無法達成。
[0096]【第2傳統(tǒng)例與本發(fā)明的差異】
[0097]圖11是根據(jù)專利文獻2的第2傳統(tǒng)例的NAND型快閃EEPROM動作時序圖。圖11中，在字線的電壓上升至既定值的升壓設定中，字線與選擇柵極線SGS、SGD都處于高電平后進行數(shù)據(jù)的讀出。然而，專利文獻2并沒有揭露連接至選擇柵極線SGD的選擇門晶體管或連接至選擇柵極線SGS的選擇門晶體管會像本發(fā)明一樣交互地導通。更甚者，在te~tf期間，位線BL正在預充，全部的字線上升至高電平(高于VB)且選擇柵極線S⑶L與SGSL都處于高電平。因此，電流會從位線流至源極線使得本發(fā)明的目的之一「截斷位線的電流」無法達成。
[0098]如以上所述，本發(fā)明提供一種非易失性半導體存儲裝置及其讀出方法，比起已知技術，能夠避免通道升壓、防止電流從位線流至源極線并且縮短數(shù)據(jù)讀出的感測時間。
【權利要求】
1.一種非易失性半導體裝置，包括: 多個存儲器串，由分別連接至各字線的多個存儲單元串連而成，每個該存儲器串通過第一及第二選擇門晶體管連接于位線與源極線之間； 控制電路，控制該第一及第二選擇門晶體管，使得當該字線的電壓上升至既定的電平用以讀出該存儲單元中的數(shù)據(jù)時，該第一選擇門晶體管導通且該第二選擇門晶體管關閉的第一狀態(tài)以及該第一選擇門晶體管關閉且該第二選擇門晶體管導通的第二狀態(tài)交互產(chǎn)生。
2.根據(jù)權利要求1所述的非易失性半導體裝置，其中該控制電路控制該第一及第二選擇門晶體管，使得在高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通后，該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
3.根據(jù)權利要求1所述的非易失性半導體裝置，其中該控制電路控制該第一及第二選擇門晶體管，使得高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通，接著該第一選擇門晶體管導通且第二選擇門晶體管關閉，接著該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
4.根據(jù)權利要求1所述的非易失性半導體裝置，其中該第一選擇門晶體管是連接至漏極側(cè)的選擇柵極線SGD的選擇門晶體管，該第二選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管。
5.根據(jù)權利要求1所述的非易失性半導體裝置，其中該第一選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管，該第二選擇門晶體管是連接至漏極側(cè)的選擇柵極線SGD的選擇門晶體管。
6.根據(jù)權利要求1所述的非易失性半導體裝置，其中該控制電路控制該第一及第二選擇門晶體管，使得當該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生時，至少存在一個該第一及第二選擇門晶體管都關閉的期間。
7.根據(jù)權利要求1所述的非易失性半導體裝置，其中該控制電路控制該第一及第二選擇門晶體管，使得該第一狀態(tài)與該第二狀態(tài)反復地交互產(chǎn)生。
8.一種非易失性半導體裝置的讀出方法，該非易失性半導體裝置包括多個存儲器串，由分別連接至各字線的多個存儲單元串連而成，每個該存儲器串通過第一及第二選擇門晶體管連接于位線與源極線之間，該讀出方法包括: 控制該第一及第二選擇門晶體管，使得當該字線的電壓上升至既定的電平用以讀出該存儲單元中的數(shù)據(jù)時，該第一選擇門晶體管導通且該第二選擇門晶體管關閉的第一狀態(tài)以及該第一選擇門晶體管關閉且該第二選擇門晶體管導通的第二狀態(tài)交互產(chǎn)生。
9.根據(jù)權利要求8所述的非易失性半導體裝置的讀出方法，其中該第一及第二選擇門晶體管被控制，使得在高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通后，該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
10.根據(jù)權利要求8所述的非易失性半導體裝置的讀出方法，其中該第一及第二選擇門晶體管被控制，使得高電平電壓施加至該第一及第二選擇門晶體管的柵極使兩者皆導通，接著該第一選擇門晶體管導通且第二選擇門晶體管關閉，接著該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生。
11.根據(jù)權利要求8所述的非易失性半導體裝置的讀出方法，其中該第一選擇門晶體管是連接至漏極側(cè)的選擇柵極線S⑶的選擇門晶體管，該第二選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管。
12.根據(jù)權利要求8所述的非易失性半導體裝置的讀出方法，其中該第一選擇門晶體管是連接至源極側(cè)的選擇柵極線SGS的選擇門晶體管，該第二選擇門晶體管是連接至漏極側(cè)的選擇柵極線SGD的選擇門晶體管。
13.根據(jù)權利要求8所述的非易失性半導體裝置的讀出方法，其中該第一及第二選擇門晶體管被控制，使得當該第一狀態(tài)與該第二狀態(tài)交互產(chǎn)生時，至少存在一個該第一及第二選擇門晶體管都關閉的期間。
14.根據(jù)權利要求8所述的非易失性半導體裝置的讀出方法，其中該第一及第二選擇門晶體管被控制，使得該第一·狀態(tài)與該第二狀態(tài)反復地交互產(chǎn)生。
【文檔編號】G11C16/26GK103578557SQ201310006293
【公開日】2014年2月12日 申請日期:2013年1月8日 優(yōu)先權日:2012年7月18日
【發(fā)明者】大石正幸, 伊藤伸彥 申請人:力晶科技股份有限公司