具有譯碼裝置的存儲(chǔ)器裝置及其制造方法
【專利摘要】本發(fā)明公開了一種由陣列階層隔開的裝置階層中具有譯碼裝置的存儲(chǔ)器裝置及其制造方法。該存儲(chǔ)器裝置具有存儲(chǔ)器陣列與外圍電路，而存儲(chǔ)器陣列形成在陣列階層，外圍電路包括譯碼裝置與其他外圍電路，而外圍電路形成在裝置階層中。存儲(chǔ)單元陣列具有一邊緣，邊緣定義柱體，而柱體延伸至存儲(chǔ)單元陣列的上方與下方。譯碼裝置與其他外圍電路或至少部分譯碼裝置與其他外圍電路設(shè)置在裝置階層中的柱體內(nèi)。存儲(chǔ)器裝置結(jié)構(gòu)亦包括在墊階層中的多個(gè)墊片。第一多條層間導(dǎo)電線電性耦接譯碼裝置至在存儲(chǔ)單元陣列中的位線與字線。
【專利說明】具有譯碼裝置的存儲(chǔ)器裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于存儲(chǔ)器裝置的結(jié)構(gòu)，特別是有關(guān)于高密度存儲(chǔ)單元裝置及其制造方法。
【背景技術(shù)】
[0002]存儲(chǔ)器裝置使用配置在陣列中的存儲(chǔ)單元以儲(chǔ)存數(shù)據(jù)。透過譯碼裝置的使用，在存儲(chǔ)單元陣列中的特定的存儲(chǔ)單元上進(jìn)行操作，而其中譯碼裝置連接至在陣列中的字線與位線，陣列中的字線與位線由位于在存儲(chǔ)器裝置上的外圍區(qū)域的外圍電路支持。在典型的存儲(chǔ)器裝置結(jié)構(gòu)，配置在相鄰于存儲(chǔ)單元陣列的譯碼裝置增加了裝置的面積。此外，在譯碼裝置與存儲(chǔ)單元陣列附近的外圍電路中所配置的其他外圍區(qū)域，也增加了裝置的面積。此結(jié)構(gòu)使用在不同類型的存儲(chǔ)器，包括易失性的DRAM存儲(chǔ)器(volatileDRAM memory)與非易失性的 N0R/NAND 閃存(non-volatileNOR/NAND Flash memory)。
[0003]此種存儲(chǔ)器裝置結(jié)構(gòu)有許多缺點(diǎn)。首先，存儲(chǔ)器裝置結(jié)構(gòu)的譯碼裝置與外圍區(qū)域的外圍電路配置在存儲(chǔ)單元陣列邊緣，因而具有很大的占用空間。存儲(chǔ)器裝置結(jié)構(gòu)的很大的占用空間造成了芯片尺寸變大。
[0004]再者，這種存儲(chǔ)器裝置結(jié)構(gòu)有制造成本過高的缺點(diǎn)。通常，形成存儲(chǔ)器陣列所需的制造步驟不同于形成譯碼裝置與外圍電路所需的制造步驟。形成存儲(chǔ)器陣列所需的制造步驟，需要復(fù)雜交錯(cuò)的流程。
[0005]因此，提供一種占用空間很小的存儲(chǔ)器裝置結(jié)構(gòu)是受到期待。且亦期待提供一種低制造成本的存儲(chǔ)器裝置結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供用于存儲(chǔ)器裝置的結(jié)構(gòu)，以及用于制造存儲(chǔ)器裝置結(jié)構(gòu)的方法。
[0007]該存儲(chǔ)器裝置結(jié)構(gòu)包括存儲(chǔ)單元陣列，存儲(chǔ)單元陣列配置在陣列階層、譯碼裝置與其他電路中，存儲(chǔ)單元陣列通常設(shè)置在現(xiàn)有技術(shù)的存儲(chǔ)器裝置結(jié)構(gòu)的外圍區(qū)域，且存儲(chǔ)單元陣列配置在裝置階層中。存儲(chǔ)單元陣列可包括二維(2D)存儲(chǔ)單元陣列的疊層以建立三維(3D)存儲(chǔ)單元陣列。裝置階層可配置在陣列階層之上或之下。在陣列階層中的存儲(chǔ)單元陣列的邊緣定義了柱體，在裝置階層上，柱體在陣列的上方和下方延伸以定義柱體內(nèi)側(cè)的區(qū)域。在一實(shí)施例中，譯碼裝置及部分或全部其他外圍電路兩者都完全設(shè)置在裝置階層中的柱體內(nèi)。在替代實(shí)施例中，至少部分譯碼裝置可設(shè)置在裝置階層中的柱體內(nèi)。在其他替代實(shí)施例中，當(dāng)另一 X-譯碼裝置或1-譯碼裝置完全地設(shè)置在柱體外，X-譯碼裝置或1-譯碼裝置兩者其一完全設(shè)置在柱體內(nèi)。
[0008]存儲(chǔ)單元陣列包括位線字線，位線字線耦接至在陣列內(nèi)的存儲(chǔ)單元的行與列。一第一多條層間導(dǎo)電線電性耦接位線與字線至在裝置階層中的譯碼裝置。層間導(dǎo)電線包括在陣列階層中從柱體外側(cè)延伸到柱體內(nèi)側(cè)做接觸的部分。因此，層間導(dǎo)電線未穿過在柱體內(nèi)部位置的存儲(chǔ)單元陣列。[0009]存儲(chǔ)器裝置結(jié)構(gòu)亦可包括墊階層，而墊階層包括多個(gè)在柱體內(nèi)側(cè)的墊片。墊片可具有接觸區(qū)域，而接觸區(qū)域作為輸入/輸出(I/o)接點(diǎn)、電源供應(yīng)接點(diǎn)、接地電源接點(diǎn)、數(shù)據(jù)和地址接點(diǎn)等。在一實(shí)施例，所有的墊片設(shè)置在墊階層中的柱體內(nèi)。在另一實(shí)施例，墊片的設(shè)置，使得一些墊片或部分的一些墊片部分或完全地位于在墊階層中的柱體內(nèi)。墊片經(jīng)由一第二多條層間導(dǎo)電線電性耦接至在裝置階層中的譯碼裝置及其他電路。第二多條層間導(dǎo)電線包括在墊階層中，從柱體的外側(cè)延伸至柱體的內(nèi)側(cè)作為接觸的部分。其結(jié)果是，第二多條層間導(dǎo)電線并未通過在柱體內(nèi)存儲(chǔ)單元陣列的位置中。
[0010]為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。
【專利附圖】

【附圖說明】
[0011]圖1繪示一現(xiàn)有技術(shù)的存儲(chǔ)器裝置結(jié)構(gòu)的透視圖，現(xiàn)有技術(shù)的存儲(chǔ)器裝置結(jié)構(gòu)的存儲(chǔ)器陣列、X-譯碼裝置、Y-譯碼裝置、及其他外圍電路皆在同一層內(nèi)。
[0012]圖2A繪示一存儲(chǔ)器裝置結(jié)構(gòu)的分解透視圖，該存儲(chǔ)器裝置結(jié)構(gòu)的X-譯碼裝置與Y-譯碼裝置在存儲(chǔ)器陣列的下方。
[0013]圖2B繪示如圖2A所示存儲(chǔ)器裝置結(jié)構(gòu)的底部布局圖。
[0014]圖3A繪示一存儲(chǔ)器裝置結(jié)構(gòu)的分解透視圖，該存儲(chǔ)器裝置結(jié)構(gòu)的X-譯碼裝置與Y-譯碼裝置皆配置在存儲(chǔ)器陣列的下方。
[0015]圖3B繪示如圖3A所示存儲(chǔ)器裝置結(jié)構(gòu)裝置階層的布局圖。
[0016]圖4A繪示另一存儲(chǔ)器裝置結(jié)構(gòu)的分解透視圖，該存儲(chǔ)器裝置結(jié)構(gòu)的X-譯碼裝置與y_譯碼裝置皆配置在存儲(chǔ)器陣列的下方。
[0017]圖4B繪示如圖4A所示存儲(chǔ)器裝置結(jié)構(gòu)裝置階層的布局圖。
[0018]圖5繪示另一存儲(chǔ)器裝置結(jié)構(gòu)裝置階層的布局圖。
[0019]圖6繪示如圖3A與圖3B所示在裝置階層頂部上墊階層的俯視圖，圖中省略存儲(chǔ)器裝置結(jié)構(gòu)的陣列階層。
[0020]圖7繪示存儲(chǔ)器裝置結(jié)構(gòu)的簡(jiǎn)化剖面圖。
[0021]圖8A繪示在存儲(chǔ)單元陣列上執(zhí)行運(yùn)算的電路元件的方塊圖，圖中的任何數(shù)字或所有的電路元件可配置在柱體內(nèi)，而柱體由存儲(chǔ)單元陣列的邊緣所定義。
[0022]圖SB繪示如圖8A所示在裝置階層與陣列階層上方墊階層的方塊圖。
[0023]【主要元件符號(hào)說明】
[0024]100、200、300、400、700:存儲(chǔ)器裝置結(jié)構(gòu)
[0025]102、206、302、406、714:存儲(chǔ)器陣列
[0026]104、202、504、802a、802b:χ-譯碼裝置
[0027]106、204、506:y_ 譯碼裝置
[0028]108:外圍電路
[0029]110、112、208、210、310、312、314、316、408、410、412、414、620、622、630、634:側(cè)邊
[0030]212,214:整個(gè)長(zhǎng)度
[0031]216、328、436、718A、724A:區(qū)域
[0032]304、402、704:陣列階層[0033]306、404、500、702:裝置階層
[0034]308、426、708:襯底
[0035]318、416、502、606、716:柱體
[0036]320、322、324、326、418、420、422、424、428、430、432、434、602、604、608、610、616:部分
[0037]612a、612b、612c、612d、726、832a_d:墊片
[0038]614a、614b、614c、614d:導(dǎo)電線區(qū)域
[0039]618、624:寬度
[0040]626:長(zhǎng)度
[0041]628、632:距離
[0042]706、830:墊階層
[0043]710、720、722:圖案化多晶硅區(qū)域
[0044]712:介電層
[0045]718、724:層間導(dǎo)電線
[0046]800:邊緣
[0047]804a>804b:頁(yè)緩沖器
[0048]810:總線
[0049]812:數(shù)據(jù)輸入線
[0050]814:電路
[0051]816:控制器
[0052]818:塊
[0053]820a、820b、824a、824b、834a、834b、834c、834d:線
[0054]822a、822b、826a、826b、836a、836b、836c、836d:垂直互連段
【具體實(shí)施方式】
[0055]圖1至圖8提供本發(fā)明實(shí)施例的詳細(xì)說明。
[0056]圖1繪示一現(xiàn)有技術(shù)的存儲(chǔ)器裝置結(jié)構(gòu)的透視圖，此現(xiàn)有技術(shù)的存儲(chǔ)器裝置結(jié)構(gòu)的存儲(chǔ)器陣列、X-譯碼裝置、y-譯碼裝置、及其他外圍電路皆在同一層內(nèi)。存儲(chǔ)器裝置100包括存儲(chǔ)器陣列102與外圍電路，而外圍電路包括X-譯碼裝置104、y-譯碼裝置106、及在外圍區(qū)域(peripheral region)的其他外圍電路108。存儲(chǔ)器陣列102,與包括χ-譯碼裝置104、y-譯碼裝置106、及其他外圍電路108的外圍電路皆在同一層內(nèi)。具體來說，x_譯碼裝置104沿著側(cè)邊110相鄰于存儲(chǔ)器陣列102。y-譯碼裝置106沿著側(cè)邊112相鄰于存儲(chǔ)器陣列102。其他外圍電路108在相鄰于χ-譯碼裝置104與y-譯碼裝置106的區(qū)域中。其他外圍電路可包括頁(yè)緩沖器(page buffers)、感應(yīng)電路(sense circuitry)、控制電路(control circuit)、供應(yīng)電壓電路(supplyvoltage circuitry)、以及任何在存儲(chǔ)單元陣列內(nèi)的存儲(chǔ)單元上執(zhí)行運(yùn)算的其他電路。此外，另一外圍電路可包括處理器、專用邏輯(special purposelogic)、通訊界面(communication interfaces)、及其他能與存儲(chǔ)器陣列整合在單芯片(single chip)上的元件。
[0057]圖2A繪示一存儲(chǔ)器裝置結(jié)構(gòu)的分解透視圖，此存儲(chǔ)器裝置結(jié)構(gòu)的χ-譯碼裝置與y-譯碼裝置在存儲(chǔ)器陣列的下方。圖2B繪示如圖2A所示存儲(chǔ)器裝置結(jié)構(gòu)的布局圖。如圖2A與圖2B所示的存儲(chǔ)器裝置結(jié)構(gòu)200包括設(shè)置在存儲(chǔ)器陣列206下方的χ-譯碼裝置202與y-譯碼裝置204。y_譯碼裝置204對(duì)齊于柱體的第一側(cè)邊208，而柱體的第一側(cè)邊208由存儲(chǔ)器陣列206的邊緣所定義?；诒景l(fā)明目的χ-譯碼裝置202為包括輸入節(jié)點(diǎn)(inputnodes)與輸出節(jié)點(diǎn)(output nodes)的電路,輸入節(jié)點(diǎn)從地址源(source of addresse)接收地址信號(hào)，輸出節(jié)點(diǎn)直接連接包括存儲(chǔ)器陣列中個(gè)別字線的導(dǎo)體(conductors)，或者輸出節(jié)點(diǎn)電性耦接至與存儲(chǔ)器陣列中個(gè)別字線連接的導(dǎo)體?；诒景l(fā)明目的y_譯碼裝置204為包括輸入節(jié)點(diǎn)與輸出節(jié)點(diǎn)的電路，輸入節(jié)點(diǎn)從地址源(source of addresse)接收地址信號(hào)，輸出節(jié)點(diǎn)直接連接至導(dǎo)體傳送信號(hào)至控制用于在存儲(chǔ)器陣列中的個(gè)別位線的行選擇開關(guān)(column select switches)。當(dāng)在輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)、與在輸入節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間傳送信號(hào)的電路是完全配置在柱體內(nèi)時(shí)，χ-譯碼裝置是完全配置在柱體內(nèi)。當(dāng)在輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)、與在輸入節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間傳送信號(hào)的電路是完全配置在柱體內(nèi)時(shí)，y_譯碼裝置是完全配置在柱體內(nèi)。
[0058]y_譯碼裝置形成連接至用于位線的行選擇開關(guān)，其實(shí)質(zhì)上可分布遍及存儲(chǔ)器陣列的第一側(cè)邊208的整個(gè)長(zhǎng)度212。舉例來說，可有從譯碼輸出節(jié)點(diǎn)連接到鎖存(latch on)每一位線的行選擇開關(guān)的需求，及在陣列中每一或每一些行的存儲(chǔ)單元可根據(jù)需要存取個(gè)別位線。這可導(dǎo)致從外圍電路到陣列的數(shù)百或數(shù)千個(gè)到位線的連接的需求。
[0059]χ-譯碼裝置202對(duì)齊于柱體的第二側(cè)邊210，而柱體的第二側(cè)邊210由存儲(chǔ)器陣列的邊緣所定義。X-譯碼裝置形成連接至字線，而字線也可能實(shí)質(zhì)上數(shù)以千計(jì)分布跨過第二側(cè)邊210的整個(gè)長(zhǎng)度214。如果設(shè)置成延伸跨過陣列206整個(gè)寬度與長(zhǎng)度的X-譯碼裝置與整個(gè)y-譯碼裝置是完全地如圖2A所示的方式設(shè)置存儲(chǔ)器陣列的下方，那么譯碼裝置、或至少χ-譯碼裝置與陣列之間的連接(connection)與y_譯碼裝置和陣列之間的連接將重疊在區(qū)域216中。
[0060]圖3A繪示一存儲(chǔ)器裝置結(jié)構(gòu)的分解透視圖，該存儲(chǔ)器裝置結(jié)構(gòu)的X-譯碼裝置與y-譯碼裝置皆配置在存儲(chǔ)器陣列的下方。圖3B繪示如圖3A所示存儲(chǔ)器裝置結(jié)構(gòu)裝置階層(device level)的布局圖。在圖3A中的存儲(chǔ)器裝置結(jié)構(gòu)300包括陣列階層304及裝置階層306。如所示，裝置階層306可配置在陣列階層304的下方或陣列階層的上方。裝置階層306形成在襯底308上。陣列階層包括存儲(chǔ)器陣列302。
[0061]存儲(chǔ)器陣列可為疊層的薄膜晶體管(TFT)存儲(chǔ)器陣列，薄膜晶體管存儲(chǔ)器陣列由層間介電層(未繪示)隔開自裝置階層。范例的疊層的薄膜晶體管存儲(chǔ)器陣列與制造疊層的薄膜晶體管存儲(chǔ)器陣列的方法已揭露在標(biāo)題為“Thin Film Transistor, Non-VolatileMemory Device and Methods forFabricating the Same” 的美國(guó)專利 7，473，589B2 號(hào)中，該專利在此被納入?yún)⒖?，如同已被充分闡述。具體而言，存儲(chǔ)器陣可包括多層位線層。具體而言，在一疊層的薄膜晶體管存儲(chǔ)器陣列例子中，每一存儲(chǔ)單元疊層包括位線層、字線導(dǎo)電體、以及捕捉層，而捕捉層位于位線層與字線導(dǎo)電體之間。位線層為一薄膜，且位線層包括多個(gè)源極/漏極區(qū)域與溝道區(qū)域。所得到的結(jié)構(gòu)為疊層的薄膜晶體管存儲(chǔ)器陣列結(jié)構(gòu)。
[0062]存儲(chǔ)器陣列302具有第一側(cè)邊310、第二側(cè)邊310、第三側(cè)邊314以及第四側(cè)邊316。第一側(cè)邊310在第二側(cè)邊310的相反側(cè)，而第三側(cè)邊314在第四側(cè)邊316的相反側(cè)。側(cè)邊310、312、314以及316定義存儲(chǔ)器陣列的邊緣。存儲(chǔ)器陣列的邊緣定義柱體318 (由虛線表示)，而柱體318在存儲(chǔ)單元陣列的上方與下方兩方延伸。
[0063]柱體以一封閉的二維曲線(two-dimensional curve)的投影定義,如在此例中為存儲(chǔ)器陣列的邊緣，沿著相交(intersects)平面的軸線，而整個(gè)二維封閉曲線在平面內(nèi)。定義的二維曲線的邊緣可為正方形(square)、矩形(rectangle)、圓形(circle)、橢圓形(ellipse)或取決于制造過程的稍微不規(guī)則的形狀。在本申請(qǐng)中出于簡(jiǎn)化的目的，二維曲線以正方形(square)表示與描述。然而，可以理解的是此兩維曲線可以為任何形狀。
[0064]裝置階層306包括用于存儲(chǔ)器陣列302的χ-譯碼裝置與y_譯碼裝置。x_譯碼裝置與y-譯碼裝置設(shè)置在柱體318內(nèi)。χ-譯碼裝置的第一部分320在柱體內(nèi)對(duì)齊于存儲(chǔ)單元陣列的第一側(cè)邊310。χ-譯碼裝置的第二部分322在柱體內(nèi)對(duì)齊于存儲(chǔ)單元陣列的第二側(cè)邊312。此外，y_譯碼裝置的第一部分324對(duì)齊于存儲(chǔ)器陣列的第三側(cè)邊314。y-譯碼裝置的第二部分326對(duì)齊于存儲(chǔ)器陣列的第四側(cè)邊316。
[0065]裝置階層306亦包括柱體318內(nèi)的區(qū)域328，區(qū)域328并沒有設(shè)置χ-譯碼裝置與y-譯碼裝置的部分。其他外圍電路可設(shè)置在區(qū)域328內(nèi)。經(jīng)由將χ-譯碼裝置、y-譯碼裝置、以及外圍電路設(shè)置在柱體內(nèi)與存儲(chǔ)器陣列下方，減少了存儲(chǔ)器裝置結(jié)構(gòu)占用的空間(footprint)。
[0066]圖4A繪示另一存儲(chǔ)器裝置結(jié)構(gòu)的分解透視圖，該存儲(chǔ)器裝置結(jié)構(gòu)的X-譯碼裝置與y_譯碼裝置皆配置在存儲(chǔ)器陣列的下方。圖4B繪示如圖4A所示存儲(chǔ)器裝置結(jié)構(gòu)裝置階層的布局圖。如同圖3A與圖3B所示的存儲(chǔ)器裝置結(jié)構(gòu)，圖4A與圖4B所示的存儲(chǔ)器裝置結(jié)構(gòu)400包括陣列階層402與裝置階層404。裝置階層404安裝在襯底426上。襯底426可包括硅。陣列階層402包括存儲(chǔ)器陣列406。存儲(chǔ)器陣列具有邊緣，邊緣包括第一側(cè)邊408、第二側(cè)邊410、第三側(cè)邊412以及第四側(cè)邊414。第一側(cè)邊408在第二側(cè)邊410的相反偵牝而第三側(cè)邊412在第四側(cè)邊414的相反側(cè)。側(cè)邊408、410、412以及414定義存儲(chǔ)器陣列的邊緣。存儲(chǔ)器陣列的邊緣與垂直(normal)于陣列的軸線定義柱體416 (由虛線表示)，而柱體416在存儲(chǔ)器陣列的上方與下方兩方延伸。
[0067]裝置階層404包括χ-譯碼裝置與y_譯碼裝置，而x_譯碼裝置與y_譯碼裝置兩者皆設(shè)置在柱體416內(nèi)。具體而言，裝置階層404包括χ-譯碼裝置的第一部分418與第三部分420，χ-譯碼裝置的第一部分418與第三部分420對(duì)齊于存儲(chǔ)器陣列406的第一側(cè)邊408。χ-譯碼裝置的第二部分422與第四部分424對(duì)齊于存儲(chǔ)器陣列的第二側(cè)邊410。
[0068]此外，裝置階層包括y_譯碼裝置的第一部分428與第三部分430，y-譯碼裝置的第一部分418與第三部分420對(duì)齊于存儲(chǔ)單元陣列的第三側(cè)邊412。在裝置階層中，y_譯碼裝置的第二部分432與第四部分434對(duì)齊于存儲(chǔ)單元陣列的第四側(cè)邊。
[0069]裝置階層404亦包括柱體416內(nèi)的區(qū)域436，區(qū)域436中未設(shè)置x_譯碼裝置與y-譯碼裝置的部分。其他外圍電路可設(shè)置在區(qū)域436內(nèi)。
[0070]如圖3A、圖3B、圖4A與圖4B所示在另一實(shí)施例中的存儲(chǔ)器裝置結(jié)構(gòu)，可理解裝置階層可配置在存儲(chǔ)單元陣列的頂部上。在這另一實(shí)施例中，裝置階層可具有如所示實(shí)施例相同的布局，且可使用薄膜晶體管技術(shù)實(shí)施。在這實(shí)施例中的陣列可在硅大塊襯底(bulksubstrate)中實(shí)施。因此，x_譯碼裝置、y_譯碼裝置、以及外圍電路設(shè)置在柱體內(nèi)的存儲(chǔ)器陣列的上方，而柱體由存儲(chǔ)器陣列的邊緣所定義。
[0071]圖5繪示另一存儲(chǔ)器裝置結(jié)構(gòu)的裝置階層的布局圖。裝置階層500包括由虛線表示的柱體502。柱體502由在陣列區(qū)域中(未繪示)的存儲(chǔ)器陣列的邊緣與垂直(normal)于陣列的軸線所定義。裝置階層包括χ-譯碼裝置504與y-譯碼裝置506。χ-譯碼裝置504完全地設(shè)置在柱體內(nèi)，而y_譯碼裝置506完全地設(shè)置在柱體外側(cè)。在另一存儲(chǔ)器裝置結(jié)構(gòu)的實(shí)施例中，χ-譯碼裝置504完全地設(shè)置柱體外側(cè)，而I—譯碼裝置完全地設(shè)置在柱體內(nèi)。
[0072]如圖3A、圖3B、圖4A、圖4B與圖5所示在另一可替代存儲(chǔ)器裝置結(jié)構(gòu)的實(shí)施例中，陣列階層可包括疊層在彼此底部上的多層存儲(chǔ)器陣列階層，因此形成3D存儲(chǔ)器陣列。
[0073]在另一可替代的實(shí)施例中，χ-譯碼裝置與y_譯碼裝置可具有設(shè)置在裝置階層內(nèi)的柱體外側(cè)的部分。具體而言，在另一實(shí)施例中，譯碼裝置可設(shè)置在如圖3A、圖3B、圖4A、圖4B與圖5所示在裝置階層內(nèi)大致相同的配置，但非準(zhǔn)確地與存儲(chǔ)器陣列的側(cè)邊對(duì)準(zhǔn)。因此，譯碼裝置部分地設(shè)置在裝置階層內(nèi)的柱體外側(cè)。
[0074]圖6繪示如圖3A與圖3B所示在裝置階層的頂部上的墊階層(pad lever)的俯視圖，圖中省略存儲(chǔ)器裝置結(jié)構(gòu)的陣列階層。裝置階層包括X-譯碼裝置的第一部分602與第三部分604，χ-譯碼裝置的第一部分602與第三部分604設(shè)置在柱體606 (由正方形虛線表示)內(nèi)，而柱體606由在陣列階層中(未繪示)的存儲(chǔ)器陣列的邊緣所定義。裝置階層亦包括1-譯碼裝置的第一部分608與第二部分610，y-譯碼裝置的第一部分608與第二部分610設(shè)置在柱體606內(nèi)。
[0075]墊階層包括多個(gè)墊片(pad)，為簡(jiǎn)單起見，示出四個(gè)墊片612a_612d。但可有數(shù)十個(gè)墊片，或更多，這取決于所選定的互聯(lián)技術(shù)(interconnecttechnology)。墊片為導(dǎo)電板(conductive plate)或?qū)щ婓w(conductive body),用以形成連接到一個(gè)外部電路或?qū)Ь€墊片。在一實(shí)施例中，墊片612a-612d設(shè)置在墊階層中的柱體606內(nèi)。在另一實(shí)施例中，墊片612a-612d設(shè)置在墊階層中，使得一個(gè)或多個(gè)墊片的全部或部分設(shè)置在墊階層中的柱體606的外側(cè)。墊片可包括輸入/輸出區(qū)域(1/0 regions)，此輸入/輸出區(qū)域?yàn)樵趬|片上數(shù)據(jù)線(data lines)連接到外部電路(external circuitry)的區(qū)域。墊片亦可包括電源供應(yīng)(power supply)區(qū)域、接地供應(yīng)(ground supply)區(qū)域、以及數(shù)據(jù)地址(data address)區(qū)域。輸入/輸出連接可形成至在輸入/輸出區(qū)域的墊片，電源供應(yīng)(power supply)連接可形成至在電源區(qū)域(power regions)的墊片，接地連接(ground connections)可形成至在接地區(qū)域(ground regions)的墊片，以及數(shù)據(jù)地址連接可形成至在地址(addressregions)區(qū)域的墊片。多個(gè)導(dǎo)電線614a_614d f禹接墊片至裝置階層。導(dǎo)電線614a_614d具有從柱體606外側(cè)(在陣列階層中)延伸至柱體內(nèi)側(cè)(在墊階層中)的部分(如616)，而在墊階層中形成接觸。因此，導(dǎo)電線未穿過在陣列階層(未繪出)中的存儲(chǔ)單元陣列。
[0076]每一導(dǎo)電線具有寬度，使得導(dǎo)電線可設(shè)置的區(qū)域?yàn)橐罁?jù)結(jié)構(gòu)做有效的布局和連接而布置。具體而言，導(dǎo)電線區(qū)域614c具有寬度618,寬度618為導(dǎo)電線區(qū)域614c的相反側(cè)620、622之間的距離。每一 χ-譯碼裝置與y_譯碼裝置的部分具有寬度與長(zhǎng)度。例如，x_譯碼裝置的第二部分604具有寬度624。y_譯碼裝置的第一部分608具有長(zhǎng)度626。第一距離628為導(dǎo)電線區(qū)域的側(cè)邊620與柱體606的側(cè)邊630之間的距離。第二距離632為導(dǎo)電線區(qū)域的側(cè)邊622與柱體606的側(cè)邊634之間的距離。導(dǎo)電線區(qū)域614c具有寬度618且設(shè)置在墊階層中，使得距離628大于χ-譯碼裝置的第二部分604的寬度624，及第二距離632大于y_譯碼裝置的第一部分608的長(zhǎng)度626。這可應(yīng)用到所有的導(dǎo)電線區(qū)域614a_614d，使得前面提及的從任何導(dǎo)電線的側(cè)邊至柱體相反側(cè)的距離大于相鄰于X-譯碼裝置與y-譯碼裝置的部分的相對(duì)應(yīng)寬度與長(zhǎng)度。因此，在墊階層中耦接裝置階層至墊片的導(dǎo)電線與在裝置階層中的導(dǎo)電線非在裝置階層的同一區(qū)域中，而此裝置階層中的導(dǎo)電線連接譯碼裝置至在陣列階層中的存儲(chǔ)器陣列。
[0077]圖7繪示存儲(chǔ)器裝置結(jié)構(gòu)700例子的簡(jiǎn)化剖面圖，存儲(chǔ)器裝置結(jié)構(gòu)700具有裝置階層702、陣列階層704、以及墊階層706。這些階層配置在襯底708上。
[0078]陣列階層704包括存儲(chǔ)器陣列714，而存儲(chǔ)器陣列714具有位線與字線。存儲(chǔ)器陣列714的邊緣定義柱體716，而柱體716在陣列階層704中的存儲(chǔ)器陣列的上方與下方兩方延伸。
[0079]裝置階層包括用以形成外圍電路的邏輯設(shè)備，其包括X-譯碼裝置、Y-譯碼裝置、以及其他外圍電路。圖示說明簡(jiǎn)化設(shè)置在柱體716內(nèi)該邏輯設(shè)備的部件?；趩l(fā)的目的，三個(gè)圖案化多晶硅區(qū)域710、720與722在如所示裝置階層內(nèi)的多晶硅層中。值得注意的是，實(shí)際上有數(shù)千或數(shù)百萬(wàn)的圖案化多晶硅區(qū)域可配置在多晶硅層中，而多晶硅層在裝置階層中的柱體內(nèi)。介電層712延伸在圖案化多晶硅區(qū)域710、720與722及襯底708之間。圖案化多晶硅區(qū)域710、720與722可為相對(duì)應(yīng)的晶體管的柵極，而晶體管具有在襯底708中的源極/漏極(未繪示)。χ-譯碼裝置或y_譯碼裝置的部分可形成在圖案化多晶硅區(qū)域710中，而其他外圍電路可形成在圖案化多晶硅區(qū)域720與722中。而圖案化多晶硅區(qū)域710、720與722在柱體716內(nèi)。裝置階層亦包括各種互聯(lián)件(interconnects) 728,730,732與734，如設(shè)置在柱體716內(nèi)的圖案化金屬層及介層窗(vias)?；ヂ?lián)件728、730、732與734連接圖案化多晶硅區(qū)域710、720與722在一起。因此，如所示實(shí)施例中，x_譯碼裝置或y_譯碼裝置的部分與其他外圍電路設(shè)置在柱體716內(nèi)。在此例中，區(qū)域718A代表χ-譯碼裝置與1-譯碼裝置兩者之一的一個(gè)輸出節(jié)點(diǎn)，或χ-譯碼裝置與1-譯碼裝置兩者的輸出節(jié)點(diǎn)，X-譯碼裝置與1-譯碼裝置兩者的輸出節(jié)點(diǎn)皆位于柱體716內(nèi)，且X-譯碼裝置與y-譯碼裝置連接至相對(duì)應(yīng)的多條層間(inter-level)導(dǎo)電線中的層間導(dǎo)電線(如718)。
[0080]第一多條層間導(dǎo)電線中的層間導(dǎo)電線718連接字線或位線兩者之一至χ-譯碼裝置與y-譯碼裝置的部分，其中字線或位線在陣列階層704中的存儲(chǔ)單元中，而χ-譯碼裝置與y-譯碼裝置的部分位于圖案化多晶硅區(qū)域710中。具體而言，層間導(dǎo)電線718延伸至襯底708而發(fā)生連接，使得在此例中是直接與晶體管的源極/漏極區(qū)域(未繪示)接觸，導(dǎo)電的圖案化多晶硅區(qū)域710作為晶體管的柵極。層間導(dǎo)電線可替代地連接到在圖案化多晶硅元件中的著陸區(qū)域(landing area)、金屬線、或在裝置階層中的其他互聯(lián)結(jié)構(gòu)。層間導(dǎo)電線718的部分從在陣列階層中的柱體延伸出去，使得導(dǎo)電線不穿過在陣列階層中的存儲(chǔ)器陣列714。
[0081]第二多條層間導(dǎo)電線中的層間導(dǎo)電線724連接裝置階層至在墊階層706中的墊片726。具體而言，層間導(dǎo)電線724從墊片726延伸，且在此例中與在區(qū)域724A中的襯底708直接接觸。在一例中，區(qū)域724A為在輸入/輸出驅(qū)動(dòng)器上的輸入節(jié)點(diǎn)(input node)，而輸入/輸出驅(qū)動(dòng)器提供地址信號(hào)給譯碼裝置。層間導(dǎo)電線可替代地連接到在圖案化多晶硅元件中的著陸區(qū)域、金屬線、或在裝置階層中得其他互聯(lián)結(jié)構(gòu)。在此例中，經(jīng)由層間導(dǎo)電線724與襯底直接接觸，墊片連接至其他外圍電路，而此其他外圍電路位于圖案化多晶硅區(qū)域722內(nèi)。層間導(dǎo)電線724具有延伸出在陣列階層中柱體并延伸回在墊階層的柱體內(nèi)的部分。因此，層間導(dǎo)電線未穿過在陣列階層中的存儲(chǔ)器陣列714。
[0082]在另一實(shí)施例中，裝置階層可在陣列階層上方。在又另一替代實(shí)施中，陣列階層可包括多層存儲(chǔ)單元陣列階層，因此建立3D存儲(chǔ)單元陣列。
[0083]圖8A繪示在裝置階層中電路元件的方塊圖，電路元件可設(shè)置在柱體內(nèi)，而柱體由存儲(chǔ)器陣列的邊緣800定義，其投影在圖8A中所示的裝置階層上方，如使用啟發(fā)式虛線表示。方塊圖包括存儲(chǔ)單元陣列，且在所示陣列階層中的存儲(chǔ)單元陣列具有邊緣800，如延伸在裝置階層中所有所示的電路元件上。然而，可以理解的是所示的電路元件的任何數(shù)量可在存儲(chǔ)單元陣列下方。同樣可以理解的是階層可切換，使得在陣列階層中的存儲(chǔ)單元陣列為在在裝置階層中的電路元件的下方。
[0084]在此例中，電路元件在柱體內(nèi)側(cè)，電路元件包括χ-譯碼裝置802a與802b的部分，此χ-譯碼裝置802a與802b的部分耦接至在陣列階層中的存儲(chǔ)器陣列的字線。x_譯碼裝置802a與802b的部分耦接至字線，經(jīng)由線820a與820b至垂直互連段(verticalinterconnection segments),垂直互連段以符號(hào)822a與822b表示。y_譯碼裝置的部分與頁(yè)緩沖器804a與804b稱接至總體位線(global bit line),經(jīng)由線824a與824b至垂直互連段，垂直互連段以符號(hào)826a與826b表示?？傮w位線耦接至局部位線(local bit line),而局部位線沿著在陣列階層中的存儲(chǔ)器陣列中的行(columns)布置。一部分或全部的每個(gè)垂直互連段822a、822b、826a與826b的兩者之一延伸至柱體外側(cè)，而柱體由存儲(chǔ)器陣列的邊緣800定義，其中存儲(chǔ)器陣列的邊緣800位于裝置階層與陣列階層之間。
[0085]在總線(bus) 810上，提供地址(address)給χ-譯碼裝置802a與802b的部分、y-譯碼裝置的部分、以及頁(yè)緩沖器804a與804b，地址可選擇地從墊階層(繪示在圖SB中)，或從在裝置階層中的輸入/輸出端提供。數(shù)據(jù)經(jīng)由從其他電路數(shù)據(jù)814的數(shù)據(jù)輸入線812供應(yīng)，例如特殊用途的應(yīng)用電路(special purpose application circuitry)或模塊的組合(combination ofmodules),模塊的組合提供由存儲(chǔ)單元陣列支持的系統(tǒng)單芯片的功能(system-on-a-chip functionality)。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入線812至輸入/輸出(1/0)端供應(yīng)，可選擇地從墊階層(繪示在圖SB中)，或從在裝置階層中的輸入/輸出端，或至內(nèi)部或外部的其他數(shù)據(jù)終點(diǎn)(data destinations)的集成電路存儲(chǔ)器。
[0086]控制器816提供信號(hào)以控制偏置安排供應(yīng)電壓(bias arrangementsuppIyvoltages)的應(yīng)用，偏置安排供應(yīng)電壓透過電壓供應(yīng)(voltage supply)或在塊818(block818)中的供給產(chǎn)生或提供以進(jìn)行本文所描述的各種操作。這些操作包括編輯或擦除操作，以及讀取操作?？刂破骺墒褂萌绫绢I(lǐng)域已知的特殊用途邏輯電路(special-purposelogic circuitry)實(shí)施。在另一實(shí)施例中，控制器包括一般用途處理器(general-purposeprocessor)，一般用途處理器可在相同集成電路上實(shí)施，而集成電路執(zhí)行計(jì)算機(jī)程序以控制裝置的操作。在又其他實(shí)施例中，特殊用途邏輯電路與一般用途處理器組合可用于控制器的執(zhí)行。
[0087]圖SB繪示如圖8A所示墊階層830在裝置階層與陣列階層上方的方塊圖。陣列階層包括具邊緣800的存儲(chǔ)器陣列，邊緣800定義柱體。裝置階層包括多個(gè)墊片832a-d。裝置階層稱接至墊片，經(jīng)由線834a-d稱接至垂直互連段(vertical interconnectionsegments),垂直互連段以符號(hào)836a_d表不。一部分的每個(gè)垂直互連段836a_d或全部的每個(gè)垂直互連段836a-d的兩者其中之一延伸至柱體外側(cè)，而柱體由存儲(chǔ)器陣列的邊緣800定義，其中存儲(chǔ)器陣列的邊緣800位于裝置階層與墊階層之間。
[0088]綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種存儲(chǔ)器裝置，包括: 一存儲(chǔ)單元陣列，是在一陣列階層中，該存儲(chǔ)單元陣列具有多個(gè)側(cè)邊，該多個(gè)側(cè)邊定義一邊緣； 一 X-譯碼裝置與一 1-譯碼裝置，是在一裝置階層中，該X-譯碼裝置與該y_譯碼裝置其中一個(gè)或兩者是至少部分地設(shè)置在一柱體內(nèi)，該柱體由該邊緣所定義；以及 多條層間導(dǎo)電線，是連接在該裝置階層內(nèi)的該X-譯碼裝置與該I—譯碼裝置至該陣列階層中的多條位線與多條字線，該多個(gè)層間導(dǎo)電線具有多個(gè)部分，該多個(gè)部分從該柱體外側(cè)延伸到該柱體內(nèi)側(cè)以在該陣列階層中形成接觸。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中該X-譯碼裝置與該y_譯碼裝置兩者是完全地設(shè)置在該柱體內(nèi)。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中: 該X-譯碼裝置的一第一部分是對(duì)齊于該陣列的一第一側(cè)邊，及該X-譯碼裝置的一第二部分是對(duì)齊于該陣列的一第二側(cè)邊，該陣列的該第一側(cè)邊與該第二側(cè)邊是在相反側(cè)；以及 該1-譯碼裝置的一第一部分是對(duì)齊于該陣列的一第三側(cè)邊，及該1-譯碼裝置的一第二部分是對(duì)齊于該陣列的一第四側(cè)邊，該第三側(cè)邊與該第四側(cè)邊是在相反側(cè)及交叉于該陣列的該第一側(cè)邊與該第二側(cè)邊。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器裝置，其中: 該X-譯碼裝置的一第三部分是對(duì)齊于該陣列的該第一側(cè)邊，及該X-譯碼裝置的一第四部分是對(duì)齊于該陣列的該第二側(cè)邊；以及 該1-譯碼裝置的一第三部分是對(duì)齊于該陣列的該第三側(cè)邊，及該1-譯碼裝置的一第四部分是對(duì)齊于該陣列的該第四側(cè)邊。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，進(jìn)一步包括: 多個(gè)頁(yè)緩沖器，是在該裝置階層中，該多個(gè)頁(yè)緩沖器設(shè)置在該柱體內(nèi)。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，進(jìn)一步包括: 一控制器電路與一供應(yīng)電壓電路，是在該裝置階層中，該控制器電路與該供應(yīng)電壓電路設(shè)置在該柱體內(nèi)。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，進(jìn)一步包括: 多個(gè)接墊，是在一墊階層中，該墊階層是與該裝置階層與該陣列階層隔開，該多個(gè)接墊至少部分地設(shè)置在該柱體內(nèi)；以及 一第二多條層間導(dǎo)電線，被耦接在該多個(gè)接墊與該裝置階層之間，該多個(gè)第二多條層間導(dǎo)電線的一部分從該柱體外側(cè)延伸到該柱體內(nèi)側(cè)以在該墊階層中形成接觸。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器裝置，其中: 每一該X-譯碼裝置的該多個(gè)部分具有一相對(duì)應(yīng)的一 X-譯碼裝置寬度與X-譯碼裝置長(zhǎng)度，每一該I—譯碼裝置的該多個(gè)部分具有一相對(duì)應(yīng)的一 I—譯碼裝置寬度與I—譯碼裝置長(zhǎng)度；以及包括: 第一與第二距離，該第一距離是該多個(gè)第二多條層間導(dǎo)電線中的一個(gè)第二多條層間導(dǎo)電線的一第一側(cè)與相對(duì)的該柱體的一側(cè)之間的距離，該柱體的該側(cè)為相反于該多個(gè)第二多條層間導(dǎo)電線中的該一個(gè)第二多條層間導(dǎo)電線的該第一側(cè)，該第二距離是該多個(gè)第二多條層間導(dǎo)電線中的該一個(gè)第二多條層間導(dǎo)電線的一第二側(cè)與相對(duì)的該柱體的一側(cè)之間的距離，該柱體的該側(cè)為相反于該多個(gè)第二多條層間導(dǎo)電線中的該一個(gè)的該第二側(cè)，該第一距離小于該第二距離，該第一距離大于該X-譯碼裝置寬度與該1-譯碼裝置寬度兩者，該第二距離大于該X-譯碼裝置長(zhǎng)度與該1-譯碼裝置長(zhǎng)度兩者。
9.根據(jù)權(quán)利要求7所述的存儲(chǔ)器裝置，其中該多個(gè)第一次提及的多條層間導(dǎo)電線是設(shè)置在該裝置階層中的一第一多個(gè)區(qū)域中，及該多個(gè)第二多條層間導(dǎo)電線是設(shè)置在該裝置階層中的一第二多個(gè)區(qū)域中，該第一多個(gè)區(qū)域不同于該第二多個(gè)區(qū)域。
10.根據(jù)權(quán)利要求7所述的存儲(chǔ)器裝置，其中該多個(gè)接墊中的一接墊包括一輸入/輸出墊片區(qū)域、一電源墊片區(qū)域、一接地墊片區(qū)域、以及一地址墊片區(qū)域。
11.一種制造存儲(chǔ)器裝置的方法，包括: 形成一存儲(chǔ)單元陣列在一陣列階層中，該存儲(chǔ)單元陣列具有多個(gè)側(cè)邊定義一邊緣； 形成一 X-譯碼裝置與一 1-譯碼裝置在一裝置階層中，該X-譯碼裝置與該y_譯碼裝置至少部分地設(shè)置在一柱體內(nèi)，該柱體由該邊緣所定義；以及 形成多條層間導(dǎo)電線連接在該裝置階層中的該X-譯碼裝置與該I—譯碼裝置至該陣列階層中的多條位線與多條字線，該多個(gè)層間導(dǎo)電線具有多個(gè)部分從該柱體外側(cè)延伸到該柱體內(nèi)側(cè)以在該陣列階層中形成接觸。
12.根據(jù)權(quán)利要求11所述的制造方法，其中該X-譯碼裝置與該y_譯碼裝置兩者是完全地設(shè)置在該柱體內(nèi)， 該柱體由該邊緣所定義。
13.根據(jù)權(quán)利要求11所述的制造方法，其中: 該X-譯碼裝置的一第一部分是對(duì)齊于該陣列的一第一側(cè)邊，及該X-譯碼裝置的一第二部分是對(duì)齊于該陣列的一第二側(cè)邊，該陣列的該第一側(cè)邊與該第二側(cè)邊是在相反側(cè)；以及 該1-譯碼裝置的一第一部分是對(duì)齊于該陣列的一第三側(cè)邊，及該1-譯碼裝置的一第二部分是對(duì)齊于該陣列的一第四側(cè)邊，該第三側(cè)邊與該第四側(cè)邊是在相反側(cè)及交叉于該陣列的該第一側(cè)邊與該第二側(cè)邊。
14.根據(jù)權(quán)利要求13所述的制造方法，其中: 該X-譯碼裝置的一第三部分是對(duì)齊于該陣列的該第一側(cè)邊，及該X-譯碼裝置的一第四部分是對(duì)齊于該陣列的該第二側(cè)邊；以及 該I—譯碼裝置的一第三部分是對(duì)齊于該陣列的該第三側(cè)邊，及該I—譯碼裝置的一第四部分是對(duì)齊于該陣列的該第四側(cè)邊。
15.根據(jù)權(quán)利要求11所述的制造方法，進(jìn)一步包括: 形成多個(gè)頁(yè)緩沖器在該裝置階層中，該多個(gè)頁(yè)緩沖器設(shè)置在該柱體內(nèi)。
16.根據(jù)權(quán)利要求11所述的制造方法，進(jìn)一步包括: 形成一控制器電路與一供應(yīng)電壓電路在該裝置階層中，該控制器電路與該供應(yīng)電壓電路設(shè)置在該柱體內(nèi)。
17.根據(jù)權(quán)利要求11所述的制造方法，進(jìn)一步包括: 形成多個(gè)接墊在一墊階層中，該墊階層是與該裝置階層與該陣列階層隔開，該多個(gè)接墊至少部分設(shè)置在該柱體內(nèi)；以及 形成一第二多條層間導(dǎo)電線耦接在該多個(gè)接墊與該裝置階層之間，該多個(gè)第二多條層間導(dǎo)電線的一部分從該柱體外側(cè)延伸到該柱體內(nèi)側(cè)以在該墊階層中形成接觸。
18.根據(jù)權(quán)利要求17所述的制造方法，其中: 每一該X-譯碼裝置的該多個(gè)部分具有一相對(duì)應(yīng)的一 X-譯碼裝置寬度與X-譯碼裝置長(zhǎng)度，每一該I—譯碼裝置的該多個(gè)部分具有一相對(duì)應(yīng)的一 y—譯碼裝置寬度與I—譯碼裝置長(zhǎng)度；以及包括: 第一與第二距離，該第一距離是該多個(gè)第二多條層間導(dǎo)電線中的一個(gè)第二多條層間導(dǎo)電線的一第一側(cè)與相對(duì)的該柱體的一側(cè)之間的距離，該柱體的該側(cè)為相反于該多個(gè)第二多條層間導(dǎo)電線的該一個(gè)的該第一側(cè)，該第二距離是該多個(gè)第二多條層間導(dǎo)電線中的該一個(gè)第二多條層間導(dǎo)電線的一第二側(cè)與相對(duì)的該柱體的一側(cè)之間的距離，該柱體的該側(cè)為相反于該多個(gè)第二多條層間導(dǎo)電線中的該一個(gè)第二多條層間導(dǎo)電線的該第二側(cè)，該第一距離小于該第二距離，該第一距離大于該X-譯碼裝置寬度與該y_譯碼裝置寬度兩者，該第二距離大于該X-譯碼裝置長(zhǎng)度與該I—譯碼裝置長(zhǎng)度兩者。
19.根據(jù)權(quán)利要求17所述的制造方法，其中該多個(gè)第一次提及的多條層間導(dǎo)電線是設(shè)置在該裝置階層中的一第一多個(gè)區(qū)域中，及該多個(gè)第二多條層間導(dǎo)電線是設(shè)置在該裝置階層中的一第二多個(gè)區(qū)域中，該第一多個(gè)區(qū)域不同于該第二多個(gè)區(qū)域。
20.根據(jù)權(quán)利要求17所述的制造方法，其中該多個(gè)接墊中的一接墊包括一輸入/輸出墊片區(qū)域、一電源墊片區(qū)域、一接地墊片區(qū)域、以及一地址墊片區(qū)域。
【文檔編號(hào)】G11C8/10GK103928046SQ201310015908
【公開日】2014年7月16日 申請(qǐng)日期:2013年1月16日 優(yōu)先權(quán)日:2013年1月16日
【發(fā)明者】陳士弘 申請(qǐng)人:旺宏電子股份有限公司