專利名稱：優(yōu)化錯誤糾錯機制的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃存技術(shù)領(lǐng)域，尤其涉及一種優(yōu)化錯誤糾錯機制的方法及裝置。
背景技術(shù)：
隨著工藝水平的提升，閃存(Flash)的容量越來越大，但隨之會產(chǎn)生一系列數(shù)據(jù)穩(wěn)定性方面的問題，錯誤糾錯機制(ECC機制)對于閃存(Flash)的數(shù)據(jù)穩(wěn)定性至關(guān)重要，而且錯誤糾錯機制(ECC機制)的糾錯能力越大，硬件資源也就消耗越大，錯誤糾錯機制(ECC機制)有4個主要的模塊:1.編碼模塊；2.校正子計算模塊；3.計算錯誤多項式模塊；4.求解錯誤位置并改正錯誤的改正模塊。隨著閃存(Flash)芯片的邏輯門數(shù)越來越多，如果不做相應(yīng)的邏輯優(yōu)化，那么芯片的面積就會越來越大，成本也就會隨之越來越高，不利于市場的競爭。因此對閃存(Flash)芯片中硬件資源占有比重較大的錯誤糾錯機制(ECC機制)進行優(yōu)化是很有必要的。發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種優(yōu)化錯誤糾錯機制的方法及裝置，旨在減少錯誤糾錯機制的邏輯門數(shù)。
為了達到上述目的，本發(fā)明提出一種優(yōu)化錯誤糾錯機制的方法，包括:
由錯誤糾錯機制的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位；
由所述錯誤糾錯機制的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
優(yōu)選地，所述錯誤糾錯機制的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位的步驟包括:
對移位寄存器發(fā)送第一控制信號，控制所述移位寄存器進行編碼模塊中對原始數(shù)據(jù)的編碼；
根據(jù)編碼結(jié)果獲取所述原始數(shù)據(jù)的奇偶校驗位。
優(yōu)選地，所述錯誤糾錯機制的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子的步驟包括:
對移位寄存器發(fā)送第二控制信號，控制所述移位寄存器進行校正子計算模塊中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算；
根據(jù)計算結(jié)果獲取所述錯誤糾錯機制所需的校正子。
優(yōu)選地，所述移位寄存器為線性反饋移位寄存器。
本發(fā)明還提出一種優(yōu)化錯誤糾錯機制的裝置，包括:
編碼模塊，通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位;
校正子計算模塊，通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
優(yōu)選地，所述編碼模塊包括:
控制編碼單元，用于對移位寄存器發(fā)送第一控制信號，控制所述移位寄存器進行編碼模塊中對原始數(shù)據(jù)的編碼；
第一獲取單元，用于根據(jù)編碼結(jié)果獲取所述原始數(shù)據(jù)的奇偶校驗位。
優(yōu)選地，所述校正子計算模塊包括:
控制計算單元，用于對移位寄存器發(fā)送第二控制信號，控制所述移位寄存器進行校正子計算模塊中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算；
第二獲取單元，用于根據(jù)計算結(jié)果獲取所述錯誤糾錯機制所需的校正子。
優(yōu)選地，所述移位寄存器為線性反饋移位寄存器。
本發(fā)明提出的一種優(yōu)化錯誤糾錯機制的方法及裝置，通過讓錯誤糾錯機制中的編碼模塊和校正子計算模塊根據(jù)不同的控制信號共用同一移位寄存器的方式，優(yōu)化了錯誤糾錯機制的工作模式，既保證了錯誤糾錯機制的糾錯性能，又能減少錯誤糾錯機制的邏輯門數(shù)，從而減少閃存芯片的面積和設(shè)計成本，提高了閃存芯片的市場競爭力。


圖1是本發(fā)明優(yōu)化錯誤糾錯機制的方法較佳實施例的流程示意圖2是本發(fā)明優(yōu)化錯誤糾錯機制的方法較佳實施例中由錯誤糾錯機制的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位的流程示意圖3是本發(fā)明優(yōu)化錯誤糾錯機制的方法較佳實施例中由所述錯誤糾錯機制的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子的流程示意圖4是本發(fā)明優(yōu)化錯誤糾錯機制的裝置較佳實施例的結(jié)構(gòu)示意圖5是本發(fā)明優(yōu)化錯誤糾錯機制的裝置較佳實施例中編碼模塊的結(jié)構(gòu)示意圖6是本發(fā)明優(yōu)化錯誤糾錯機制的裝置較佳實施例中校正子計算模塊的結(jié)構(gòu)示意圖。
為了使本發(fā)明的技術(shù)方案更加清楚、明了，下面將結(jié)合附圖作進一步詳述。
具體實施方式
本發(fā)明實施例的解決方案主要是:通過讓錯誤糾錯機制中的編碼模塊和校正子計算模塊根據(jù)不同的控制信號共用同一移位寄存器的方式，優(yōu)化了錯誤糾錯機制的工作模式，既保證了錯誤糾錯機制的糾錯性能，又能減少錯誤糾錯機制的邏輯門數(shù)。
如圖1所示，本發(fā)明較佳實施例提出一種優(yōu)化錯誤糾錯機制的方法，包括:
步驟S101，由錯誤糾錯機制的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位；
假設(shè)錯誤糾錯機制的最大糾錯能力是30bits，且在伽羅華域13域下，則在原始數(shù)據(jù)經(jīng)過錯誤糾錯機制時，首先由錯誤糾錯機制的編碼模塊對原始數(shù)據(jù)進行編碼，然后求出編碼之后的奇偶校驗位，編碼過程中采用的是移位寄存器去編碼。根據(jù)假設(shè)的條件則奇偶校驗位的長度是13*30=390bits，那么就需要一個390bits的移位寄存器去存儲奇偶校驗位。
步驟S102，由所述錯誤糾錯機制的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
在步驟SlOl求出奇偶校驗位后，由所述錯誤糾錯機制的校正子計算模塊計算獲取所述錯誤糾錯機制后續(xù)操作所需的校正子，校正子計算模塊主要是根據(jù)需要解碼的數(shù)據(jù)來進行計算，而解碼的數(shù)據(jù)是由原始數(shù)據(jù)和步驟SlOl計算出來的奇偶校驗位組成。那么在假設(shè)錯誤糾錯機制的最大糾錯能力是30bits的條件下，校正子最多有2*30個，設(shè)校正子為S1，S2，……S60，由于是2進制糾錯碼(BCH碼)，則關(guān)系式S2n= Sn2成立，那么就只需要計算奇數(shù)編號的校正子Sn，根據(jù)假設(shè)的條件，就只有30個校正子需要計算，共有30*13=390bits，即需要390bits的寄存器去存放校正子，且校正子計算模塊也是用的移位寄存器。由上可知，由于編碼模塊計算奇偶校驗位和校正子計算模塊計算校正子都是用的移位寄存器，而且都需要相同位數(shù)的寄存器去存放，因此編碼模塊和校正子計算模塊可以共用一套移位寄存器，這符合邏輯。校正子計算模塊通過步驟SlOl中的移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
本發(fā)明較佳實施例中移位寄存器優(yōu)選為線性反饋移位寄存器，線性反饋移位寄存器有η個寄存器,前一級的輸入對后一級的輸入有很大的關(guān)系，后一級的輸出又影響著前一級的結(jié)果。取每一級寄存器的輸出，就組成了需要的一組移位寄存器值，然后對線性反饋移位寄存器發(fā)送不同的控制信號來控制線性反饋移位寄存器是進行編碼模塊的工作還是進行校正子計算模塊的工作，以此實現(xiàn)錯誤糾錯機制中編碼模塊和校正子計算模塊對線性反饋移位寄存器的復用。
則在步驟SlOl中，具體地，首先對線性反饋移位寄存器發(fā)送第一控制信號，線性反饋移位寄存器識別第一控制信號后，進行編碼模塊中對原始數(shù)據(jù)的編碼，取線性反饋移位寄存器的輸出值為編碼的結(jié)果，即為所述原始數(shù)據(jù)的奇偶校驗位。
在步驟S102中，具體地，首先對線性反饋移位寄存器發(fā)送第二控制信號，線性反饋移位寄存器識別 第二控制信號后，進行校正子計算模塊中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算，取線性反饋移位寄存器的輸出值為計算的結(jié)果，即為所述錯誤糾錯機制所需的校正子。
具體地,如圖2所示,上述步驟SlOl可以包括:
步驟S1011，對移位寄存器發(fā)送第一控制信號，控制所述移位寄存器進行編碼模塊中對原始數(shù)據(jù)的編碼；
步驟S1012，根據(jù)編碼結(jié)果獲取所述原始數(shù)據(jù)的奇偶校驗位。
具體地,如圖3所示,上述步驟S102可以包括:
步驟S1021，對移位寄存器發(fā)送第二控制信號，控制所述移位寄存器進行校正子計算模塊中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算；
步驟S1022，根據(jù)計算結(jié)果獲取所述錯誤糾錯機制所需的校正子。
本實施例通過上述方案，讓錯誤糾錯機制中的編碼模塊和校正子計算模塊根據(jù)不同的控制信號共用同一移位寄存器的方式，優(yōu)化了錯誤糾錯機制的工作模式，既保證了錯誤糾錯機制的糾錯性能，又能減少錯誤糾錯機制的邏輯門數(shù)，從而減少閃存芯片的面積和設(shè)計成本，提高了閃存芯片的市場競爭力。
如圖4所示，本發(fā)明較佳實施例提出一種優(yōu)化錯誤糾錯機制的裝置，包括:編碼模塊401、校正子計算模塊402以及移位寄存器403，其中:
編碼模塊401，通過一移位寄存器403對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位；
假設(shè)錯誤糾錯機制的最大糾錯能力是30bits，且在伽羅華域13域下，則在原始數(shù)據(jù)經(jīng)過錯誤糾錯機制時，首先由錯誤糾錯機制的編碼模塊401對原始數(shù)據(jù)進行編碼，然后求出編碼之后的奇偶校驗位，編碼過程中采用的是移位寄存器403去編碼。根據(jù)假設(shè)的條件則奇偶校驗位的長度是13*30=390bits，那么就需要一個390bits的移位寄存器去存儲奇偶校驗位。
校正子計算模塊402，通過所述移位寄存器403對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
在編碼模塊401求出奇偶校驗位后，由所述錯誤糾錯機制的校正子計算模塊402計算獲取所述錯誤糾錯機制后續(xù)操作所需的校正子，校正子計算模塊402主要是根據(jù)需要解碼的數(shù)據(jù)來進行計算，而解碼的數(shù)據(jù)是由原始數(shù)據(jù)和編碼模塊401計算出來的奇偶校驗位組成。那么在假設(shè)錯誤糾錯機制的最大糾錯能力是30bits的條件下，校正子最多有2*30個，設(shè)校正子為SI，S2，……S60，由于是2進制糾錯碼(BCH碼)，則關(guān)系式S2n= Sn2成立，那么就只需要計算奇數(shù)編號的校正子Sn，根據(jù)假設(shè)的條件，就只有30個校正子需要計算，共有30*13=390bits，即需要390bits的寄存器去存放校正子，且校正子計算模塊402也是用的移位寄存器。由上可知，由于編碼模塊401計算奇偶校驗位和校正子計算模塊402計算校正子都是用的移位寄存器，而且都需要相同位數(shù)的寄存器去存放，因此編碼模塊401和校正子計算模塊402可以共用一套移位寄存器403，這符合邏輯。校正子計算模塊402通過編碼模塊401中的移位寄存器403對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
本發(fā)明較佳實施例中移位寄存器403優(yōu)選為線性反饋移位寄存器，線性反饋移位寄存器有η個寄存器,前一級的輸入對后一級的輸入有很大的關(guān)系，后一級的輸出又影響著前一級的結(jié)果。取每一級寄存器的輸出，就組成了需要的一組移位寄存器值，然后對線性反饋移位寄存器發(fā)送不同的控制信號來控制線性反饋移位寄存器是進行編碼模塊401的工作還是進行校正子計算模塊4 02的工作，以此實現(xiàn)錯誤糾錯機制中編碼模塊401和校正子計算模塊402對線性反饋移位寄存器的復用。
則編碼模塊401，具體地，首先對線性反饋移位寄存器發(fā)送第一控制信號，線性反饋移位寄存器識別第一控制信號后，進行編碼模塊401中對原始數(shù)據(jù)的編碼，取線性反饋移位寄存器的輸出值為編碼的結(jié)果，即為所述原始數(shù)據(jù)的奇偶校驗位。
校正子計算模塊402，具體地，首先對線性反饋移位寄存器發(fā)送第二控制信號，線性反饋移位寄存器識別第二控制信號后，進行校正子計算模塊402中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算，取線性反饋移位寄存器的輸出值為計算的結(jié)果，即為所述錯誤糾錯機制所需的校正子。
具體地，如圖5所示，所述編碼模塊401可以包括:控制編碼單元4011、第一獲取單元4012，其中:
控制編碼單元4011，用于對移位寄存器403發(fā)送第一控制信號，控制所述移位寄存器403進行編碼模塊401中對原始數(shù)據(jù)的編碼；
第一獲取單元4012，用于根據(jù)編碼結(jié)果獲取所述原始數(shù)據(jù)的奇偶校驗位。
具體地，如圖6所示，所述校正子計算模塊402可以包括:控制計算單元4021、第二獲取單元4022，其中:
控制計算單元4021，用于對移位寄存器403發(fā)送第二控制信號，控制所述移位寄存器403進行校正子計算模塊402中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算；
第二獲取單元4022，用于根據(jù)計算結(jié)果獲取所述錯誤糾錯機制所需的校正子。
本實施例通過上述方案，讓錯誤糾錯機制中的編碼模塊401和校正子計算模塊402根據(jù)不同的控制信號共用同一移位寄存器403的方式，優(yōu)化了錯誤糾錯機制的工作模式，既保證了錯誤糾錯機制的糾錯性能，又能減少錯誤糾錯機制的邏輯門數(shù)，從而減少閃存芯片的面積和設(shè)計成本，提高了閃存芯片的市場競爭力。
以上所述僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或流程變換，或直接或間接運用在其它相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護范圍內(nèi)。
權(quán)利要求
1.一種優(yōu)化錯誤糾錯機制的方法，其特征在于，包括: 由錯誤糾錯機制中的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位； 由所述錯誤糾錯機制中的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述由錯誤糾錯機制中的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位的步驟包括: 對所述移位寄存器發(fā)送第一控制信號，控制所述移位寄存器進行編碼模塊中對原始數(shù)據(jù)的編碼； 根據(jù)編碼結(jié)果獲取所述原始數(shù)據(jù)的奇偶校驗位。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述由錯誤糾錯機制中的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子的步驟包括: 對所述移位寄存器發(fā)送第二控制信號，控制所述移位寄存器進行校正子計算模塊中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算； 根據(jù)計算結(jié)果獲取所述錯誤糾錯機制所需的校正子。
4.根據(jù)權(quán)利要求1-3所述的方法，其特征在于，所述移位寄存器為線性反饋移位寄存器。
5.一種優(yōu)化錯誤糾錯機制的裝置，其特征在于，包括: 編碼模塊，通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位； 校正子計算模塊，通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取錯誤糾錯機制所需的校正子。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述編碼模塊包括: 控制編碼單元，用于對移位寄存器發(fā)送第一控制信號，控制所述移位寄存器進行編碼模塊中對原始數(shù)據(jù)的編碼； 第一獲取單元，用于根據(jù)編碼結(jié)果獲取所述原始數(shù)據(jù)的奇偶校驗位。
7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述校正子計算模塊包括: 控制計算單元，用于對移位寄存器發(fā)送第二控制信號，控制所述移位寄存器進行校正子計算模塊中對所述原始數(shù)據(jù)和所述奇偶校驗位的計算； 第二獲取單元，用于根據(jù)計算結(jié)果獲取所述錯誤糾錯機制所需的校正子。
8.根據(jù)權(quán)利要求5-7所述的裝置，其特征在于，所述移位寄存器為線性反饋移位寄存器。
全文摘要
本發(fā)明公開一種優(yōu)化錯誤糾錯機制的方法及裝置，其方法包括由錯誤糾錯機制的編碼模塊通過一移位寄存器對原始數(shù)據(jù)進行編碼，獲取所述原始數(shù)據(jù)的奇偶校驗位；由所述錯誤糾錯機制的校正子計算模塊通過所述移位寄存器對所述原始數(shù)據(jù)和所述奇偶校驗位進行計算，獲取所述錯誤糾錯機制所需的校正子。本發(fā)明通過讓錯誤糾錯機制中的編碼模塊和校正子計算模塊根據(jù)不同的控制信號共用同一移位寄存器的方式，優(yōu)化了錯誤糾錯機制的工作模式，既保證了錯誤糾錯機制的糾錯性能，又能減少錯誤糾錯機制的邏輯門數(shù)，從而減少閃存芯片的面積和設(shè)計成本，提高了閃存芯片的市場競爭力。
文檔編號G11C29/42GK103177769SQ201310039159
公開日2013年6月26日 申請日期2013年1月31日 優(yōu)先權(quán)日2013年1月31日
發(fā)明者廖志雄 申請人:深圳市硅格半導體有限公司