專利名稱：移位寄存器、柵極驅(qū)動電路、陣列基板以及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示裝置領(lǐng)域，尤其涉及一種移位寄存器、柵極驅(qū)動電路、陣列基板以及顯示裝置。
背景技術(shù)：
目前，顯示裝置正在朝著輕薄化、高解析化、窄邊框化和節(jié)能化方向發(fā)展，因此需要在有限的空間內(nèi)整合更多開關(guān)器件以及更小的像素以滿足顯示裝置的要求。為了達(dá)到不增加工藝步驟以及制造成本的目的，通常采用陣列基板行驅(qū)動(英文=Gate Driver onArray，縮寫:G0A)技術(shù)，將柵極驅(qū)動單元集成于陣列基板上形成GOA單元。其中，柵極驅(qū)動技術(shù)主要以移位寄存器來實(shí)現(xiàn)掃描驅(qū)動的目的。在實(shí)現(xiàn)上述掃描驅(qū)動的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題:以如圖1所示的移位寄存器結(jié)構(gòu)為例，包括第一薄膜晶體管Ml'至第六薄膜晶體管M6'以及第一電容Cl'，其中上述薄膜晶體管均為P型薄膜晶體管，該薄膜晶體管的致能電平為低電平(薄膜晶體管的致能電平指的是所述薄膜晶體管導(dǎo)通時對應(yīng)的電平。以P型薄膜晶體管為例，低電平控制P型薄膜晶體管導(dǎo)通，因此P型薄膜晶體管的致能電平為低電平；高電平控制P型薄膜晶體管關(guān)斷，因此P型薄膜晶體管的非致能電平為高電平)。如圖2所示，在第一階段Tl，第一節(jié)點(diǎn)Ai充入低電平，第三節(jié)點(diǎn)Ci充入高電平；在第二階段T2，第一節(jié)點(diǎn)k'充入高電平，第三節(jié)點(diǎn)Ci充入高電平；在第三階段T3，第一節(jié)點(diǎn)Ai充入低電平，第三節(jié)點(diǎn)C'浮空保持高電平；在第四階段T4，第一節(jié)點(diǎn)A'浮空保持低電平，同時第五薄膜晶體管M5'打開，因此第三節(jié)點(diǎn)C'殘留的電平對第一節(jié)點(diǎn)A'產(chǎn)生了干擾，影響了第六薄膜晶體管M6'的開啟狀態(tài)，使得上述移位寄存器在拉高電壓時產(chǎn)生了漂移現(xiàn)象導(dǎo)致輸出信號的不穩(wěn)定，影響了移位寄存器的工作可靠性。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種移位寄存器、柵極驅(qū)動電路、陣列基板以及顯示裝置，能夠有效改善輸出信號的漂移現(xiàn)象，提高移位寄存器的工作穩(wěn)定性。為解決上述技術(shù)問題，本發(fā)明的實(shí)施例采用如下技術(shù)方案:一種移位寄存器,包括:移位寄存器輸入端，包括起始信號輸入端、第一時鐘信號輸入端以及第二時鐘信號輸入端；預(yù)充電電路，響應(yīng)于起始信號以及第一時鐘信號，輸出第一導(dǎo)通電平以及第二導(dǎo)通電平；第一拉高電路，所述第一導(dǎo)通電平接入后，響應(yīng)于所述起始信號以及所述第一時鐘信號的致能電平，輸出高電平；拉低電路，所述第二導(dǎo)通電平接入后，響應(yīng)于所述起始信號、所述第一時鐘信號的非致能電平以及第二時鐘信號的致能電平，輸出低電平；
第二拉高電路，所述第二導(dǎo)通電平截止后，輸出高電平；移位寄存器輸出端，連接于所述第一電平拉高電路、所述拉低電路以及所述第二電平拉高電路的輸出端，輸出電平信號。進(jìn)一步的，所述第二拉高電路包括:反向電路以及拉高子電路，其中，反向電路，所述第二導(dǎo)通電平接入后，輸出高電平，所述第二導(dǎo)通電平截止后，輸出低電平；拉高子電路，響應(yīng)于所述反向電路輸出的低電平，輸出高電平。進(jìn)一步的，所述預(yù)充電電路包括:第一薄膜晶體管、第二薄膜晶體管、第一節(jié)點(diǎn)、第二節(jié)點(diǎn)以及第一電容，其中，第一薄膜晶體管，其柵極連接于第一時鐘信號輸入端，源極連接于起始信號輸入端，漏極連接于所述第二節(jié)點(diǎn)；第二薄膜晶體管，其柵極連接于所述第二節(jié)點(diǎn)，源極連接于起始信號輸入端，漏極連接于所述第一節(jié)點(diǎn)；第一節(jié)點(diǎn)，用于輸出所述預(yù)充電電路的第一導(dǎo)通電平；第二節(jié)點(diǎn)，用于輸出所述預(yù)充電電路的第二導(dǎo)通電平；第一電容，其一端連接于所述第二節(jié)點(diǎn)，另一端連接于所述移位寄存器輸出端。進(jìn)一步的，所述第一拉高電路包括:第三薄膜晶體管，其柵極連接于所述第一節(jié)點(diǎn)，源極連接于高電平，漏極連接于所述移位寄存器輸出端。進(jìn)一步的，所述拉低電路包括:第四薄膜晶體管，其柵極連接于所述第二節(jié)點(diǎn)，源極連接于第二時鐘信號輸入端，漏極連接于所述移位寄存器輸出端。進(jìn)一步的，所述反向電路包括:第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管以及第三節(jié)點(diǎn)，其中，第五薄膜晶體管，其柵極連接于第二節(jié)點(diǎn)，源極連接于高電平，漏極連接于所述第三節(jié)點(diǎn)；第六薄膜晶體管，其柵極連接于所述第七薄膜晶體管的源極，源極連接于低電平，漏極連接于所述第三節(jié)點(diǎn)；第七薄膜晶體管，其柵極連接于低電平，源極連接于所述第六薄膜晶體管的柵極，漏極連接于低電平；第三節(jié)點(diǎn)，為所述反向電路的輸出端。進(jìn)一步的，所述拉高子電路包括:第八薄膜晶體管，其柵極連接于第三節(jié)點(diǎn)，源極連接于高電壓，漏極連接于所述移位寄存器輸出端。一種柵極驅(qū)動電路，包括如上所述的移位寄存器。一種陣列基板，包括如上所述的柵極驅(qū)動電路。一種顯示裝置，包括如上所述的陣列基板。本發(fā)明的實(shí)施例提供一種移位寄存器、柵極驅(qū)動電路、陣列基板以及顯示裝置，杜絕了多個浮空節(jié)點(diǎn)相互干擾影響輸出端特性的情況，能夠有效改善輸出信號的漂移現(xiàn)象，提高移位寄存器的工作穩(wěn)定性。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為現(xiàn)有技術(shù)移位寄存器的電路示意圖；圖2為現(xiàn)有技術(shù)移位寄存器的時序波形圖；圖3為本發(fā)明實(shí)施例移位寄存器的結(jié)構(gòu)框圖；圖4為本發(fā)明實(shí)施例移位寄存器的電路不意圖；圖5為本發(fā)明實(shí)施例移位寄存器的時序波形圖；圖6為本發(fā)明實(shí)施例柵極驅(qū)動電路的結(jié)構(gòu)示意圖；圖7為本發(fā)明實(shí)施例柵極驅(qū)動電路的時序波形圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。如圖3所示，本發(fā)明提供了一種移位寄存器，包括:移位寄存器輸入端、預(yù)充電電路1、第一拉高電路2、拉低電路3、第二拉高電路4以及移位寄存器輸出端6，其中，移位寄存器輸入端，包括起始信號輸入端51、第一時鐘信號輸入端52以及第二時鐘信號輸入端53。預(yù)充電電路1，響應(yīng)于起始信號STV以及第一時鐘信號CLK，輸出第一導(dǎo)通電平Vl以及第二導(dǎo)通電平V2 ;需要說明的是，第一導(dǎo)通電平Vl與第二導(dǎo)通電平V2均響應(yīng)于起始信號STV以及第一時鐘信號CLK，但是第一導(dǎo)通電平Vl與第二導(dǎo)通電平V2存在不同:第一導(dǎo)通電平Vl用于控制第一拉高電路2，第二導(dǎo)通電平V2用于控制拉低電路3以及第二拉高電路4。第一拉高電路2,第一導(dǎo)通電平Vl接入后，響應(yīng)于起始信號STV以及第一時鐘信號CLK的致能電平，輸出高電平。拉低電路3，第二導(dǎo)通電平V2接入后，響應(yīng)于起始信號STV、第一時鐘信號CLK的非致能電平以及第二時鐘信號CLKB的致能電平，輸出低電平。第二拉高電路4，第二導(dǎo)通電平V2截止后，輸出高電平。移位寄存器輸出端6，連接于所述第一電平拉高電路2、所述拉低電路3以及所述第二電平拉高電路4的輸出端，輸出VOUT電平信號。作為本發(fā)明的進(jìn)一步的實(shí)施例，所述第二拉高電路4包括:反向電路401以及拉高子電路402，其中， 反向電路401，所述第二導(dǎo)通電平V2接入后，輸出高電平，所述第二導(dǎo)通電平V2截止后，輸出低電平；拉高子電路402，響應(yīng)于所述反向電路輸出的低電平，輸出高電平。下面結(jié)合具體實(shí)施例對本發(fā)明所述移位寄存器作進(jìn)一步地描述說明。下列實(shí)施例中的薄膜晶體管以P型薄膜晶體管為例，所述致能電平為低電平，非致能電平為高電平。需要說明的是，薄膜晶體管的致能電平指的是所述薄膜晶體管導(dǎo)通時對應(yīng)的電平。以P型薄膜晶體管為例，低電平控制P型薄膜晶體管導(dǎo)通，因此P型薄膜晶體管的致能電平為低電平；高電平控制P型薄膜晶體管關(guān)斷，因此P型薄膜晶體管的非致能電平為高電平。因此，第一導(dǎo)通電平為致能電平對應(yīng)的是第一導(dǎo)通電平Vl控制的薄膜晶體管導(dǎo)通的情況，第一導(dǎo)通電平為非致能電平對應(yīng)的是第一導(dǎo)通電平Vl控制的薄膜晶體管關(guān)斷的情況。同樣的，第二導(dǎo)通電平為致能電平對應(yīng)的是第二導(dǎo)通電平V2控制的薄膜晶體管導(dǎo)通的情況，第二導(dǎo)通電平為非致能電平對應(yīng)的是第二導(dǎo)通電平V2控制的薄膜晶體管關(guān)斷的情況。如圖4所示，圖4為本發(fā)明所述移位寄存器的一具體實(shí)施例，本實(shí)施例中各開關(guān)管Ml M8均為TFT (英文:Thin Film Transistor,中文:薄膜晶體管)。從圖中可以看出，所述預(yù)充電電路I包括:第一薄膜晶體管Ml、第二薄膜晶體管M2、第一節(jié)點(diǎn)A、第二節(jié)點(diǎn)B以及第一電容Cl,其中,第一薄膜晶體管Ml,其柵極連接于第一時鐘信號輸入端52,用于接入第一時鐘信號CLK，源極連接于起始信號輸入端51，漏極連接于所述第二節(jié)點(diǎn)B。需要說明的是，第一薄膜晶體管Ml的源極連接于起始信號輸入端51，用于接入起始信號STV。事實(shí)上，第一薄膜晶體管Ml的源極也可連接于對應(yīng)的上一級移位寄存器的輸出端,將上一級移位寄存器輸出的電平信號用作為起始信號。第二薄膜晶體管M2，其柵極連接于所述第二節(jié)點(diǎn)B，源極連接于起始信號輸入端51，漏極連接于所述第一節(jié)點(diǎn)A。第一節(jié)點(diǎn)A，用于輸出所述預(yù)充電電路的第一導(dǎo)通電平VI。第二節(jié)點(diǎn)B，用于輸出所述預(yù)充電電路的第二導(dǎo)通電平V2。第一電容Cl，其一端連接于所述第二節(jié)點(diǎn)B，另一端連接于所述移位寄存器輸出端6。所述第一拉高電路2包括:第三薄膜晶體管M3，其柵極連接于所述第一節(jié)點(diǎn)A，源極連接于高電平VGH，漏極連接于所述移位寄存器輸出端6。所述拉低電路3包括:第四薄膜晶體管M4，其柵極連接于所述第二節(jié)點(diǎn)B，源極連接于第二時鐘信號輸入端53，用于接入第二時鐘信號CLKB，漏極連接于所述移位寄存器輸出端6。所述反向電路401包括:第五薄膜晶體管M5、第六薄膜晶體管N6、第七薄膜晶體管M7以及第三節(jié)點(diǎn)C，其中，第五薄膜晶體管M5，其柵極連接于第二節(jié)點(diǎn)B，源極連接于高電平VGH，漏極連接于所述第三節(jié)點(diǎn)C ;第六薄膜晶體管M6，其柵極連接于所述第七薄膜晶體管M7的源極，源極連接于低電平VGL，漏極連接于所述第三節(jié)點(diǎn)C ;第七薄膜晶體管M7，其柵極連接于低電平VGL，源極連接于所述第六薄膜晶體管M6的柵極，漏極連接于低電平VGL;第三節(jié)點(diǎn)C，為所述反向電路401的輸出端。所述拉高子電路402包括:第八薄膜晶體管M8，其柵極連接于第三節(jié)點(diǎn)C，源極連接于高電壓VGH，漏極連接于所述移位寄存器輸出端6。如圖5所示，圖5為本實(shí)施例移位寄存器的工作時序圖。上述移位寄存器工作于差分輸入的第一時鐘信號CLK以及第二時鐘信號CLKB下，即第一時鐘信號CLK以及第二時鐘信號CLKB是差分輸入的。因此，當(dāng)?shù)谝粫r鐘信號CLK處于高電平時第二時鐘信號CLKB則處于低電平，當(dāng)?shù)谝粫r鐘信號CLK處于低電平時第二時鐘信號CLKB則處于高電平。在第一階段Tl時，起始信號STV輸出低電平，第一時鐘信號CLK輸出低電平，第二時鐘信號CLKB輸出高電平。此時，第一薄膜晶體管Ml導(dǎo)通，第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為低電平，并且同時開始對第一電容Cl進(jìn)行充電，第二薄膜晶體管M2導(dǎo)通，第一節(jié)點(diǎn)A輸出的第一導(dǎo)通電平Vl為低電平。當(dāng)?shù)谝还?jié)點(diǎn)A輸出第一導(dǎo)通電平Vl為低電平時，第三薄膜晶體管M3導(dǎo)通拉高輸出高電平，此時移位寄存器輸出端6輸出的VOUT為高電平。當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為低電平時，第四薄膜晶體管M4導(dǎo)通，而第二時鐘信號CLKB也輸出高電平，因此移位寄存器輸出端6輸出的VOUT還是高電平。并且，第五薄膜晶體管M5導(dǎo)通，第六薄膜晶體管M6關(guān)閉，第七薄膜晶體管M7關(guān)閉，第三節(jié)點(diǎn)C輸出高電平，第八薄膜晶體管M8關(guān)閉。 在第二階段T2時，起始信號STV輸出高電平，第一時鐘信號CLK輸出高電平，第二時鐘信號CLKB輸出低電平。此時，第一薄膜晶體管Ml關(guān)閉，與此同時,第一電容Cl開始放電，保持第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為低電平直至第一電容Cl放電過程結(jié)束。事實(shí)上，第一電容Cl的放電過程會持續(xù)到下次開始充電過程前，因此，對于第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2來說，在第二階段T2中會保持輸出低電平。當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為低電平時，第二薄膜晶體管M2導(dǎo)通，第一節(jié)點(diǎn)A輸出的第一導(dǎo)通電平Vl為高電平。當(dāng)?shù)谝还?jié)點(diǎn)A輸出的第一導(dǎo)通電平Vl為高電平時，第三薄膜晶體管M3關(guān)閉。當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為低電平時，第五薄膜晶體管M5導(dǎo)通，第六薄膜晶體管M6關(guān)閉，第七薄膜晶體管M7關(guān)閉，第三節(jié)點(diǎn)C輸出高電平，第八薄膜晶體管M8關(guān)閉。并且當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為低電平時，第四薄膜晶體管M4導(dǎo)通，而第二時鐘信號CLKB拉低輸出低電平，因此移位寄存器輸出端6輸出的VOUT為低電平。在第三階段T3時，起始信號STV輸出高電平，第一時鐘信號CLK輸出低電平，第二時鐘信號CLKB輸出高電平。此時，第一薄膜晶體管Ml導(dǎo)通，第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為高電平，并且同時開始對第一電容Cl進(jìn)行充電，第二薄膜晶體管M2關(guān)閉，此時第一節(jié)點(diǎn)A變?yōu)楦】展?jié)點(diǎn)，浮空節(jié)點(diǎn)指得是該節(jié)點(diǎn)狀態(tài)不受當(dāng)前時刻的輸入電壓控制而是由前一時刻該節(jié)點(diǎn)上殘留的電壓來控制。因此，第一節(jié)點(diǎn)A為浮空節(jié)點(diǎn)，殘留輸出的第一導(dǎo)通電平Vl依然為高電平。當(dāng)?shù)谝还?jié)點(diǎn)A輸出的第一導(dǎo)通電平Vl為高電平時，第三薄膜晶體管M3關(guān)閉。當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為高電平時，第四薄膜晶體管M4關(guān)閉，第五薄膜晶體管M5關(guān)閉，第六薄膜晶體管M6導(dǎo)通，第七薄膜晶體管M7導(dǎo)通，第三節(jié)點(diǎn)C輸出低電平，第八薄膜晶體管M8導(dǎo)通拉高輸出高電平，此時移位寄存器輸出端6輸出的VOUT為高電平。在第四階段T4時，起始信號STV輸出高電平，第一時鐘信號CLK輸出高電平，第二時鐘信號CLKB輸出低電平。此時，第一薄膜晶體管Ml關(guān)閉，與此同時,第一電容Cl開始放電，保持第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為高電平直至第一電容Cl放電過程結(jié)束。事實(shí)上，第一電容Cl的放電過程會持續(xù)到下次開始充電過程前，因此，對于第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2來說，在第四階段T2中會保持輸出高電平。當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為高電平時，第二薄膜晶體管M2關(guān)閉，此時第一節(jié)點(diǎn)A依然為浮空節(jié)點(diǎn)。因此，第一節(jié)點(diǎn)A為浮空節(jié)點(diǎn)，殘留輸出的第一導(dǎo)通電平Vl依然為高電平。當(dāng)?shù)谝还?jié)點(diǎn)A輸出的第一導(dǎo)通電平Vl為高電平時，第三薄膜晶體管M3關(guān)閉。當(dāng)?shù)诙?jié)點(diǎn)B輸出的第二導(dǎo)通電平V2為高電平時，第四薄膜晶體管M4關(guān)閉，第五薄膜晶體管M5關(guān)閉，第六薄膜晶體管M6導(dǎo)通，第七薄膜晶體管M7導(dǎo)通，第三節(jié)點(diǎn)C輸出低電平，第八薄膜晶體管M8導(dǎo)通拉高輸出高電平，此時移位寄存器輸出端6輸出的VOUT為高電平。至此，在本發(fā)明的具體實(shí)施例中，所述移位寄存器的第二節(jié)點(diǎn)B在第四階段T4時刻始終輸出高電平的第二導(dǎo)通電平V2，使得第五薄膜晶體管M5關(guān)閉，第六薄膜晶體管M6導(dǎo)通，第七薄膜晶體管M7導(dǎo)通，第八薄膜晶體管M8導(dǎo)通拉高，移位寄存器輸出端6輸出高電平的VOUT。所以，杜絕了多個浮空節(jié)點(diǎn)相互干擾影響輸出信號的情況出現(xiàn)，從而提高了移位寄存器工作的穩(wěn)定性。另外，如圖5所示，通過上述分析過程可以得到，在第一階段Tl 第四階段T4中第一節(jié)點(diǎn)A輸出的第一導(dǎo)通電平Vl與第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2的電平變化情況。另外，需要說明的是，在后續(xù)時間周期中，即在第四階段T4時刻之后的時間端內(nèi)，由于第二節(jié)點(diǎn)B輸出的第二導(dǎo)通電平V2始終為高電平(其中包括有第一電容Cl對第二節(jié)點(diǎn)B的充電過程以及放電過程)，使得第五薄膜晶體管M5關(guān)閉，第六薄膜晶體管M6導(dǎo)通，第七薄膜晶體管M7導(dǎo)通，第八薄膜晶體管M8導(dǎo)通拉高移位寄存器輸出端6輸出高電平的VOUT,因此保證了移位寄存器輸出端6輸出高電平的VOUT的穩(wěn)定性。因此，通過分析上述信號變化過程可以發(fā)現(xiàn)，Tl T4時刻為一個完整的信號變化周期。而在T4時刻之后，無論第一時鐘信號CLK以及第二時鐘信號CLKB是如何變化的，只要起始信號STV不輸入低電平，移位寄存器輸出端6輸出的VOUT就保持為高電平。而當(dāng)起始信號STV再次輸入低電平時，本發(fā)明所述移位寄存器又重復(fù)開始上述第一階段Tl 第四階段T4的工作時序變化周期。本發(fā)明的實(shí)施例提供一種移位寄存器，杜絕了多個浮空節(jié)點(diǎn)相互干擾影響輸出端特性的情況出現(xiàn)，能夠有效改善輸出信號的漂移現(xiàn)象，提高移位寄存器的輸出穩(wěn)定性。另外，本發(fā)明還提供了一種柵極驅(qū)動電路，包括上述實(shí)施例所述的移位寄存器。如圖6所示，所述柵極驅(qū)動電路，包括多級移位寄存器:第一移位寄存器、第二移位寄存器、第
三移位寄存器、第四移位寄存器........第η移位寄存器，各級移位寄存器級聯(lián)連接，分別
輸出V0UT1、V0UT2、V0UT3、V0UT4、......、VOUTn用于產(chǎn)生掃描信號。每一級移位寄存器均
接入第一時鐘信號CLK、第二時鐘信號CLKB、起始信號，輸出掃描信號。其中，第一移位寄存器接入起始信號STV，其余移位寄存器將對應(yīng)上一級移位寄存器輸出掃描信號作為起始信號進(jìn)行接入。各級移位寄存器單元電路均采用上述電路結(jié)構(gòu)的移位寄存器。需要說明的是，對于除第一移位寄存器之外的任意的移位寄存器而言，該任意的移位寄存器中預(yù)充電電路第一薄膜晶體管Ml的源極以及第二薄膜晶體管M2的源極不再接入起始信號STV而是接入該任意的移位寄存器上一級移位寄存器輸出端輸出的VOUT波形，其它部分結(jié)構(gòu)不變。因此工作原理以及電路結(jié)構(gòu)與上述實(shí)施例的移位寄存器相同，在此不做贅述。該柵極驅(qū)動電路的工作過程可描述如下:處于第一級的第一移位寄存器，接入起始信號STV、第一時鐘信號CLK以及第二時鐘信號CLKB，輸出第一掃描信號VOUTl ；處于第二級的第二移位寄存器，接入第一掃描信號VOUTl作為起始信號、第一時鐘信號CLK以及第二時鐘信號CLKB，輸出第二掃描信號V0UT2 ；依次類推，直至處于第η級的第η移位寄存器，輸出第η掃描信號VOUTn。如圖7所示，所述柵極驅(qū)動電路在第一時鐘信號CLK以及第二時鐘信號CLKB的控
制下工作，自上而下的逐行輸出第一掃描信號V0UT1、第二掃描信號V0UT2........第η掃
描信號VOUTn。
本發(fā)明的實(shí)施例提供一種柵極驅(qū)動電路，杜絕了其包括的移位寄存器多個浮空節(jié)點(diǎn)相互干擾影響輸出端特性的情況出現(xiàn)，能夠有效改善輸出信號的漂移現(xiàn)象，提高柵極驅(qū)動電路的工作穩(wěn)定性。另外，本發(fā)明還提供了一種陣列基板，包括上述實(shí)施例中的柵極驅(qū)動電路。其中，柵極驅(qū)動電路部分同上述實(shí)施例，在此不再贅述。另外，陣列基板其他部分的結(jié)構(gòu)可以參考現(xiàn)有技術(shù)，對此本文不再詳細(xì)描述。本發(fā)明的實(shí)施例提供一種陣列基板，杜絕了其包括的移位寄存器多個浮空節(jié)點(diǎn)相互干擾影響輸出端特性的情況出現(xiàn)，能夠有效改善輸出信號的漂移現(xiàn)象，提高陣列基板的工作穩(wěn)定性。另外，本發(fā)明還提供了一種顯示裝置，包括上述實(shí)施例中的陣列基板。其中，陣列基板部分同上述實(shí)施例，在此不再贅述。另外，顯示裝置其他部分的結(jié)構(gòu)可以參考現(xiàn)有技術(shù)，對此本文不再詳細(xì)描述。本發(fā)明的實(shí)施例提供一種顯示裝置，杜絕了其包括的移位寄存器多個浮空節(jié)點(diǎn)相互干擾影響輸出端特性的情況出現(xiàn)，能夠有效改善輸出信號的漂移現(xiàn)象，提高顯示裝置的工作穩(wěn)定性。以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種移位寄存器，其特征在于，包括: 移位寄存器輸入端，包括起始信號輸入端、第一時鐘信號輸入端以及第二時鐘信號輸入端; 預(yù)充電電路，響應(yīng)于起始信號以及第一時鐘信號，輸出第一導(dǎo)通電平以及第二導(dǎo)通電平; 第一拉高電路，所述第一導(dǎo)通電平接入后，響應(yīng)于所述起始信號以及所述第一時鐘信號的致能電平，輸出高電平； 拉低電路，所述第二導(dǎo)通電平接入后，響應(yīng)于所述起始信號、所述第一時鐘信號的非致能電平以及第二時鐘信號的致能電平，輸出低電平； 第二拉高電路，所述第二導(dǎo)通電平截止后，輸出高電平； 移位寄存器輸出端，連接于所述第一電平拉高電路、所述拉低電路以及所述第二電平拉高電路的輸出端，輸出電平信號。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述第二拉高電路包括:反向電路以及拉高子電路，其中， 反向電路，所述第二導(dǎo)通電平接入后，輸出高電平，所述第二導(dǎo)通電平截止后，輸出低電平； 拉高子電路，響應(yīng)于所述反向電路輸出的低電平，輸出高電平。
3.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述預(yù)充電電路包括:第一薄膜晶體管、第二薄膜晶體管、第一節(jié)點(diǎn)、第二節(jié)點(diǎn)以及第一電容，其中， 第一薄膜晶體管，其柵極連接于第一時鐘信號輸入端，源極連接于起始信號輸入端，漏極連接于所述第二節(jié)點(diǎn)； 第二薄膜晶體管，其柵極連接于所述第二節(jié)點(diǎn)，源極連接于起始信號輸入端，漏極連接于所述第一節(jié)點(diǎn)； 第一節(jié)點(diǎn)，用于輸出所述預(yù)充電電路的第一導(dǎo)通電平； 第二節(jié)點(diǎn)，用于輸出所述預(yù)充電電路的第二導(dǎo)通電平； 第一電容，其一端連接于所述第二節(jié)點(diǎn)，另一端連接于所述移位寄存器輸出端。
4.根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，所述第一拉高電路包括:第三薄膜晶體管，其柵極連接于所述第一節(jié)點(diǎn)，源極連接于高電平，漏極連接于所述移位寄存器輸出端。
5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述拉低電路包括:第四薄膜晶體管，其柵極連接于所述第二節(jié)點(diǎn)，源極連接于第二時鐘信號輸入端，漏極連接于所述移位寄存器輸出端。
6.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述反向電路包括:第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管以及第三節(jié)點(diǎn)，其中， 第五薄膜晶體管，其柵極連接于第二節(jié)點(diǎn)，源極連接于高電平，漏極連接于所述第三節(jié)占.第六薄膜晶體管，其柵極連接于所述第七薄膜晶體管的源極，源極連接于低電平，漏極連接于所述第三節(jié)點(diǎn)； 第七薄膜晶體管，其柵極連接于低電平，源極連接于所述第六薄膜晶體管的柵極，漏極連接于低電平； 第三節(jié)點(diǎn)，為所述反向電路的輸出端。
7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述拉高子電路包括:第八薄膜晶體管，其柵極連接于第三節(jié)點(diǎn)，源極連接于高電壓，漏極連接于所述移位寄存器輸出端。
8.一種柵極驅(qū)動電路，其特征在于，包括如權(quán)利要求1至7中任意一項(xiàng)所述的移位寄存器。
9.一種陣列基板，其特征在于，包括如權(quán)利要求8所述的柵極驅(qū)動電路。
10.一種顯示裝置，其特 征在于，包括如權(quán)利要求9所述的陣列基板。
全文摘要
本發(fā)明實(shí)施例公開了一種移位寄存器、柵極驅(qū)動電路、陣列基板以及顯示裝置，涉及顯示裝置領(lǐng)域，能夠有效改善輸出信號的漂移現(xiàn)象，提高移位寄存器的輸出穩(wěn)定性。本發(fā)明實(shí)施例的移位寄存器，包括包含有起始信號輸入端、第一時鐘信號輸入端以及第二時鐘信號輸入端的移位寄存器輸入端；響應(yīng)于起始信號以及第一時鐘信號的預(yù)充電電路；響應(yīng)于所述起始信號以及所述第一時鐘信號的致能電平的第一拉高電路；響應(yīng)于所述第一時鐘信號的非致能電平以及第二時鐘信號的致能電平的拉低電路；第二拉高電路；移位寄存器輸出端。
文檔編號G11C19/28GK103198866SQ20131007143
公開日2013年7月10日 申請日期2013年3月6日 優(yōu)先權(quán)日2013年3月6日
發(fā)明者馬占潔 申請人:京東方科技集團(tuán)股份有限公司