用于操作sram單元的方法
【專利摘要】本發(fā)明公開了用于操作SRAM單元的方法和包括靜態(tài)隨機(jī)存儲器(SRAM)陣列的電路。SRAM單元位于SRAM陣列中，并且包括p阱區(qū)、位于p阱區(qū)的相對側(cè)的第一n阱區(qū)和第二n阱區(qū)以及第一和第二傳輸門FinFET。第一傳輸門FinFET和第二傳輸門FinFET是p型FinFET。CVss線位于p阱區(qū)上方，CVss線平行于p阱區(qū)和第一n阱區(qū)之間的界面。位線和位線條位于CVss線的相對側(cè)。CVdd線橫跨SRAM單元。CVss控制電路連接至CVss線。CVss控制電路被配置為將第一CVss電壓和第二CVss電壓提供給CVss線，其中，第一CVss電壓和第二CVss電壓互不相同。
【專利說明】用于操作SRAM單元的方法
[0001]本申請是2012 年 11 月 30 日提交的標(biāo)題為“SRAM Cell Comprising FinFETs^共同轉(zhuǎn)讓的美國專利申請第13/691,373號的部分繼續(xù)申請，其內(nèi)容結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明總的來說涉及集成電路，更具體地，涉及用于操作SRAM單元的方法。
【背景技術(shù)】
[0003]通常在集成電路中使用靜態(tài)隨機(jī)存儲器(SRAM)。SRAM單元具有在不需要刷新的情況下保存數(shù)據(jù)的優(yōu)點(diǎn)。隨著對集成電路速度的要求越來越高，SRAM單元的讀取速度和寫入速度也變得更加重要。此外，分別需要足夠的讀裕度和寫裕度來實(shí)現(xiàn)可靠的讀寫操作。然而，隨著已經(jīng)非常小的SRAM單元的持續(xù)縮小，這些要求變得越來越苛刻。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個方面，提供了一種電路，包括:靜態(tài)隨機(jī)存儲器(SRAM)陣列；SRAM單元，位于SRAM陣列中，SRAM單元包括:p阱區(qū)、位于P阱區(qū)的相對側(cè)的第一 η阱區(qū)和第二 η阱區(qū)以及第一傳輸門FinFET和第二傳輸門FinFET，第一傳輸門FinFET和第二傳輸門FinFET是ρ型FinFET ；CVss線，位于ρ阱區(qū)上方，CVss線平行于ρ阱區(qū)和第一 η阱區(qū)之間的界面；位線和位線條，位于CVss線的相對側(cè)；CVdd線，橫跨SRAM單元；以及CVss控制電路，連接至CV ss線，CVss控制電路被配置為將第一 CVss電壓和第二 CVss電壓提供給CVss線,第一 CVss電壓和第二 CVss電壓互不相同。
[0005]優(yōu)選地，CVss線和ρ阱區(qū)相互電去耦，并且被配置為具有不同的電壓。
[0006]優(yōu)選地，SRAM單元進(jìn)一步包括:第一上拉鰭式場效應(yīng)晶體管(FinFET)和第二上拉FinFET,分別位于第一 η講區(qū)和第二 η講區(qū)中；以及第一下拉FinFET和第二下拉FinFET,位于P阱區(qū)中。
[0007]優(yōu)選地，該電路進(jìn)一步包括:多條CVss線，每一條均連接至SRAM陣列中的一列；以及多個CVss控制電路，每一個均耦合至多條CVss線中的一條，多個CVss控制電路的每一個均被配置為向多條CVss線中的對應(yīng)一條提供至少兩個不同的電壓。
[0008]優(yōu)選地，該電路進(jìn)一步包括連接至CVdd線的CVdd控制電路，CVdd控制電路被配置為將第一 CVdd電壓和第二 CVdd電壓提供給CVdd線，第一 CVdd電壓和第二 CVdd電壓互不相同。
[0009]優(yōu)選地，SRAM陣列的所有列共用CVdd控制電路。
[0010]優(yōu)選地，該電路進(jìn)一步包括連接至位線和位線條的位線電壓控制電路，位線電壓控制電路被配置為提供與電源電壓Vdd和Vss不同的位線電壓。
[0011]根據(jù)本發(fā)明的另一方面，提供了一種電路，包括:靜態(tài)隨機(jī)存儲器(SRAM)陣列，包括多行和多列SRAM單元，每個SRAM單元均包括:p阱區(qū)、位于ρ阱區(qū)的相對側(cè)的第一 η阱區(qū)和第二 η阱區(qū)以及第一傳輸門FinFET和第二傳輸門FinFET，第一傳輸門FinFET和第二傳輸門FinFET是ρ型FinFET ；CVss線，位于ρ阱區(qū)上方；位線和位線條，位于CVss線的相對側(cè)；CVdd線，橫跨SRAM單元；以及CVdd控制電路，連接至CVdd線，CVdd控制電路被配置為將第一 CVdd電壓和第二 CVdd電壓提供給CVdd線，第一 CVdd電壓和第二 CVdd電壓互不相同。
[0012]優(yōu)選地，該電路進(jìn)一步包括耦合至CVdd控制電路的使能控制電路，使能控制電路被配置為響應(yīng)于SRAM陣列的不同操作模式而生成不同的使能控制信號。
[0013]優(yōu)選地，CVdd控制電路連接至SRAM陣列的所有列并且被配置為向SRAM陣列的所有列提供電壓。
[0014]優(yōu)選地，CVdd控制電路被配置為在SRAM陣列的待機(jī)模式期間提供減小的電壓，其中，減小的電壓小于在SRAM陣列的非待機(jī)模式期間提供給CVdd線的電壓。
[0015]優(yōu)選地，該電路進(jìn)一步包括連接至位線和位線條的位線電壓控制電路，位線電壓控制電路被配置為提供與提供給SRAM陣列的電源電壓Vdd和Vss不同的位線電壓。
[0016]優(yōu)選地，位線電壓大于電源電壓VdcL
[0017]優(yōu)選地，SRAM單元進(jìn)一步包括:第一上拉鰭式場效應(yīng)晶體管(FinFET)和第二上拉FinFET,分別位于第一 η講區(qū)和第二 η講區(qū)中；以及第一下拉FinFET和第二下拉FinFET,位于P阱區(qū)中。
[0018]優(yōu)選地，該電路進(jìn)一步包括連接至CVss線的CVss控制電路，CVss控制電路被配置為將第一 CVss電壓和第二 CVss電壓提供給CVss線,第一 CVss電壓和第二 CVss電壓互不相同。
[0019]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:通過將Vss電壓提供給SRAM陣列的CVss線來對靜態(tài)隨機(jī)存儲器(SRAM)陣列執(zhí)行第一操作，其中，SRAM陣列包括多行和多列SRAM單元，每個SRAM單元包括:p阱區(qū)、位于ρ阱區(qū)的相對側(cè)的第一 η阱區(qū)和第二 η阱區(qū)以及第一傳輸門FinFET和第二傳輸門FinFET，分別位于第一 η阱區(qū)和第二 η阱區(qū)中，第一傳輸門FinFET和第二傳輸門FinFET是ρ型FinFET ；以及通過將修正的Vss電壓提供給CVss線來對SRAM陣列執(zhí)行第二操作，Vss電壓和修正的Vss電壓互不相同。
[0020]優(yōu)選地，在第一操作和第二操作期間，ρ阱區(qū)的電壓分別不同于Vss電壓和修正的Vss電壓。
[0021]優(yōu)選地，第一操作是讀操作，而第二操作是寫操作，其中，Vss電壓小于修正的Vss電壓。
[0022]優(yōu)選地，Vss電壓比修正的Vss電壓小約30mV以上。
[0023]優(yōu)選地，該方法進(jìn)一步包括:在SRAM陣列的待機(jī)模式期間，將CVss線上的電壓增加至大于Vss電壓的第三電壓。
【專利附圖】

【附圖說明】
[0024]為了更完整地理解本實(shí)施例及它們的優(yōu)點(diǎn)，現(xiàn)在結(jié)合附圖作為參考進(jìn)行以下描述，其中:
[0025]圖1和圖2是根據(jù)示例性實(shí)施例的靜態(tài)隨機(jī)存儲器(SRAM)單元的電路圖；
[0026]圖3是鰭式場效應(yīng)晶體管(FinFET)的立體圖；
[0027]圖4示出了 SRAM單元的一些層的示意性截面圖；[0028]圖5至圖8是根據(jù)各個實(shí)施例的一些示例性SRAM單元的布局；
[0029]圖9是根據(jù)示例性實(shí)施例的兩端口 SRAM單元的電路圖；
[0030]圖10示出了根據(jù)示例性實(shí)施例的圖9中的兩端口 SRAM單元的布局；
[0031]圖11至圖14是根據(jù)各個實(shí)施例的SRAM單元的電源線和信號線的布局；
[0032]圖15至圖18是根據(jù)各個實(shí)施例的SRAM單元的布局，其中組合了 FinFET、電源線和信號線的布局；
[0033]圖19是根據(jù)示例性實(shí)施例的雙端口 SRAM單元的電路圖；
[0034]圖20和圖21示出了根據(jù)示例性實(shí)施例的雙端口 SRAM單元的布局；
[0035]圖22和圖23不出了根據(jù)一些不例性實(shí)施例的生成Vss電壓和修正的Vss電壓并將這些電壓分配到SRAM陣列的電路；
[0036]圖24和圖25示出了根據(jù)一些示例性實(shí)施例的生成Vdd電壓和修正的Vdd電壓并將這些電壓分配到SRAM陣列的電路；
[0037]圖26和圖27示出了將壓差施加于位線的電路；以及
[0038]圖28不出了生成用于產(chǎn)生修正的Vss電壓和修正的Vdd電壓的壓差的電路。【具體實(shí)施方式】
[0039]以下詳細(xì)討論本發(fā)明實(shí)施例的制造和使用。然而，應(yīng)該理解，實(shí)施例提供了許多可在各種具體環(huán)境中具體化的可應(yīng)用發(fā)明概念。所討論的具體實(shí)施例是說明性的，但不限制本發(fā)明的范圍。
[0040]根據(jù)各個示例性實(shí)施例提供了靜態(tài)隨機(jī)存儲器(SRAM)單元。討論了實(shí)施例的變形。在各個視圖和示例性實(shí)施例中，類似參考標(biāo)號用于表示類似部件。
[0041]圖1示出了根據(jù)一些實(shí)施例的SRAM單元10的電路圖。SRAM單元10包括傳輸門晶體管PG-1和PG-2、上拉晶體管PU-1和PU-2 (它們是P型金屬氧化物半導(dǎo)體(PMOS)晶體管)以及下拉晶體管ro-Ι和ro-2(它們是N型金屬氧化物半導(dǎo)體(NMOS)晶體管)。根據(jù)一些實(shí)施例，傳輸門晶體管PG-1和PG-2是P型晶體管。傳輸門晶體管PG-1和PG-2的柵極連接至確定是否選擇SRAM單元10的字線并由字線來控制。由上拉晶體管I3U-1和PU-2以及下拉晶體管ro-Ι和ro-2形成的鎖存器存儲一位，其中，位的互補(bǔ)值存儲在存儲節(jié)點(diǎn)110和存儲節(jié)點(diǎn)112中。可以通過位線(BL)和位線條(BLB，反向位線)向/從SRAM單元10寫入/讀取已存儲的位，其中，BL和BLB可承載互補(bǔ)位線信號。通過具有正電源電壓(也表示為Vdd)的正電源節(jié)點(diǎn)Vdd給SRAM單元10供電。SRAM單元10還連接至可以電接地的電源電壓Vss。
[0042]上拉晶體管PU-1和PU-2的源極分別連接至CVdd節(jié)點(diǎn)I和CVdd節(jié)點(diǎn)2，CVdd節(jié)點(diǎn)I和CVdd節(jié)點(diǎn)2進(jìn)一步連接至電源電壓Vdd。如圖11至圖21所示,可通過金屬線CVdd線、CVdd線I和CVdd線2承載電源電壓Vdd。下拉晶體管ro-1和ro-2的源極分別連接至CVss節(jié)點(diǎn)I和CVss節(jié)點(diǎn)2，CVss節(jié)點(diǎn)I和CVss節(jié)點(diǎn)2進(jìn)一步連接至電源電壓Vss。同樣如圖11至圖21所示,可通過金屬線CVss線、CVss線I和CVss線2承載電壓Vss。晶體管PU-1和ro-1的柵極連接至晶體管ro-2和ro-2的漏極，其中，連接節(jié)點(diǎn)是存儲節(jié)點(diǎn)ιιο。晶體管PU-2和ro-2的柵極連接至晶體管I3U-1和ro-1的漏極，其中，連接節(jié)點(diǎn)是存儲節(jié)點(diǎn)112。傳輸門晶體管PG-1的源極/漏極區(qū)連接至位線節(jié)點(diǎn)處的位線BL。傳輸門晶體管PG-2的源極/漏極區(qū)連接至位線條節(jié)點(diǎn)處的位線條BLB。
[0043]圖2示出了 SRAM單元10的可選電路圖，其中，圖1中的晶體管PU-1和Η)_1表示為第一反相器(反相器I)，而晶體管PU-2和ro-2表示為第二反相器(反相器2)。第一反相器的輸出端連接至晶體管PG-1和第二反相器的輸入端。第二反相器的輸出端連接至晶體管PG-2和第一反相器的輸入端。
[0044]圖3示出了 FinFET晶體管120的立體圖，其可以是SRAM單元10中的任意FinFET，包括 PG-l、PU-l、PD-l、PG-2、PU-2 和 PD-2。FinFET120 包括柵極介電層 117、柵電極 114 和半導(dǎo)體鰭，其中，半導(dǎo)體鰭包括中央鰭部115、漏極區(qū)113和源極區(qū)116。在其上定位有鰭部115的半導(dǎo)體帶119的相對側(cè)形成隔離區(qū)118。在一些示例性實(shí)施例中，鰭部分115可與半導(dǎo)體帶119對齊，并且可以包括與半導(dǎo)體帶119相同的材料。在本發(fā)明的布局中，鰭部115、漏極區(qū)113和源極區(qū)116組合表示半導(dǎo)體鰭14、20、34和/或40(例如，圖5至圖8)。隔離區(qū)118可以是淺槽隔離(STI)區(qū)，雖然還可以使用場氧化物區(qū)域。柵極介電層117和柵電極114包括位于鰭部115的側(cè)壁和頂面上的部分。因此，漏極區(qū)113和源極區(qū)116之間的偷到包括半導(dǎo)體鰭115的側(cè)壁部分和頂面部分。
[0045]在一些實(shí)施例中，通過將諸如硼、銦等的ρ型雜質(zhì)注入到半導(dǎo)體鰭的底部來形成P型FinFET PG-1、PG-2、PU-1和PU-2的漏極區(qū)113和源極區(qū)116。在可選實(shí)施例中，通過蝕刻原始鰭(諸如圖5至圖8中的鰭14和鰭34)的底部來形成凹槽并在凹槽中生長外延區(qū)來形成漏極區(qū)113和源極區(qū)116。外延區(qū)可包括S1、SiGe、SiGe C、Ge或它們的組合。因此，在圖3中，在一些示例性實(shí)施例中，漏極區(qū)113和源極區(qū)116可包括硅鍺，而下面的半導(dǎo)體帶可以是硅帶。在外延期間，可在源極區(qū)和漏極區(qū)中原位摻雜P型雜質(zhì)。通過形成外延區(qū)，傳輸門FinFET PU-1和PU-2的驅(qū)動電流1n可以比下拉晶體管I3D-1和TO-2的驅(qū)動電流1n大至少5%以上。
[0046]圖4示出了 SRAM單元10的截面圖，在半導(dǎo)體芯片或晶圓上形成多層。應(yīng)當(dāng)注意，圖4示意性地示出互連結(jié)構(gòu)和晶體管的各層，但是其并不反映實(shí)際的SRAM單元10的截面圖?；ミB結(jié)構(gòu)包括柵極接觸層、OD(術(shù)語“0D”表示“有源區(qū)域”)層、通孔層(Via_0、Via_l和Via_2)以及金屬層(M1、M2和M3)。每一層均包括一個或多個介電層以及形成在介電層中的導(dǎo)電部件。位于同一水平的導(dǎo)電部件可以具有相互基本齊平的頂面、相互基本齊平的底面，并且這些導(dǎo)電部件可以同時形成。柵極接觸層中的部件將晶體管(諸如所示的示例性晶體管PU-1和PU-2)的柵電極連接至下面的層(諸如Via_0層)。OD層中的部件將晶體管的源極區(qū)和漏極區(qū)、阱區(qū)的拾取區(qū)等連接至諸如Via_0層的下層。
[0047]圖5示出了根據(jù)示例性實(shí)施例的SRAM單元10的布局。使用形成矩形的虛線示出SRAM單元10的外邊界。圖5還示出了圖1所示節(jié)點(diǎn)(CVdd-節(jié)點(diǎn)l、CVdd_節(jié)點(diǎn)2、CVss_節(jié)點(diǎn)1、CVss-節(jié)點(diǎn)2、位線節(jié)點(diǎn)和位線條節(jié)點(diǎn))。此外，圖5還示出了諸如字線接觸件的一些其它節(jié)點(diǎn)。柵電極16與下面的半導(dǎo)體鰭14形成上拉晶體管PU-1。柵電極16與下面的半導(dǎo)體鰭20進(jìn)一步形成下拉晶體管ro-1。柵電極18與下面的半導(dǎo)體鰭14(其還是形成上拉晶體管PU-1的半導(dǎo)體鰭)形成傳輸門晶體管PG-1。柵電極36與下面的半導(dǎo)體鰭34形成上拉晶體管PU-2。柵電極36與下面的半導(dǎo)體鰭40進(jìn)一步形成下拉晶體管Η)-2。柵電極38與下面的半導(dǎo)體鰭34 (其還是形成上拉晶體管PU-2的半導(dǎo)體鰭)形成傳輸門晶體管PG-2。[0048]SRAM單元10包括P阱區(qū)以及位于P阱區(qū)相對側(cè)的兩個N阱區(qū)(N阱I和N阱2)。第一對接接觸插塞Butt-CO用于將晶體管PU-2和Η)-2的柵電極36電連接至晶體管I3D-1的漏極區(qū)，而第二對接接觸插塞Butt-co用于將晶體管pu-1和ro-1的柵電極16電連接至晶體管ro-2的漏極區(qū)。在圖4中，接觸層和OD層中形成對接的接觸件Butt-co。長接觸件24用于將鰭14 (FinFET PU-1的漏極區(qū))連接至鰭20和第一對接接觸件Butt-CO，其中，長接觸件24和第一對接接觸件Butt-CO形成存儲節(jié)點(diǎn)110 (參照圖1)。長接觸件24的軸向垂直于鰭14、鰭20、鰭34和鰭40的軸向。長接觸件44用于將鰭34 (FinFET PU-2的漏極區(qū))連接至鰭40和第二對接接觸件Butt-CO，其中，長接觸件44和第二對接接觸件Butt-CO形成存儲節(jié)點(diǎn)112 (參照圖1)。長接觸件44的軸向平行于長接觸件24的軸向。
[0049]圖6至圖8示出了根據(jù)可選實(shí)施例的SRAM單元10的布局。除非另有說明，否則隨后討論的實(shí)施例中的部件與圖1至圖5所示實(shí)施例中通過相同的參考符號表示的相同部件基本上相同。因此，關(guān)于隨后討論的實(shí)施例中所示部件的描述可以在圖1至圖5所示的實(shí)施例的討論中發(fā)現(xiàn)。
[0050]圖6示出了與圖5中的實(shí)施例相似的SRAM單元10，除了 ρ型FinFETPG-1、PU-UPG-2和PU-2均可以是包括多個(諸如兩個、三個、四個或更多個)半導(dǎo)體鰭的多鰭FinFET。下拉FinFET I3D-1和Η)-2可以是單鰭FinFET，它們均包括單個半導(dǎo)體鰭(20或40)，雖然它們還可以是多鰭FinFET。例如，如圖6所示，ρ型FinFET PG-1和PU-1均包括表示為14_1和14-2的兩個鰭14，而ρ型FinFET PG-2和PU-2均包括表示為34_1和34_2的兩個鰭34。通過增加更多的鰭，提高了 P型FinFET PG-1、PU-U PG-2和PU-2的電流1n，因此提高了SRAM單元10的速度。此外， 圖6所包括的SRAM單元10包括形成在兩個N阱區(qū)(N阱I和N阱2)之間的P阱區(qū)。
[0051]圖7示出了 SRAM單元10，其中，上拉FinFET PU-1和PU-2均包括兩個鰭。然而，傳輸門FinFET PG-1和PG-2是單鰭FinFET。下拉FinFETPD-1和PD-2可以是單鰭FinFET，雖然它們還可以是多鰭FinFET。圖8示出了與圖7中的實(shí)施例相似的實(shí)施例，除了在圖7中，靠近P阱區(qū)的鰭34-1沒有在柵電極38下方延伸，而靠近P阱的鰭34-2在柵電極38下方延伸。然而，在圖8中，鰭34-1在柵電極38下方延伸，而鰭34-2沒有在柵電極38下方延伸。類似地，圖7和圖8中的鰭14-1和鰭14-2具有分別與鰭34-1和鰭34_2相似的布局。
[0052]圖9示出了包括寫端口和讀端口的兩端SRAM單元10'的電路圖。寫端口包括與圖2中的反相器(反相器I和反相器2)基本相同的反相器(反相器I和反相器2)，其中，反相器I包括圖1中的FinFET PU-1和PD-1，而反相器2包括圖1中的FinFET PU-2和PD-2。寫端口進(jìn)一步包括ρ型傳輸門FinFET W_PG_1和W_PG_2，其中，F(xiàn)inFET '\0^_1和評_PG-2的柵極耦合至寫字線W-WL。通過互補(bǔ)寫位線W-BL和W-BLB來執(zhí)行SRAM單元10丨的寫入。讀端口包括反相器(反相器I和反相器2)、上拉晶體管R_PU和傳輸門晶體管1?_?6。晶體管R_PU和晶體管R_PG是ρ型晶體管，并且可以是FinFET，它們的結(jié)構(gòu)與圖3所示的結(jié)構(gòu)相似。從SRAM單元讀取的數(shù)據(jù)被發(fā)送至讀位線R-BL。晶體管R_PU進(jìn)一步耦合至正電源CVdd以及反相器(反相器I和反相器2)的輸入端中的任一個。晶體管R_PU和晶體管R_PG串聯(lián)。晶體管R_PG的柵極可以耦合至讀字線WL。
[0053]圖10示出了兩端口 SRAM單元1(V的示例性布局，其包括位于兩個N阱區(qū)(N阱I和N阱2)之間的P阱區(qū)。P型FinFET R_PU和R_PG設(shè)置在N阱區(qū)(N阱2)中。因此，為了容納FinFET R_PU和R_PG，N阱區(qū)(N阱2)的寬度W2大于N阱區(qū)(N阱I)的寬度Wl。應(yīng)當(dāng)理解，雖然晶體管PG-1、PU-1、PG-2、PU-2、R_PU和R_PG以雙鰭FinFET示出，但是每個晶體管均可以是單鰭FinFET，或者可以包括兩個以上的鰭。
[0054]圖11至圖21示出了根據(jù)可選實(shí)施例的電路圖或布局，其示出了 SRAM單元的電源線和信號線如何布局。參照圖11，3狀11單元10包括邊界1(^、1(?、10(:和100，單元邊界形成矩形。單元邊界IOA和IOB相對并被稱為長單元邊界。單元邊界IOC和IOD相對且被稱為短單元邊界，其短于長邊界IOA和10B。
[0055]在一些實(shí)施例中，SRAM單元10的長度L3大于SRAM單元10的寬度W3，其中，在垂直于鰭14、20、34和40(參照圖15)的縱向并且平行于柵電極16、18、36和38的縱向的方向上測量長度L3。在垂直于長度L3的方向上測量寬度W3。比例L3/W3可以大于約1.5、大于約2、大于約2.5或者大于約3。因此，SRAM單元10是細(xì)長單元。
[0056]承載SRAM單 元10的電壓VSS的金屬線CVss線與金屬線位線和位線條(參見圖1)位于相同的金屬層中。金屬線(位線和位線條)分別承載位線信號和位線條信號。CVss線可位于金屬線位線和位線條之間。在一些實(shí)施例中，線(CVss線、位線和位線條)位于金屬層Ml (圖4)中。此外，CVss線的寬度W4可以大于線(位線和位線條)的寬度W5，其中比例14/胃5可大于約1.5，或者大于約2。金屬線(CVss線、位線和位線條)垂直于長單元邊界IOA和IOB并跨越長單元邊界IOA和10B。因此，CVss線位于SRAM單元內(nèi)的部分的長度可以等于W3。
[0057]金屬線(字線)和金屬線(CVdd線I和CVdd線2)相互平行并位于相同的金屬層中。金屬線(CVdd線I和CVdd線2)承載電源電壓Vdd。字線位于可以與SRAM單元10的相對長邊界重疊的線(CVdd線I和CVdd線2)之間。字線以及CVdd線I和CVdd線2垂直于短單元邊界IOC和IOD并跨越短單元邊界IOC和10D。CVdd線位于SRAM單元內(nèi)的部分的長度可以等于L3。在一些實(shí)施例中，字線以及CVdd線I和CVdd線2可以位于金線層M2(圖4)中。通孔位于金屬層Ml和M2之間，并且使用具有圓圈和位于圓圈中的“X”標(biāo)記的符號來示出將金屬層Ml中的金屬線連接至下面的接觸插塞的通孔。
[0058]根據(jù)一些實(shí)施例，由于長度L3大于寬度W3，所以在SRAM單元10的長度方向布置CVss線為分配CVss線提供更多空間。因此，可增加CVss線的寬度W4。這樣為SRAM單元10和對應(yīng)的SRAM陣列提供良好的接地能力。
[0059]圖12示出了根據(jù)可選實(shí)施例的SRAM單元10的信號線和電源線的布局。這些實(shí)施例與圖11中的實(shí)施例類似，除了 CVdd線I和CVdd線2平行于CVss線、位線和位線條。此外，可以在CVdd線I和CVdd線2之間分配CVss線、位線和位線條。在這些實(shí)施例中，CVss線、位線、位線條、CVdd線I和CVdd線2垂直于長邊界IOA和10B，因此，存在更多空間來分配這些線。根據(jù)一些實(shí)施例，CVss線、位線、位線條、CVdd線I和CVdd線2可位于金屬層Ml (圖4)中。根據(jù)一些實(shí)施例，字線可以垂直于CVss線并位于金屬層M2 (圖4)中。
[0060]圖13示出了根據(jù)可選實(shí)施例的SRAM單元10的信號線和電源線的布局。這些實(shí)施例與圖12中的實(shí)施例類似，除了金屬層M2 (圖4)中還具有附加CVdd線。附加CVdd線可與長邊界IOA重疊(并且可以平行于長邊界10A)。金屬層M2中的CVdd線可以與位于金屬層Ml中的金屬線(CVdd線I和CVdd線2)形成電力網(wǎng)。[0061]圖14示出了根據(jù)可選實(shí)施例的SRAM單元10的信號線和電源線的布局。在這些實(shí)施例中，CVss線、位線、位線條、CVdd線I和CVdd線2可以位于金屬層M2 (圖4)中。接合焊盤(landing pad) 52形成在金屬層Ml中并通過通孔54連接至下面對應(yīng)的線(CVss線、位線、位線條、CVdd線I和CVdd線2)。此外，CVss線、位線、位線條、CVdd線I和CVdd線2垂直于長邊界IOA和10B。
[0062]圖15示出了包括圖5中FinFET的布局以及圖11中信號線和電源線的布局的組合布局。組合布局示出了 FinFET以及信號線和電源線之間的關(guān)系。參照圖5和圖11已討論了關(guān)于布局的描述，因此本文不再重復(fù)。由于位線和位線條分別連接至傳輸門FinFET PG-1和PG-2的源極/漏極區(qū)，所以位線和位線條被分配為分別與N阱區(qū)N阱I和N阱2重疊。如圖1所示，下拉FinFET I3D-1和Η)-2的源極連接至電源電壓Vss。因此，通過將CVss線分配為與P阱區(qū)重疊，容易將電源電壓Vss提供給下拉FinFET PD-1和H)_2的源極區(qū)。
[0063]類似地，圖16示出了包括圖6中FinFET的布局以及圖11中信號線和電源線的布局的組合布局。圖17示出了包括圖6中FinFET的布局以及圖13中信號線和電源線的布局的組合布局。應(yīng)當(dāng)理解，圖15至圖17僅提供了圖5至圖8中的布局如何與圖11至圖14中的布局組合的幾個實(shí)例。根據(jù)其他實(shí)施例，圖5至圖8中的任意布局可以與圖11至圖14中的任意布局方案組合。
[0064]圖18示出了包括圖10中的兩端口 SRAM單元1(V以及信號線和電源線的相應(yīng)布局的布局。根據(jù)一些實(shí)施例，CVss線、W-BL、W-BLB、CVdd線I和CVdd線2位于金屬層Ml (圖4)中，并且垂直于SRAM單元10'的長邊界IOA和10B。寫字線W-WL和讀字線R-WL可被分配到金屬層M2 (參見圖4)中并且平行于長邊界IOA和10B。
[0065]圖19示出了雙端口 SRAM單元10"的電路圖，其包括端口 A和端口 B，每個端口均可以被配置為讀端口或?qū)懚丝?。端?A包括反相器I和反相器)，它們與圖2中的反相器I和反相器2基本相同。端口 A進(jìn)一步包括ρ型傳輸門FinFET PG-1和PG-2，其中，F(xiàn)inFETPG-1和PG-2的柵極耦合至字線WL-A。FinFET PG-1和PG-2分別進(jìn)一步耦合至互補(bǔ)位線BL-A和BLB-A0端口 B包括反相器I和反相器2以及ρ型傳輸門FinFET PG-3和PG-4，其中，F(xiàn)inFET PG-3和PG-4的柵極耦合至字線WL-B。FinFET PG-3和PG-4分別進(jìn)一步耦合至互補(bǔ)位線BL-B和BLB-B。可以參照圖5至圖8中的布局實(shí)現(xiàn)雙端口 SRAM單元10"的布局，其中，所有的下拉FinFET均位于ρ阱區(qū)中，而所有的上拉FinFET和傳輸門FinFET位于第一和第二 η阱區(qū)(N阱I和N阱2)中。
[0066]圖20和圖21示出了根據(jù)示例性實(shí)施例的位于雙端口 SRAM單元10"中的金屬線的布局。根據(jù)這些實(shí)施例，如圖20所示，CVss線位于CVdd線I和CVdd線2之間。位線BL-B、BLB-B、BLB-A和BL-A設(shè)置在CVss線的外側(cè)。在一些實(shí)施例中，CVss線、CVdd線I和CVdd線2以及位線BLB-A、BLB-B、BL-A和BL-B位于金屬層Ml (圖4)中。根據(jù)一些實(shí)施例，可以將字線WL-A和WL-B分配在金屬層M2 (圖4)中。屏蔽線SL-A和SL-B可被分配為平行于CVss線，并且可連接至諸如VDD或VSS的恒定電壓。屏蔽線SL-A和SL-B也可位于金屬層Ml中ο
[0067]圖21的布局與圖20的布局相似，除了沒有形成屏蔽線SL-A和SL_B，并且將CVdd線2設(shè)置在位線BLB-A和BLB-B之間以及將CVdd線I設(shè)置在位線BL-A和BL-B之間。雖然未在圖20和圖21中示出，但是例如SRAM單元10"的布局還可以包括與圖5相似的位于兩個N阱區(qū)之間的P阱區(qū)。
[0068]根據(jù)本發(fā)明的實(shí)施例，可以使用與Vdd和Vss電壓不同的修正電壓來寫入或讀取SRAM單元?？蓪ψ志€、位線、CVss線、CVdd線等施加修正電壓。表1至表4示出SRAM陣列的讀寫操作和待機(jī)模式的一些示例性電壓。在表1至表4中，列出了可對SRAM單元執(zhí)行的操作以及向?qū)?yīng)電壓線施加的示例性電壓。表1至表4中列出的電壓線包括連接至SRAM陣列的電源線(CVdd線和CVss線)以及信號/控制線(位線、位線條和字線)，其中，在圖22至圖25中示意性示出SRAM陣列。
[0069]表1至表3中所示的操作包括寫入數(shù)據(jù)“I”、寫入數(shù)據(jù)“O”以及“讀出數(shù)據(jù)”。操作“寫入數(shù)據(jù)“I””是指將邏輯高數(shù)據(jù)(“I”)寫入對應(yīng)的SRAM單元，而操作“寫入數(shù)據(jù)“O””是指將邏輯低數(shù)據(jù)(“O”)寫入對應(yīng)的SRAM單元。符號“Vdd(l)”是指將與正電源電壓Vdd相同的電壓施加到對應(yīng)的電壓線。符號“Vss (O)”是指將與電源電壓Vss相同的電壓施加到對應(yīng)的電壓線。在本文的描述中，不詳細(xì)討論施加Vdd(I)或Vss (O)的電壓，但是可以參照表1至表4找到對應(yīng)的電壓。
[0070]表1列出了可對單端口 SRAM單元執(zhí)行的操作以及向連接至單端口 SRAM單元的電壓線施加的示例性電壓。圖1示出了單端口 SRAM單元的示例性電路圖。圖11至圖17示出了單端口 SRAM單元的示例性布局和電壓線。表1所示的電壓線對應(yīng)于圖11至圖17中具有相同名稱的電壓線，除了表1中“CVdd線”對應(yīng)于圖11至圖17中的電壓線(“CVdd線I”和“CVdd線2”)，其表示如果表1中的CVdd線具有值“Vdd(I) ”，則圖11至圖17中的CVdd線I和CVdd線2均施加有電壓Vdd。
[0071]表1
[0072]
【權(quán)利要求】
1.一種電路,包括: 靜態(tài)隨機(jī)存儲器(SRAM)陣列； SRAM單元,位于所述SRAM陣列中，所述SRAM單元包括: P阱區(qū)； 第一 η阱區(qū)和第二 η阱區(qū)，位于所述P阱區(qū)的相對側(cè)；和 第一傳輸門FinFET和第二傳輸門FinFET，所述第一傳輸門FinFET和所述第二傳輸門FinFET 是 p 型 FinFET ； CVss線，位于所述P阱區(qū)上方，所述CVss線平行于所述P阱區(qū)和所述第一 η阱區(qū)之間的界面； 位線和位線條，位于所述CVss線的相對側(cè)； CVdd線，橫跨所述SRAM單元；以及 CVss控制電路，連接至所述CVss線，所述CVss控制電路被配置為將第一 CVss電壓和第二 CVss電壓提供給所述CVss線，所述第一 CVss電壓和所述第二 CVss電壓互不相同。
2.根據(jù)權(quán)利要求1所述的電路，其中，所述CVss線和所述P阱區(qū)相互電去稱，并且被配置為具有不同的電壓。
3.根據(jù)權(quán)利要求1所述的電路，其中，所述SRAM單元進(jìn)一步包括: 第一上拉鰭式場效應(yīng)晶體管(FinFET)和第二上拉FinFET，分別位于所述第一 η阱區(qū)和所述第二η阱區(qū)中；以及 第一下拉FinFET和第二下拉FinFET,位于所述p講區(qū)中。
4.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括: 多條CVss線，每一條均連接至所述SRAM陣列中的一列；以及多個CVss控制電路，每一個均耦合至所述多條CVss線中的一條，所述多個CVss控制電路的每一個均被配置為向所述多條CVss線中的對應(yīng)一條提供至少兩個不同的電壓。
5.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括連接至所述CVdd線的CVdd控制電路，所述CVdd控制電路被配置為將第一 CVdd電壓和第二 CVdd電壓提供給所述CVdd線，所述第一 CVdd電壓和所述第二 CVdd電壓互不相同。
6.根據(jù)權(quán)利要求5所述的電路，其中，所述SRAM陣列的所有列共用所述CVdd控制電路。
7.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括連接至所述位線和所述位線條的位線電壓控制電路，所述位線電壓控制電路被配置為提供與電源電壓Vdd和Vss不同的位線電壓。
8.—種電路,包括: 靜態(tài)隨機(jī)存儲器(SRAM)陣列，包括多行和多列SRAM單元，每個SRAM單元均包括: P阱區(qū)； 第一 η阱區(qū)和第二 η阱區(qū)，位于所述P阱區(qū)的相對側(cè)；和 第一傳輸門FinFET和第二傳輸門FinFET，所述第一傳輸門FinFET和所述第二傳輸門FinFET 是 p 型 FinFET ； CVss線，位于所述P阱區(qū)上方； 位線和位線條，位于所述CVss線的相對側(cè)； CVdd線，橫跨所述SRAM單元；以及CVdd控制電路，連接至所述CVdd線，所述CVdd控制電路被配置為將第一 CVdd電壓和第二 CVdd電壓提供給所述CVdd線，所述第一 CVdd電壓和所述第二 CVdd電壓互不相同。
9.根據(jù)權(quán)利要求8所述的電路，進(jìn)一步包括耦合至所述CVdd控制電路的使能控制電路，所述使能控制電路被配置為響應(yīng)于所述SRAM陣列的不同操作模式而生成不同的使能控制信號。
10.一種方法，包括: 通過將Vss電壓提供給SRAM陣列的CVss線來對靜態(tài)隨機(jī)存儲器(SRAM)陣列執(zhí)行第一操作，其中，所述SRAM陣列包括多行和多列SRAM單元，每個SRAM單元包括: P阱區(qū)； 第一 η阱區(qū)和第二 η阱區(qū)，位于所述P阱區(qū)的相對側(cè)；和 第一傳輸門FinFET和第二傳輸門FinFET,分別位于所述第一 η講區(qū)和所述第二 η講區(qū)中，所述第一傳輸門FinFET和所述第二傳輸門FinFET是ρ型FinFET ;以及 通過將修正的Vss電壓提供給所述CVss線來對所述SRAM陣列執(zhí)行第二操作，所述Nss電壓和所述修正的Vss電壓 互不相同。
【文檔編號】G11C11/413GK103971731SQ201310148777
【公開日】2014年8月6日 申請日期:2013年4月25日 優(yōu)先權(quán)日:2013年1月25日
【發(fā)明者】廖忠志 申請人:臺灣積體電路制造股份有限公司