解碼器電路、存儲(chǔ)器裝置以及多值保險(xiǎn)絲電路的制作方法
【專利摘要】本發(fā)明提供一種解碼器電路、存儲(chǔ)器裝置以及多值保險(xiǎn)絲電路，其中解碼器電路，回應(yīng)一突發(fā)序列控制信號(hào)，用以經(jīng)由多個(gè)第二選擇線存取一存儲(chǔ)器陣列內(nèi)的一存儲(chǔ)器位置，包括一解碼器電路以及一邏輯電路。所述解碼器電路接收一位址信號(hào)并耦接至多個(gè)第一選擇線。所述邏輯電路，耦接至所述多個(gè)第一選擇線并接收所述突發(fā)序列控制信號(hào)以及耦接至所述多個(gè)第二選擇線。相應(yīng)于一設(shè)定失能突發(fā)序列控制信號(hào)，所述邏輯電路在所述第二選擇線上輸出由所述第一選擇線上所接收的一信號(hào)。相應(yīng)于一設(shè)定致能突發(fā)序列控制信號(hào)，所述邏輯電路在所述第二選擇線上輸出所述信號(hào)執(zhí)行一邏輯操作后所產(chǎn)生的一結(jié)果信號(hào)，所述信號(hào)由所述第一選擇線上接收。實(shí)現(xiàn)了高速的性能，并縮小了電路芯片的尺寸。
【專利說明】解碼器電路、存儲(chǔ)器裝置以及多值保險(xiǎn)絲電路【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于集成電路，尤指適用于存取存儲(chǔ)器陣列內(nèi)的存儲(chǔ)器位置的電路?！颈尘凹夹g(shù)】
[0002]當(dāng)前幾乎所有的電子裝置都會(huì)包括某種存儲(chǔ)器或電子儲(chǔ)存裝置，其可以用于儲(chǔ)存數(shù)據(jù)。存儲(chǔ)器通常以硬件實(shí)現(xiàn)，而該硬見通常使用可使用位址的半導(dǎo)體實(shí)現(xiàn)，所述半導(dǎo)體為包括多個(gè)晶體管的集成電路。現(xiàn)代電子裝置使用許多種類的存儲(chǔ)器，其實(shí)施例可包括，但不限定于 RAM、ROM、Flash 和 EEPROM。
[0003]存儲(chǔ)器常以多個(gè)存儲(chǔ)器單元?jiǎng)澐?。每個(gè)存儲(chǔ)器單元會(huì)儲(chǔ)存單一個(gè)二元位元(O或I)的數(shù)據(jù)。存儲(chǔ)器單元以固定長(zhǎng)度的字元編組，例如1、2、4、8、16、32、64或128位元。每個(gè)字元會(huì)通過二元位址被單獨(dú)存取。通常存儲(chǔ)器單元會(huì)配置成具有行和列的陣列。在運(yùn)作時(shí)，會(huì)使用行位址來存取行，接著會(huì)使用行里對(duì)應(yīng)一字元位置的列位址來存取一單獨(dú)字元。行和列位址會(huì)由對(duì)應(yīng)到特定字元的二元位址推導(dǎo)而得知。
[0004]存儲(chǔ)器裝置的生產(chǎn)過程中無可避免地會(huì)產(chǎn)生一些有缺陷的存儲(chǔ)器單元，存儲(chǔ)器廠商常會(huì)在存儲(chǔ)器裝置上設(shè)置多的替代存儲(chǔ)器單元，所述替代存儲(chǔ)器單元會(huì)用來替代有缺陷的存儲(chǔ)器單元。替代單元通常經(jīng)由特別的冗余邏輯存取，所述特別的冗余邏輯在存儲(chǔ)器裝置上實(shí)現(xiàn)，但不會(huì)以和其他存儲(chǔ)器單元同樣方式的二元位址配置。在存儲(chǔ)器裝置制造并且辨認(rèn)出有缺陷的存儲(chǔ)器單元后，存儲(chǔ)器單元內(nèi)的保險(xiǎn)絲存取電路會(huì)永久斷掉，使存儲(chǔ)器的存取程序?qū)τ腥毕莸拇鎯?chǔ)器單元進(jìn)行存取，而不存取永久分配的替代存儲(chǔ)器單元。
[0005]現(xiàn)代電子裝置的趨勢(shì)是采取平行多工的執(zhí)行方式，用以增加運(yùn)作速度。以存儲(chǔ)器來說，存儲(chǔ)器的存取時(shí)間可能是瓶頸，存`儲(chǔ)器的運(yùn)作會(huì)通過從存儲(chǔ)器中同時(shí)存取多個(gè)字元來加速。達(dá)成上述目的其中一種方式可通過多個(gè)存儲(chǔ)器陣列實(shí)現(xiàn)。例如，若使用第零、第一、第二和第三存儲(chǔ)器陣列時(shí)，則可以配置數(shù)據(jù)使得第零字元儲(chǔ)存在第零陣列內(nèi)、第一字元儲(chǔ)存在第一陣列內(nèi)、第二字元儲(chǔ)存在第二陣列內(nèi)、以及第三字元儲(chǔ)存在第三陣列內(nèi)。在該電路配置中，能夠在讀取I個(gè)字元同樣時(shí)間內(nèi)讀取4個(gè)字元。
[0006]在該電路配置中，當(dāng)想要從一個(gè)陣列中存取某個(gè)字元時(shí)，也會(huì)同時(shí)存取來自多個(gè)陣列的其他陣列的其他字元。由于上述運(yùn)作是以平行方式執(zhí)行，從多個(gè)陣列存取多個(gè)字元的時(shí)間會(huì)和從其中之一存儲(chǔ)器陣列存取單一字元存取相等。相應(yīng)地，就算不需要從多個(gè)存儲(chǔ)器陣列的其他存儲(chǔ)器陣列存取其他字元，上述這些其他字元的存取也不會(huì)在性能上造成明顯損害。

【發(fā)明內(nèi)容】

[0007]為了解決現(xiàn)有技術(shù)存在的上述技術(shù)問題，本發(fā)明提供了一種解碼器電路、存儲(chǔ)器裝置以及多值保險(xiǎn)絲電路。
[0008]基于上述目的，本發(fā)明揭露了一種解碼器電路，回應(yīng)一突發(fā)序列控制信號(hào)，用以經(jīng)由多個(gè)第二選擇線存取一存儲(chǔ)器陣列內(nèi)的一存儲(chǔ)器位置，包括一解碼器電路以及一邏輯電路。所述解碼器電路接收一位址信號(hào)并耦接至多個(gè)第一選擇線。所述邏輯電路，耦接至所述多個(gè)第一選擇線并接收所述突發(fā)序列控制信號(hào)以及耦接至所述多個(gè)第二選擇線。相應(yīng)于一設(shè)定失能(unasserted)突發(fā)序列控制信號(hào)，所述邏輯電路在所述第二選擇線上輸出由所述第一選擇線上所接收的一信號(hào)。相應(yīng)于一設(shè)定致能(asserted)突發(fā)序列控制信號(hào)，所述邏輯電路在所述第二選擇線上輸出所述信號(hào)執(zhí)行一邏輯操作后所產(chǎn)生的一結(jié)果信號(hào)，所述信號(hào)由所述第一選擇線上接收。
[0009]本發(fā)明更揭露了一種存儲(chǔ)器裝置，包括η個(gè)解碼器電路。η為大于I的一整數(shù)。所述突發(fā)序列控制信號(hào)由至少兩個(gè)解碼器電路共用。
[0010]本發(fā)明更揭露了一種多值保險(xiǎn)絲電路，響應(yīng)于一突發(fā)序列控制信號(hào)，用以輸出一第三信號(hào)至一冗余評(píng)估電路，所述第三信號(hào)對(duì)應(yīng)至一有缺陷存儲(chǔ)器單元的一位址，所述多值保險(xiǎn)絲電路包括一保險(xiǎn)絲電路、一數(shù)值產(chǎn)生器以及一多工器。所述保險(xiǎn)絲電路用于輸出一第一信號(hào)。所述數(shù)值產(chǎn)生器，耦接至接收所述第一信號(hào)，用于輸出至少一第二信號(hào)。所述多工器用于接收至少所述第一信號(hào)以及所述第二信號(hào)作為輸入，接收所述突發(fā)序列控制信號(hào)作為一選擇輸入，以及輸出所述第三信號(hào)。
[0011]本發(fā)明更揭露了一種存儲(chǔ)器裝置，包括解碼器電路以及多值保險(xiǎn)絲電路。
[0012]本發(fā)明提供的一種解碼器電路、存儲(chǔ)器裝置以及多值保險(xiǎn)絲電路，具有如下效果:減少了突發(fā)控制和額外地址信號(hào)路由的芯片面積造成的速度延遲，實(shí)現(xiàn)了高速的性能，并縮小了電路芯片的尺寸。
【專利附圖】

【附圖說明】
[0013]圖1是顯示本發(fā)明實(shí)施例中一種存儲(chǔ)器裝置100的區(qū)塊圖。
[0014]圖2是顯示本發(fā)明實(shí)施例中實(shí)現(xiàn)于存儲(chǔ)器裝置100的列解碼器108陣列的單一列解碼器(例如108a)的方塊圖。
[0015]圖3a是顯示本發(fā)明實(shí)施例中保險(xiǎn)絲單元350的方塊圖。
[0016]圖3b是顯示本發(fā)明實(shí)施例中存儲(chǔ)器裝置100的保險(xiǎn)絲區(qū)塊206a、206b、206c和206d的方塊圖。
[0017]附圖標(biāo)號(hào):
[0018]100?存儲(chǔ)器裝置；
[0019]102?指令/位址介面；
[0020]104 ?信號(hào)；
[0021]106?控制邏輯電路；
[0022]108 (a、b、C、d)?列解碼器；
[0023]112(a、b、c、d)?存儲(chǔ)器陣列；
[0024]110(a)?行解碼器；
[0025]114?IO控制邏輯電路；
[0026]116?列信號(hào)；
[0027]118a、b、c、d ?列信號(hào)；
[0028]116?列信號(hào)；
[0029]CKE?時(shí)脈致能信號(hào)；[0030]CK/CKB?差動(dòng)時(shí)脈輸出信號(hào)；
[0031]CSB?晶片選擇信號(hào)；
[0032]CAl-CAO?單向指令/位址匯流排輸出信號(hào)；
[0033]DQ7-DQ0?雙向數(shù)據(jù)信號(hào)；
[0034]DQS/DQSB?雙向及差動(dòng)數(shù)據(jù)閃控信號(hào)；
[0035]DM?輸出數(shù)據(jù)遮罩信號(hào)；
[0036]206a, b, c, d?保險(xiǎn)絲區(qū)塊；
[0037]208a, b, c, d?冗余評(píng)估電路；
[0038]212a，b，c，d ?CD (數(shù)據(jù) 0)，CD (數(shù)據(jù) I)，CD (數(shù)據(jù) 2)，CD (數(shù)據(jù) 3)；
[0039]300?保險(xiǎn)絲；
[0040]302?保險(xiǎn)絲閂鎖器；
[0041]304?多值保險(xiǎn)絲輸出電路；
[0042]312?多值信號(hào)產(chǎn)生器；以及
[0043]306?新增保險(xiǎn)絲
【具體實(shí)施方式】
[0044]在此必須說明的是，于下揭露內(nèi)容中所提出的不同實(shí)施例或范例，是用以說明本發(fā)明所揭示的不同技術(shù)特征，其所描述的特定范例或排列是用以簡(jiǎn)化本發(fā)明，然非用以限定本發(fā)明。此外，在不同實(shí)施例或范例中可能重復(fù)使用相同的參考數(shù)字與符號(hào)，此等重復(fù)使用的參考數(shù)字與符號(hào)是用以說明本發(fā)明所揭示的內(nèi)容，而非用以表示不同實(shí)施例或范例間的關(guān)系。
[0045]為了清楚解釋本發(fā)明，以下每個(gè)實(shí)施例都以具有4字元突發(fā)(burst)數(shù)據(jù)長(zhǎng)度以及使用4位元預(yù)先抓取信號(hào)方式的低功耗雙倍數(shù)據(jù)傳輸率(Low Power Double DataRate2, LPDDR2)的同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Synchronous Dynamic Random AccessMemory, SDRAM)裝置加以實(shí)現(xiàn)。熟習(xí)此技藝者可知本發(fā)明實(shí)施例可在各種設(shè)定的各種存儲(chǔ)器裝置中實(shí)現(xiàn)。例如，本發(fā)明實(shí)施例可在DDR3、MDDR3、以及其他任意存儲(chǔ)器裝置上實(shí)現(xiàn)，所述其他任意存儲(chǔ)器裝置是使用4位元預(yù)先抓取信號(hào)、使用8-位元預(yù)先抓取信號(hào)、或是為所有其他預(yù)先抓取存儲(chǔ)器裝置。
[0046]圖1是顯示本發(fā)明實(shí)施例中一種存儲(chǔ)器裝置100的方塊圖，符合LPDDR2SDRAM的標(biāo)準(zhǔn)。說明書參考使用LPDDR2SDRAM標(biāo)準(zhǔn)，其在JEDEC文件JESD209-2B，2010年二月期刊中有更詳細(xì)的描述。存儲(chǔ)器裝置100包括指令介面102及數(shù)據(jù)介面104，用以允許存儲(chǔ)器的讀取和寫入存取動(dòng)作。指令介面102能接收一或多個(gè)下列信號(hào):時(shí)脈致能信號(hào)CKE、差動(dòng)時(shí)脈輸出信號(hào)CK和CKB、晶片選擇信號(hào)CSB和單向指令/位址匯流排輸出信號(hào)CA9-CA0，其中該單向指令/位址匯流排輸出信號(hào)CA9-CA0在本實(shí)施例中包括列位址。10控制電路114所輸出的信號(hào)104包括一或多個(gè)下列信號(hào):雙向數(shù)據(jù)信號(hào)DQ7-DQ0、雙向及差動(dòng)數(shù)據(jù)閃控(strobe)信號(hào)DQS和DQSB、以及用于寫入數(shù)據(jù)DM的輸出數(shù)據(jù)遮罩(mask)信號(hào)。在存儲(chǔ)器內(nèi)部，指令介面102耦接至控制邏輯電路106?？刂七壿嬰娐?06為一種狀態(tài)機(jī)，其可管理存儲(chǔ)器裝置100的內(nèi)部運(yùn)作動(dòng)作?？刂七壿嬰娐?06輸出列信號(hào)116至列解碼器108(108a、108b、108c和108d)，以及輸出行信號(hào)至行解碼器110 (110a、110b、IIOc和110d)的陣列。[0047]列解碼器(column decoder) 108a、108b、108c和108d用于接收列信號(hào)116以及分別輸出存儲(chǔ)器陣列列選擇信號(hào)118a、118b、118c和118d，該存儲(chǔ)器陣列列選擇信號(hào)118a、118b、118c和118d分別對(duì)應(yīng)存儲(chǔ)器陣列112a、112b、112c和112d內(nèi)的一或多個(gè)特定列。類似地，行解碼器110陣列內(nèi)的每個(gè)行解碼器(row decoder)(例如行解碼器110a)都用于接收行信號(hào)并且輸出一或多行選擇信號(hào)，其對(duì)應(yīng)存儲(chǔ)器陣列112陣列內(nèi)的存儲(chǔ)器陣列(例如存儲(chǔ)器陣列112a)中的一或多個(gè)對(duì)應(yīng)特定列。所選擇的列和行位址的交會(huì)處對(duì)應(yīng)一或多個(gè)所選擇讀取或?qū)懭氤绦蛞嫒〉拇鎯?chǔ)器單元。
[0048]對(duì)讀取程序來說，儲(chǔ)存在所選擇的存儲(chǔ)器陣列112的陣列內(nèi)部的每個(gè)存儲(chǔ)器陣列(例如存儲(chǔ)器陣列112a)的存儲(chǔ)器單元的讀取值會(huì)輸出至IO控制邏輯電路114。IO控制邏輯電路114用于使用信號(hào)104協(xié)調(diào)存儲(chǔ)器裝置100的動(dòng)作。對(duì)寫入程序來說，IO控制邏輯電路114從信號(hào)104接收要寫入的數(shù)值，所述要寫入的數(shù)值會(huì)寫入所選擇的存儲(chǔ)器陣列112陣列內(nèi)每個(gè)存儲(chǔ)器陣列(例如存儲(chǔ)器陣列112a)的被選擇的存儲(chǔ)器單元。如前述解釋，本實(shí)施例可用于在4位元預(yù)先抓取信號(hào)存儲(chǔ)器裝置中實(shí)現(xiàn)。相應(yīng)地，列解碼器108的陣列包括4列解碼器108a-108d，每個(gè)解碼器都會(huì)執(zhí)行預(yù)先抓取動(dòng)作，該4列解碼器108a_108d耦接至4個(gè)存儲(chǔ)器陣列112a-112d。
[0049]圖2是顯示本發(fā)明實(shí)施例中存儲(chǔ)器裝置100的列解碼器108陣列的單一列解碼器(例如108a)的方塊圖。列解碼器108a接收列位址信號(hào)200以及突發(fā)(burst)序列控制信號(hào)202。列解碼器108a輸出列選擇信號(hào)204a、204b、204c和204d，其分別對(duì)應(yīng)到突發(fā)數(shù)據(jù)列解碼器 218a、218b、218c 和 218d。
[0050]在內(nèi)部電路里，列位址信號(hào)200耦接至每個(gè)突發(fā)數(shù)據(jù)列解碼器218a、218b、218c和218d。突發(fā)數(shù)據(jù)列解碼器218a、218b、218c和218d分別包括保險(xiǎn)絲區(qū)塊206a、206b、206c和206d、冗余評(píng)估電路208a、208b、208c和208d、冗余邏輯電路210a、210b、210c和210d、解碼器212a、212b、212c和212d、和列選擇偏移邏輯電路214a、214b、214c和214d。冗余評(píng)估電路208a、208b、208c和208d接收列位址信號(hào)200，分別從保險(xiǎn)絲206a、206b、206c和206d接收冗余列位址信號(hào)216a、216b、216c和216d，并分別耦接至冗余邏輯電路210a、210b、210c和210d。解碼器212a、212b、212c和212d接收列位址信號(hào)200，并分別耦接至列選擇偏移邏輯電路214a、214b、214c和214d。冗余邏輯電路210a、210b、210c和210d以及列偏移邏輯電路 214a、214b、214c 和 214d 輸出列選擇信號(hào) 204a,204b,204c 和 204d。
[0051]每個(gè)解碼器212a、212b、212c和212d皆為N到2"解碼器，該N到2n解碼器解碼由列位址信號(hào)200上所接收的N位元位址(在本實(shí)施例中為一 7位元位址)，并在2n條選擇線(實(shí)施例中是128條線)上輸出解碼后位址信號(hào)至列選擇偏移邏輯電路214a、214b、214c和214d。雖然實(shí)施例中使用N到2n解碼器，本發(fā)明實(shí)施例并不限定于使用某種特定解碼器。因?yàn)榻獯a器212a-212d是N到2"解碼器，128 (27)條列選擇線中只會(huì)有一條線被設(shè)為致能(asserted)。列選擇偏移邏輯電路214a、214b、214c和214d會(huì)分別輸出從解碼器212a、212b、212c和212d所接收的信號(hào)，或是相應(yīng)于突發(fā)序列控制(“BSC”)信號(hào)202a、202b、202c和202d，對(duì)從解碼器212a、212b、212c和212d所接收的信號(hào)執(zhí)行向左偏移操作并輸出結(jié)果。存儲(chǔ)器裝置100可在內(nèi)部產(chǎn)生BSC信號(hào)202a、202b、202c和202d，例如通過控制邏輯電路106產(chǎn)生并作為列信號(hào)116的一部份送到列解碼器。BSC信號(hào)202a、202b、202c和202d可產(chǎn)生作為存儲(chǔ)器裝置的所偏好的突發(fā)數(shù)據(jù)種類或突發(fā)數(shù)據(jù)長(zhǎng)度的功能，或是起始位址。其他符合說明書揭露的實(shí)施例能夠根據(jù)需求使用大于或小于4個(gè)的BSC信號(hào)，并可使用BSC信號(hào)作為其他控制信號(hào)的功能，該其他控制信號(hào)符合本發(fā)明的揭露內(nèi)容，并且BSC信號(hào)可由控制邏輯電路106外部產(chǎn)生。另外，列選擇信號(hào)204a、204b、204c和204d被輸出并由單一存儲(chǔ)器陣列(例如112a)所接收，該單一存儲(chǔ)器陣列包括存儲(chǔ)器陣列列選擇信號(hào)，例如118a。
[0052]保險(xiǎn)絲206a、206b、206c和206d分別輸出對(duì)應(yīng)有缺陷的存儲(chǔ)器單元的位址至冗余評(píng)估電路208a、208b、208c和208d。每個(gè)冗余評(píng)估電路208a、208b、208c和208d用于作為比較器，其可將從對(duì)應(yīng)保險(xiǎn)絲206a、206b、206c和206d接收的存儲(chǔ)器位址列位址信號(hào)200上的位址進(jìn)行比較。當(dāng)冗余評(píng)估電路208a、208b、208c和208d發(fā)現(xiàn)一組比對(duì)符合(match)時(shí)，便會(huì)傳送信號(hào)至其分別對(duì)應(yīng)的冗余邏輯電路210a、210b、210c和210d，該傳送的信號(hào)表示列位址信號(hào)200上的位址位置為有缺陷的存儲(chǔ)器單元。另外，圖3對(duì)保險(xiǎn)絲區(qū)塊206a、206b,206c和206d有更加詳細(xì)的描述。
[0053]冗余邏輯電路210a、210b、210c和210d的實(shí)現(xiàn)方式有很多種，而特定種類的冗余邏輯電路實(shí)現(xiàn)方式不在本發(fā)明的范圍中。為了完整描述整個(gè)實(shí)施例，一旦從對(duì)應(yīng)的冗余評(píng)估電路208a、208b、208c和208d收到設(shè)定致能信號(hào)后，每個(gè)冗余邏輯電路210a、210b、210c和210d會(huì)確定不從有缺陷的存儲(chǔ)器單元讀取數(shù)據(jù)，而會(huì)從相關(guān)的冗余存儲(chǔ)器單元進(jìn)行讀取，該相關(guān)的冗余存儲(chǔ)器單元對(duì)應(yīng)到特定有缺陷的存儲(chǔ)器單元。冗余邏輯電路的功用在于重新引導(dǎo)有缺陷的存儲(chǔ)器單元的存取動(dòng)作到冗余存儲(chǔ)器單元以及非有缺陷的存儲(chǔ)器單元。冗余邏輯電路會(huì)保留所有有缺陷的存儲(chǔ)器單元對(duì)應(yīng)冗余存儲(chǔ)器單元的紀(jì)錄。熟習(xí)此技藝者可知所提供冗余存儲(chǔ)器單元的數(shù)量以及冗余邏輯電路的實(shí)現(xiàn)方式是由實(shí)際電路設(shè)計(jì)的考量決定。
[0054]以下為本發(fā)明實(shí)施例中的一種操作。為了簡(jiǎn)化描述，以下實(shí)施例顯示一讀取動(dòng)作，雖然熟習(xí)此技藝者可知寫入動(dòng)作也可以使用類似的方式執(zhí)行。在實(shí)施例中偏好將，讀取動(dòng)作放在具有對(duì)應(yīng)列位址00 0 00 1 0 1 02 (IOltl)的存儲(chǔ)器位置。因?yàn)槊總€(gè)列解碼器(108a、108b、108c和108d)包括4個(gè)突發(fā)數(shù)據(jù)列解碼器(218a、218b、218c和218d)，每個(gè)列解碼器(108a、108b、108c和108d)能分別從存儲(chǔ)器陣列(112a、112b、112c和112d)存取4個(gè)存儲(chǔ)器單元。所述4個(gè)存儲(chǔ)器單元共用一個(gè)截取(truncated)列位址。存儲(chǔ)器單元對(duì)應(yīng)儲(chǔ)存在列位址oooooiooo2(81(i) Iijoooooioii2(H10)的位元，所述儲(chǔ)存在列位址oooooiooo2(81Q)到0000010112 (Illtl)具有同樣的截取(truncated)位址00000102。因此當(dāng)讀取所述4個(gè)存儲(chǔ)器單元時(shí)，列位址信號(hào)200為00 0 00 1 02。相應(yīng)地，每個(gè)存儲(chǔ)器陣列(例如112a)能在邏輯上被分為4份并接收512 (=128*4)列選擇信號(hào)，該列選擇信號(hào)對(duì)應(yīng)到分別來自列解碼器(例如108a)的列選擇信號(hào)204a,204b,204c和204d。
[0055]在本實(shí)施例中，一個(gè)讀取操作能夠通過兩個(gè)截取位址執(zhí)行。在實(shí)施例中，存儲(chǔ)器讀取從位于存儲(chǔ)器單元的列位址oooooioio2 (IOltl)開始執(zhí)行且存儲(chǔ)器裝置以突發(fā)數(shù)據(jù)長(zhǎng)度4實(shí)現(xiàn)，其中有缺陷的存儲(chǔ)器單元位于列位址0000010112 (Illtl)和0000011012(131Q)。相應(yīng)地，在實(shí)施例中會(huì)讀取儲(chǔ)存在存儲(chǔ)器單元內(nèi)并具有位址101(|、111(|、121(|和131(|的位元數(shù)據(jù)。存儲(chǔ)器單元IOltl和Illtl的位元共用同一個(gè)截取位址00 0 00 1 02，而存儲(chǔ)器單元121(|和131(|的位元共用同一個(gè)截取位址00000112，如上面的描述。實(shí)施例會(huì)將對(duì)應(yīng)到00 0 00 1 02 (從起始列位址截取到的IO2)的信號(hào)放在列位址信號(hào)200內(nèi)進(jìn)行傳送。另外如以下的解釋，突發(fā)序列控制信號(hào)202a和202b會(huì)被設(shè)為致能，表示在位址121(|，和131(|的存儲(chǔ)器單元和列位址信號(hào)200對(duì)應(yīng)到的存儲(chǔ)器單元的截取列位址不同。雖然以下的功能以連續(xù)的方式解釋，但是實(shí)際上會(huì)以平行的或同時(shí)的方式運(yùn)作。
[0056]冗余評(píng)估電路208c對(duì)列位址信號(hào)200和從保險(xiǎn)絲區(qū)塊206c所接收的信號(hào)進(jìn)行比較。因?yàn)榱形恢稩Oltl(截取位址00 0 00 1 02)的存儲(chǔ)器單元并非有缺陷的存儲(chǔ)器單元，冗余評(píng)估電路208c不會(huì)判定列位址信號(hào)200和從保險(xiǎn)絲區(qū)塊206c所接收的信號(hào)間相同，因此會(huì)傳送設(shè)定失能(unasserted)信號(hào)至冗余邏輯電路210c。
[0057]解碼器212c對(duì)7位元截取列位址(00 0 00 1 02)加以解碼藉以獲得27列選擇線(cslOp, csllp，...，csll27p)上傳送的信號(hào)。因?yàn)榻獯a器212a到212d為N到2"解碼器，所以128 (27)條列選擇線中只有一條會(huì)被設(shè)定致能。在實(shí)施例中，解碼器212c的第二列選擇線(csl2p)被設(shè)為致能列位址信號(hào)200帶有的位址00 0 00 1 02的數(shù)據(jù)是21(|。因此信號(hào)為000…0100，其中在I之前有125個(gè)0，在之后有2個(gè)O。列選擇信號(hào)會(huì)被傳送至列選擇偏移邏輯電路214c。因?yàn)閷?duì)應(yīng)的突發(fā)序列控制信號(hào)202c并未被設(shè)為致能，列選擇偏移邏輯電路214c輸出列選擇信號(hào)204c信號(hào)，該列選擇信號(hào)204c信號(hào)為對(duì)應(yīng)到列選擇線(cslOp,csllp, , csll27p)上收到的列選擇信號(hào)的信號(hào)。結(jié)果信號(hào)仍然是000...0100，其中在I之前有125個(gè)0，在之后有2個(gè)O。因此線csl2_2被設(shè)為致能，而其他的線都沒有被設(shè)為致能，因?yàn)閷?duì)應(yīng)到存儲(chǔ)器陣列112a中的一部分的第二位址，該存儲(chǔ)器陣列112a中的一部分對(duì)應(yīng)到列選擇信號(hào)204c并包括具有位址(00 0 00 1 0 1 02或IOltl)的存儲(chǔ)器單元。
[0058]冗余評(píng)估電路208d將列位址信號(hào)200 (在本實(shí)施例中為00000102)和保險(xiǎn)絲區(qū)塊206d(在本實(shí)施例中為00 0 00 1 02)的接收信號(hào)相比。由于存儲(chǔ)器單元Illtl是有缺陷的存儲(chǔ)器單元，冗余評(píng)估電路208d會(huì)找到一符合的比對(duì)并將設(shè)定致能信號(hào)傳送至冗余邏輯電路210d。冗余邏輯電路210d會(huì)避免讀取有缺陷的存儲(chǔ)器單元，而從對(duì)應(yīng)的冗余存儲(chǔ)器單元讀取對(duì)應(yīng)到存儲(chǔ)器單元Illtl的數(shù)值。冗余邏輯電路為一種習(xí)知技術(shù)，本發(fā)明實(shí)施例并不限定于使用其中一種特定的實(shí)施方式。
[0059]冗余評(píng)估電路208a將列位址信號(hào)200和從保險(xiǎn)絲區(qū)塊206a收到的信號(hào)相比。因?yàn)榇鎯?chǔ)器單元121(|不是有缺陷的存儲(chǔ)器單元，冗余評(píng)估電路208a不會(huì)找到符合的比對(duì)，所以會(huì)傳送設(shè)定失能信號(hào)到冗余邏輯電路210a。
[0060]解碼器212a對(duì)7位元截取位址(00 0 00 1 02)進(jìn)行解碼藉以獲得27列選擇線(cslOp，csllp,...，csll27p)上傳送的信號(hào)，由于列位址信號(hào)200的位址00 0 00 1 02為210，該27列選擇線(cslOp, csllp,..., csll27p)的解碼器212a的第二列選擇線(csl2p)被設(shè)為致能。因此，信號(hào)為000...0100，其中在I之前有125個(gè)0，在之后有2個(gè)O。列選擇線上的信號(hào)會(huì)被傳送到列選擇偏移邏輯電路214a。因?yàn)閷?duì)應(yīng)突發(fā)序列控制信號(hào)202a被設(shè)為致能，列選擇偏移邏輯電路214a會(huì)對(duì)解碼器212a的輸出值執(zhí)行向左偏移的操作，并輸出列選擇信號(hào)204a作為結(jié)果信號(hào)。結(jié)果信號(hào)為000…01000，其中在I之前有124個(gè)0，在之后有3個(gè)O。因此，除了線csl3_0被設(shè)為致能外，其他線都沒有設(shè)為致能，因?yàn)閷?duì)應(yīng)存儲(chǔ)器陣列112a的一部分的第三位址，該存儲(chǔ)器陣列112a的一部分對(duì)`應(yīng)到列選擇信號(hào)204a并包括具有列位址(00 0 0011002或121(|)的存儲(chǔ)器單元。
[0061]冗余評(píng)估電路208b將列位址信號(hào)200的位址(00 0 00 1 02)和保險(xiǎn)絲區(qū)塊206b接
收的信號(hào)進(jìn)行比較。在這個(gè)例子中，由于以下和第3a和3b圖相關(guān)并會(huì)解釋的理由，冗余評(píng)估電路會(huì)接收來自保險(xiǎn)絲區(qū)塊206b的信號(hào)00 0 00 1 02。由于存儲(chǔ)器單元131(|(儲(chǔ)存在存儲(chǔ)器陣列112a的截取位址00000112，該存儲(chǔ)器陣列112a和列選擇信號(hào)204b相關(guān))是有缺陷的存儲(chǔ)器單元，冗余評(píng)估電路208b會(huì)判定列位址信號(hào)200和來自保險(xiǎn)絲區(qū)塊206b的信號(hào)符合比對(duì)，并傳送設(shè)定致能信號(hào)至冗余邏輯電路210b。冗余邏輯電路210b避免存取在存儲(chǔ)器陣列112a的位址00000112的有缺陷的存儲(chǔ)器單元，所述存儲(chǔ)器陣列112a和列選擇信號(hào)204b相關(guān)，并從對(duì)應(yīng)的冗余存儲(chǔ)器單元讀取和存儲(chǔ)器單元131(|相關(guān)的數(shù)值。
[0062]本發(fā)明中的其他實(shí)施例也可使用各種突發(fā)數(shù)據(jù)長(zhǎng)度以及折回(wrap around)模式加以實(shí)現(xiàn)。例如，若存儲(chǔ)器裝置被設(shè)為折回模式并且突發(fā)數(shù)據(jù)長(zhǎng)度為4，則突發(fā)數(shù)據(jù)控制信號(hào)202a、202b、202c和202d將不會(huì)被設(shè)為致能。在此實(shí)施例中，列選擇偏移邏輯電路214a、214b,214c和214d之偏移邏輯會(huì)被繞過而不執(zhí)行向左偏移的操作，并且列選擇信號(hào)204a、204b,204c和204d，其使用起始列位址IOltl，分別會(huì)是101(|、111(|、81(|和91(|。本實(shí)施例和前述實(shí)施例中列選擇信號(hào)204a.204b.204c和204d分別是IO10, Il10,1210，和1310的實(shí)施例剛好形成對(duì)比。
[0063]圖3a是顯示本發(fā)明實(shí)施例中保險(xiǎn)絲單元350的方塊圖。保險(xiǎn)絲單元350根據(jù)圖3b能連接以實(shí)現(xiàn)存儲(chǔ)器裝置100的保險(xiǎn)絲區(qū)塊206a、206b、206c和206d。每個(gè)保險(xiǎn)絲單元350包括保險(xiǎn)絲元件300，其耦接至保險(xiǎn)絲閂鎖器302，其另耦接至數(shù)值產(chǎn)生器304。保險(xiǎn)絲元件300包括保險(xiǎn)絲306并耦接至接收輸出信號(hào)fuse_init308和fuse_eval310。數(shù)值產(chǎn)生器304包括多值(MV)信號(hào)產(chǎn)生器312和多工器314，數(shù)值產(chǎn)生器304接收儲(chǔ)存在保險(xiǎn)絲閂鎖器302的輸出數(shù)值以及突發(fā)序列控制(BSC)信號(hào)202，并輸出信號(hào)fuse_0ut316。
[0064]當(dāng)存儲(chǔ)器裝置100開機(jī)(power on)時(shí),fuse_init信號(hào)308會(huì)被設(shè)為致能。一旦存儲(chǔ)器裝置完全開機(jī)并預(yù)備好時(shí)，fuse_eval信號(hào)310會(huì)被設(shè)為致能。當(dāng)fuse_init信號(hào)308信號(hào)被設(shè)為致能時(shí)，保險(xiǎn)絲閂鎖器302會(huì)初始化并在保險(xiǎn)絲閂鎖器302內(nèi)閂鎖住(latch)二元數(shù)據(jù)I。當(dāng)fUSe_eVal信號(hào)310被設(shè)為致能時(shí)，保險(xiǎn)絲閂鎖器302會(huì)閂鎖住對(duì)應(yīng)到保險(xiǎn)絲306狀態(tài)的數(shù)值。若保險(xiǎn)絲306斷掉(blown)時(shí)，則二元數(shù)據(jù)I會(huì)保留并閂鎖在保險(xiǎn)絲閂鎖器302之內(nèi)。若保險(xiǎn)絲306并未斷掉，則二元數(shù)據(jù)O會(huì)保留并閂鎖在保險(xiǎn)絲閂鎖器302之內(nèi)。熟習(xí)此技藝者可知保險(xiǎn)絲元件300和保險(xiǎn)絲閂鎖器302可使用任何數(shù)量任何種類的方式實(shí)現(xiàn)。數(shù)值產(chǎn)生器304接收儲(chǔ)存在保險(xiǎn)絲閂鎖器302內(nèi)的輸出數(shù)值。相應(yīng)于突發(fā)序列控制信號(hào)202，數(shù)值產(chǎn)生器304可輸出儲(chǔ)存在閂鎖器302中的數(shù)值或從MV信號(hào)產(chǎn)生器312輸出。MV信號(hào)產(chǎn)生器312能用于產(chǎn)生任意信號(hào)，但在實(shí)施例中使用下計(jì)數(shù)器(downcounter)來實(shí)現(xiàn)MV信號(hào)產(chǎn)生器312。信號(hào)fuse_out316對(duì)應(yīng)到存儲(chǔ)器位址的某個(gè)位元，所述存儲(chǔ)器位址對(duì)應(yīng)到有缺陷的存儲(chǔ)器單元。
[0065]圖3b顯示本發(fā)明實(shí)施例中存儲(chǔ)器裝置100的保險(xiǎn)絲區(qū)塊(206a、206b、206c和206d)的方塊圖。如圖3b所示，多個(gè)保險(xiǎn)絲單元350能互相耦接用以產(chǎn)生一單一保險(xiǎn)絲區(qū)塊206，例如圖2中保險(xiǎn)絲區(qū)塊206a、206b、206c和206d的實(shí)現(xiàn)方式。在所述設(shè)定中，保險(xiǎn)絲區(qū)塊206輸出冗余列位址信號(hào)216，例如圖2中位址信號(hào)216a、216b、216c和216d。所有保險(xiǎn)絲區(qū)塊206a、206b、206c和206d中來自每個(gè)保險(xiǎn)絲單元350的fuse_init信號(hào)308和fuse_eval310信號(hào)都連在一起。另外，不是每個(gè)保險(xiǎn)絲單元350都需要一個(gè)MV信號(hào)產(chǎn)生器。在替代的電路配置中可針對(duì)每個(gè)保險(xiǎn)絲區(qū)塊206使用一個(gè)MV信號(hào)產(chǎn)生器、所有保險(xiǎn)絲區(qū)塊206共用一個(gè)MV信號(hào)產(chǎn)生器、或混和的電路配置方式。保險(xiǎn)絲區(qū)塊206的輸出值對(duì)應(yīng)有缺陷的存儲(chǔ)器單元的截取列位址。
[0066]本發(fā)明提供兩組實(shí)施例用于示范目前實(shí)施例的運(yùn)作方式，該兩組實(shí)施例符合圖2相關(guān)的實(shí)施例。在實(shí)施例中會(huì)使用和位址101(|、111(|、121(|和131(|相關(guān)并儲(chǔ)存在存儲(chǔ)器單元中的位元的存儲(chǔ)器讀取操作，并且具有位址Illtl和131(|的存儲(chǔ)器單元為有缺陷的存儲(chǔ)器單
J Li ο
[0067]在第一組實(shí)施例中，圖3b的保險(xiǎn)絲區(qū)塊206對(duì)應(yīng)到圖2的保險(xiǎn)絲區(qū)塊206d，且圖3a的突發(fā)序列控制信號(hào)202對(duì)應(yīng)到圖2的信號(hào)202d。由于截取列位址為7位元長(zhǎng)，保險(xiǎn)絲區(qū)塊206d包括7個(gè)保險(xiǎn)絲單元350。實(shí)施例假設(shè)具有位址Illtl的存儲(chǔ)器單元是有缺陷的存儲(chǔ)器單元，有缺陷的存儲(chǔ)器單元會(huì)被儲(chǔ)存在存儲(chǔ)器陣列112a的部份，所述存儲(chǔ)器陣列112a對(duì)應(yīng)到突發(fā)數(shù)據(jù)列解碼器218d。相應(yīng)地，存儲(chǔ)器單元的截取列位址將會(huì)是00 0 00 1 02，并且保險(xiǎn)絲區(qū)塊206d的保險(xiǎn)絲306是斷掉的，該保險(xiǎn)絲區(qū)塊206d對(duì)應(yīng)到第二最低有效位元。如上面實(shí)施例所述，突發(fā)序列控制信號(hào)202d不會(huì)被設(shè)為致能，因此冗余列位址信號(hào)216d對(duì)應(yīng)到保險(xiǎn)絲狀態(tài)。由于其中的一個(gè)保險(xiǎn)絲已經(jīng)斷掉，列位址信號(hào)216d會(huì)是00 0 00 1 02。
[0068]在第二組實(shí)施例中，圖3b的保險(xiǎn)絲206對(duì)應(yīng)到圖2的保險(xiǎn)絲206b且圖3a的突發(fā)序列控制信號(hào)202對(duì)應(yīng)到圖2的信號(hào)202b。由于截取列位址具有7個(gè)位元的長(zhǎng)度，保險(xiǎn)絲206b也包括7個(gè)保險(xiǎn)絲單元350。由于實(shí)施例假設(shè)位址131(|的存儲(chǔ)器單元是有缺陷的，并且由于該存儲(chǔ)器單元儲(chǔ)存在存儲(chǔ)器陣列112a的截取列位址00000112之內(nèi)，該對(duì)應(yīng)到列位址的最低有效位元的保險(xiǎn)絲單元350中的保險(xiǎn)絲306是斷掉的。相似地，對(duì)應(yīng)到列位址的第二最低有效位元的保險(xiǎn)絲單元350的保險(xiǎn)絲306是斷掉的，而保險(xiǎn)絲區(qū)塊206b的保險(xiǎn)絲單元350的其余保險(xiǎn)絲306是正常的。因此，若突發(fā)序列控制信號(hào)202b沒有被設(shè)為致能，冗余列位址信號(hào)216b是對(duì)應(yīng)到保險(xiǎn)絲區(qū)塊206b的保險(xiǎn)絲306的狀態(tài)，并且由于兩個(gè)保險(xiǎn)絲已經(jīng)斷掉，列位址信號(hào)216b會(huì)是00000112。然而，如上面實(shí)施例所述，突發(fā)序列控制信號(hào)202b被設(shè)為致能，因此冗余列位址信號(hào)216b對(duì)應(yīng)到MV信號(hào)產(chǎn)生器312的輸出值。本發(fā)明實(shí)施例的信號(hào)產(chǎn)生器312使用信號(hào)的下計(jì)數(shù)器操作來實(shí)現(xiàn)，該信號(hào)對(duì)應(yīng)到of保險(xiǎn)絲306狀態(tài)。保險(xiǎn)絲區(qū)塊206b的保險(xiǎn)絲306的對(duì)應(yīng)狀態(tài)信號(hào)是00000112，且該信號(hào)的下計(jì)數(shù)器操作會(huì)產(chǎn)生00 0 00 1 02。因此信號(hào)產(chǎn)生器312的輸出值會(huì)是00 0 00 1 02，且相應(yīng)地列位址信號(hào)216b為 00000102o
[0069]本申請(qǐng)案對(duì)應(yīng)于美國(guó)優(yōu)先權(quán)申請(qǐng)?zhí)?3/615,063，送件日期為2012年9月13日。其完整內(nèi)容已整合于此。
[0070]本發(fā)明描述的各種邏輯區(qū)塊、模塊、單元、以及電路的操作以及功能可以利用電路硬件或嵌入式軟件碼加以實(shí)現(xiàn)，該嵌入式軟件碼可以由一處理器存取以及執(zhí)行。
[0071]本發(fā)明雖以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此項(xiàng)技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視申請(qǐng)專利范圍所界定者為準(zhǔn)。
【權(quán)利要求】
1.一種解碼器電路，其特征是，所述解碼器電路回應(yīng)一突發(fā)序列控制信號(hào)，用以經(jīng)由多個(gè)第二選擇線存取一存儲(chǔ)器陣列內(nèi)的一存儲(chǔ)器位置，包括: 一解碼器電路，接收一位址信號(hào)并耦接至多個(gè)第一選擇線；以及一邏輯電路，耦接至所述多個(gè)第一選擇線，接收所述突發(fā)序列控制信號(hào)，以及耦接至所述多個(gè)第二選擇線； 其中，相應(yīng)于一設(shè)定失能的突發(fā)序列控制信號(hào)，所述邏輯電路在所述第二選擇線上輸出由所述第一選擇線上所接收的一信號(hào)；以及 其中，相應(yīng)于一設(shè)定致能的突發(fā)序列控制信號(hào)，所述邏輯電路在所述第二選擇線上輸出所述信號(hào)執(zhí)行一邏輯操作后所產(chǎn)生的一結(jié)果信號(hào)，所述信號(hào)由所述第一選擇線上接收。
2.如權(quán)利要求1所述的解碼器電路，其特征是，所述解碼器電路為一列解碼器電路。
3.如權(quán)利要求1所述的解碼器電路，其特征是，所述解碼器電路為一行解碼器電路。
4.如權(quán)利要求1所述的解碼器電路，其特征是，所述邏輯操作為一邏輯向左偏移I個(gè)操作。
5.如權(quán)利要求1所述的解碼器電路，其特征是，所述邏輯操作為一邏輯向左偏移η個(gè)操作，其中η為大于I的一整數(shù)。
6.如權(quán)利要求1所述的解碼器電路，其特征是，所述邏輯操作為一邏輯向右偏移I個(gè)操作。
7.如權(quán)利要求1所述的解碼器電路，其特征是，所述邏輯操作為一邏輯向右偏移η個(gè)操作，其中η為大于I的一整數(shù)。
8.一種存儲(chǔ)器裝置，其特征是，所述存儲(chǔ)器裝置包括: η個(gè)權(quán)利要求1所述的解碼器電路； 其中η為大于I的一整數(shù)； 其中所述突發(fā)序列控制信號(hào)是由至少兩個(gè)解碼器電路共用；以及 其中所述位址信號(hào)是由至少兩個(gè)解碼器電路共用。
9.一多值保險(xiǎn)絲電路，其特征是，所述多值保險(xiǎn)絲電路響應(yīng)于一突發(fā)序列控制信號(hào)，用以輸出一第三信號(hào)至一冗余評(píng)估電路，所述第三信號(hào)對(duì)應(yīng)至一有缺陷存儲(chǔ)器單元的一位址，所述多值保險(xiǎn)絲電路包括: 一保險(xiǎn)絲電路，用于輸出一第一信號(hào)； 一數(shù)值產(chǎn)生器，耦接至接收所述第一信號(hào)，用于輸出至少一第二信號(hào)；以及一多工器，用于接收至少所述第一信號(hào)以及所述第二信號(hào)作為輸入，接收所述突發(fā)序列控制信號(hào)作為一選擇輸入，以及輸出所述第三信號(hào)。
10.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述所述保險(xiǎn)絲為一電性保險(xiǎn)絲。
11.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述所述保險(xiǎn)絲為一物理保險(xiǎn)絲。
12.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述數(shù)值產(chǎn)生器對(duì)所述接收的第一信號(hào)執(zhí)行一下數(shù)I的操作產(chǎn)生一結(jié)果，并輸出所述結(jié)果作為所述第二信號(hào)。
13.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述數(shù)值產(chǎn)生器對(duì)所述接收的第一信號(hào)執(zhí)行一上數(shù)I的操作產(chǎn)生一結(jié)果，并輸出所述結(jié)果作為所述第二信號(hào)。
14.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述數(shù)值產(chǎn)生器對(duì)所述接收的第一信號(hào)執(zhí)行η個(gè)操作的邏輯向右偏移； 其中η為一整數(shù),正數(shù)或負(fù)數(shù)，η包括O ;以及 其中所述對(duì)所述接收的第一信號(hào)執(zhí)行邏輯操作產(chǎn)生的一結(jié)果被輸出作為所述第二信號(hào)。
15.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述數(shù)值產(chǎn)生器輸出一第二信號(hào)，其為所述接收的第一信號(hào)的一功能。
16.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述數(shù)值產(chǎn)生器輸出一預(yù)先定義的第二信號(hào)，所述第二信號(hào)和所述接收的第一信號(hào)互相獨(dú)立。
17.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述數(shù)值產(chǎn)生器輸出一第二信號(hào)作為所述接收的第一信號(hào)以及所述接收的突發(fā)序列控制信號(hào)的一功能。
18.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，除了所述第二信號(hào)之外，所述數(shù)值產(chǎn)生器輸出另外η個(gè) 其他信號(hào)，其中η為大于或等于I的一整數(shù)。
19.如權(quán)利要求9所述的多值保險(xiǎn)絲電路，其特征是，所述多工器能接收η個(gè)信號(hào)作為輸入； 其中η為大于或等于2的一整數(shù)；以及 其中所述突發(fā)序列控制信號(hào)能從η個(gè)信號(hào)中選擇作為所述多工器的所述輸出。
20.一種存儲(chǔ)器裝置，其特征是，所述存儲(chǔ)器裝置包括: 權(quán)利要求1所述的解碼器電路；以及 權(quán)利要求9所述的多值保險(xiǎn)絲電路。
【文檔編號(hào)】G11C7/24GK103680591SQ201310307045
【公開日】2014年3月26日 申請(qǐng)日期:2013年7月19日 優(yōu)先權(quán)日:2012年9月13日
【發(fā)明者】崔明燦 申請(qǐng)人:華邦電子股份有限公司