存儲(chǔ)器控制電路與控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種存儲(chǔ)器控制電路及控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法。于該數(shù)據(jù)讀取程序中，該存儲(chǔ)器模塊系傳送一數(shù)據(jù)信號(hào)及用來(lái)還原該數(shù)據(jù)信號(hào)的一數(shù)據(jù)觸發(fā)信號(hào)，該數(shù)據(jù)觸發(fā)信號(hào)包含一前置部分，該方法包含：控制該存儲(chǔ)器模塊的一阻抗匹配電路，使該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于一固定電平；產(chǎn)生一時(shí)脈；依據(jù)該時(shí)脈產(chǎn)生一致能信號(hào)；依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，以產(chǎn)生一取樣結(jié)果；依據(jù)該取樣結(jié)果調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)；以及依據(jù)該致能信號(hào)啟動(dòng)還原該數(shù)據(jù)信號(hào)的程序。
【專(zhuān)利說(shuō)明】存儲(chǔ)器控制電路與控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于存儲(chǔ)器控制電路，尤其是關(guān)于控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的電路與方法。

【背景技術(shù)】
[0002]請(qǐng)參閱圖1，其是現(xiàn)有雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Double Data RateSynchronous Dynamic Random Access Memory,以下簡(jiǎn)稱(chēng) DDR SDRAM)的系統(tǒng)架構(gòu)圖。DDRSDRAM10包含存儲(chǔ)器控制電路110與存儲(chǔ)器模塊120。存儲(chǔ)器控制電路110傳送時(shí)脈CLK給存儲(chǔ)器模塊120，以作為其操作時(shí)的參考時(shí)脈。在進(jìn)行讀取操作時(shí)，存儲(chǔ)器控制電路110先發(fā)送一個(gè)讀取命令CMD給存儲(chǔ)器模塊120，存儲(chǔ)器模塊120依據(jù)讀取命令CMD存取其內(nèi)部的數(shù)據(jù)來(lái)產(chǎn)生數(shù)據(jù)信號(hào)DQ，并且連同用來(lái)還原數(shù)據(jù)信號(hào)DQ的數(shù)據(jù)觸發(fā)信號(hào)(Data StrobeSignal) DQS —并回傳給存儲(chǔ)器控制電路110。
[0003]請(qǐng)參閱圖2，其是現(xiàn)有DDR SDRAM的信號(hào)時(shí)序圖。數(shù)據(jù)觸發(fā)信號(hào)DQS包含前置(preamble)部分tRPRE以及緊跟在前置部分tRPRE之后用來(lái)取樣數(shù)據(jù)信號(hào)DQ的周期性時(shí)脈部分。前置部分tRPRE的長(zhǎng)度大約等于時(shí)脈CLK的一個(gè)周期，其中間點(diǎn)標(biāo)示為P。前置部分tRPRE的用途之一在于指示數(shù)據(jù)觸發(fā)信號(hào)DQS的周期性時(shí)脈部分的起始位置，因此為了確保數(shù)據(jù)還原程序的正確性，必須先找出數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。此外，數(shù)據(jù)觸發(fā)信號(hào)DQS還包含非穩(wěn)態(tài)部分TRI (斜線(xiàn)部分)，信號(hào)在此區(qū)間會(huì)在高低電平間不規(guī)則跳動(dòng)。
[0004]存儲(chǔ)器控制電路110利用數(shù)據(jù)觸發(fā)信號(hào)DQS來(lái)取樣數(shù)據(jù)信號(hào)DQ以還原數(shù)據(jù)。然而因?yàn)殡娐钒迳系睦@線(xiàn)以及各個(gè)元件內(nèi)部或多或少所造成的信號(hào)延遲，存儲(chǔ)器模塊120內(nèi)部的時(shí)脈DDR_CLK與存儲(chǔ)器控制電路110的時(shí)脈CLK可能已經(jīng)有一定程度的延遲。因?yàn)闀r(shí)脈DDR_CLK與CLK不再是同相位，造成存儲(chǔ)器模塊120所產(chǎn)生的數(shù)據(jù)觸發(fā)信號(hào)DQS與存儲(chǔ)器控制電路110本身的時(shí)脈CLK不屬于同一個(gè)時(shí)脈領(lǐng)域(clock domain)O這種情況下要正確地找出數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，便需要有相對(duì)應(yīng)的處理機(jī)制。
[0005]現(xiàn)有中常以讀取均衡(read leveling)技術(shù)來(lái)找出數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。存儲(chǔ)器控制電路110依據(jù)時(shí)脈CLK產(chǎn)生一個(gè)DQS致能(DQS enabling)信號(hào)DQS_En，其功用在于指示數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，因此DQS致能信號(hào)DQS_En最好能在數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的中間點(diǎn)P處致能(例如由低電平切換到高電平)。當(dāng)DQS致能信號(hào)致能時(shí)，代表數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE已經(jīng)發(fā)生，也就是還原數(shù)據(jù)信號(hào)DQ的程序即將開(kāi)始。在讀取均衡的過(guò)程中，存儲(chǔ)器控制電路110會(huì)連續(xù)發(fā)送讀取命令CMD，而且每次發(fā)送時(shí)，皆會(huì)將DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)延遲時(shí)脈CLK的半個(gè)周期，并用DQS致能信號(hào)DQS_En來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS。當(dāng)連續(xù)的取樣結(jié)果符合預(yù)設(shè)的數(shù)據(jù)型態(tài)時(shí)，代表存儲(chǔ)器控制電路110于第一次發(fā)送的讀取命令CMD時(shí)所對(duì)應(yīng)的DQS致能信號(hào)DQS_En即是系統(tǒng)所需要的DQS致能信號(hào)，其致能時(shí)間點(diǎn)可以指示數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的位置。然而這個(gè)方法耗時(shí)，而且可能因?yàn)閿?shù)據(jù)觸發(fā)信號(hào)DQS中的非穩(wěn)態(tài)部分TRI而造成誤判。
[0006]另一個(gè)現(xiàn)有方法,是利用讀取延遲(read latency)的方式來(lái)評(píng)估數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的時(shí)間。一般而言可以推估存儲(chǔ)器模塊120在收到讀取命令CMD后的多少時(shí)間內(nèi)會(huì)發(fā)送數(shù)據(jù)觸發(fā)信號(hào)DQS，例如是5個(gè)時(shí)脈CLK的周期的時(shí)間。然而因?yàn)闀r(shí)脈DDR_CLK與時(shí)脈CLK之間有延遲，而且延遲時(shí)間的長(zhǎng)短與電路板及元件的設(shè)計(jì)及工藝，或甚至是操作溫度有關(guān)。因此若存儲(chǔ)器控制電路110利用本身的時(shí)脈CLK為基礎(chǔ)，評(píng)估發(fā)送讀取命令CMD的5個(gè)周期后將收到數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，這樣的判斷方式很容易產(chǎn)生誤差。而且這個(gè)方法必須配合數(shù)據(jù)信號(hào)DQ —起判斷，增加操作上的復(fù)雜度。


【發(fā)明內(nèi)容】

[0007]鑒于現(xiàn)有技術(shù)的不足，本發(fā)明的一目的在于提供一種存儲(chǔ)器控制電路與一種控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法，以更有效率地產(chǎn)生理想的致能信號(hào)。
[0008]本發(fā)明揭示了一種存儲(chǔ)器控制電路，用來(lái)控制一存儲(chǔ)器模塊的一數(shù)據(jù)讀取程序，于該數(shù)據(jù)讀取程序中，該存儲(chǔ)器模塊傳送一數(shù)據(jù)信號(hào)及用來(lái)還原該數(shù)據(jù)信號(hào)的一數(shù)據(jù)觸發(fā)信號(hào)至該存儲(chǔ)器控制電路，該數(shù)據(jù)觸發(fā)信號(hào)包含一前置部分，該存儲(chǔ)器控制電路包含:一時(shí)脈產(chǎn)生電路，用來(lái)產(chǎn)生一時(shí)脈；一控制單元，耦接該存儲(chǔ)器模塊及該時(shí)脈產(chǎn)生電路，用來(lái)控制該存儲(chǔ)器模塊的一阻抗匹配電路及依據(jù)該時(shí)脈產(chǎn)生一致能信號(hào)；以及一取樣電路，耦接該控制單元，用來(lái)依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，以產(chǎn)生一取樣結(jié)果；其中，該控制單元先控制該阻抗匹配電路以使得該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于一固定電平，再控制該取樣電路依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，并且依據(jù)該取樣結(jié)果調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)，并依據(jù)該致能信號(hào)啟動(dòng)還原該數(shù)據(jù)信號(hào)的程序。
[0009]本發(fā)明另揭示了一種控制一存儲(chǔ)器模塊的一數(shù)據(jù)讀取程序的方法，于該數(shù)據(jù)讀取程序中，該存儲(chǔ)器模塊傳送一數(shù)據(jù)信號(hào)及用來(lái)還原該數(shù)據(jù)信號(hào)的一數(shù)據(jù)觸發(fā)信號(hào)，該數(shù)據(jù)觸發(fā)信號(hào)包含一前置部分，該方法包含:控制該存儲(chǔ)器模塊的一阻抗匹配電路，使該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于一固定電平；產(chǎn)生一時(shí)脈；依據(jù)該時(shí)脈產(chǎn)生一致能信號(hào)；依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，以產(chǎn)生一取樣結(jié)果；依據(jù)該取樣結(jié)果調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)；以及依據(jù)該致能信號(hào)啟動(dòng)還原該數(shù)據(jù)信號(hào)的程序。
[0010]本發(fā)明的存儲(chǔ)器控制電路與控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法能夠不受非穩(wěn)態(tài)部分TRI的影響，并且降低判斷時(shí)的復(fù)雜度，因而更有效率地產(chǎn)生更準(zhǔn)確的致能信號(hào)。因此，系統(tǒng)能抵抗電壓、溫度、工藝等影響，得以高速讀取DDR SDRAM的數(shù)據(jù)。
[0011]有關(guān)本發(fā)明的特征、實(shí)作與功效，茲配合附圖作較佳實(shí)施例詳細(xì)說(shuō)明如下。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0012]圖1為現(xiàn)有DDR SDRAM的系統(tǒng)架構(gòu)圖；
[0013]圖2為現(xiàn)有DDR SDRAM的信號(hào)時(shí)序圖；
[0014]圖3為本發(fā)明的存儲(chǔ)器控制電路的功能方塊圖；
[0015]圖4為阻抗匹配電路的一實(shí)施例的示意圖；
[0016]圖5為本發(fā)明DDR SDRAM的信號(hào)時(shí)序圖；
[0017]圖6為本發(fā)明DDR SDRAM的另一信號(hào)時(shí)序圖；
[0018]圖7為本發(fā)明的控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法的粗調(diào)程序的流程圖；以及
[0019]圖8為本發(fā)明的控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法的微調(diào)程序的流程圖。
[0020]其中，附圖標(biāo)記說(shuō)明如下:
[0021]10、30 DDR SDRAM
[0022]110、310存儲(chǔ)器控制電路
[0023]120、320存儲(chǔ)器模塊
[0024]312時(shí)脈產(chǎn)生電路
[0025]314取樣電路
[0026]316控制單元
[0027]317延遲單元
[0028]322阻抗匹配電路
[0029]410控制器
[0030]412擴(kuò)展模式寄存器組
[0031]S710 ?S760、S810 ?S850 步驟

【具體實(shí)施方式】
[0032]以下說(shuō)明內(nèi)容的技術(shù)用語(yǔ)參照本【技術(shù)領(lǐng)域】的習(xí)慣用語(yǔ)，如本說(shuō)明書(shū)對(duì)部分用語(yǔ)有加以說(shuō)明或定義，該部分用語(yǔ)的解釋是以本說(shuō)明書(shū)的說(shuō)明或定義為準(zhǔn)。
[0033]本發(fā)明的揭示內(nèi)容包含存儲(chǔ)器控制電路與控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法，能夠使讀取存儲(chǔ)器數(shù)據(jù)的過(guò)程較不受電壓、溫度、工藝等影響，而能更快速且更精確地讀取數(shù)據(jù)。該電路與方法可應(yīng)用于DDR SDRAM，在實(shí)施為可能的前提下，本【技術(shù)領(lǐng)域】技術(shù)人員能夠依本說(shuō)明書(shū)的揭示內(nèi)容來(lái)選擇等效的元件或步驟來(lái)實(shí)現(xiàn)本發(fā)明，亦即本發(fā)明的實(shí)施并不限于后敘的實(shí)施例。由于本發(fā)明的存儲(chǔ)器控制電路與控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法所包含的部分元件單獨(dú)而言可能為已知元件，因此在不影響該裝置發(fā)明的充分揭示及可實(shí)施性的前提下，以下說(shuō)明對(duì)于已知元件的細(xì)節(jié)將予以節(jié)略。此外，本發(fā)明的控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法可通過(guò)本發(fā)明的存儲(chǔ)器控制電路或其等效電路來(lái)執(zhí)行，在不影響該方法發(fā)明的充分揭示及可實(shí)施性的前提下，以下方法發(fā)明的說(shuō)明將著重于步驟內(nèi)容而非硬體。
[0034]請(qǐng)參閱圖3，其是本發(fā)明的存儲(chǔ)器控制電路的功能方塊圖。DDR SDRAM30包含存儲(chǔ)器控制電路310與存儲(chǔ)器模塊320。存儲(chǔ)器控制電路310包含時(shí)脈產(chǎn)生電路312、取樣電路314及控制單元316。存儲(chǔ)器模塊320包含阻抗匹配電路322。為了說(shuō)明方便及維持圖式的簡(jiǎn)潔，圖3中未繪示所有元件間的連結(jié)關(guān)系或省略與本發(fā)明沒(méi)有直接關(guān)系的元件，例如存儲(chǔ)器控制電路310的控制單元316發(fā)送讀取命令CMD給存儲(chǔ)器模塊320，而圖3中省略控制單元316與讀取命令CMD的傳送接腳的連線(xiàn)；另外存儲(chǔ)器模塊320除了阻抗匹配電路322之外亦包含其他元件，例如存儲(chǔ)器晶粒等。以上為本【技術(shù)領(lǐng)域】技術(shù)人員所熟知，故在不影響本發(fā)明的揭示下予以省略。事實(shí)上，阻抗匹配電路322即為存儲(chǔ)器模塊320的片上端接(on-die terminat1n, ODT)電路,用來(lái)調(diào)整線(xiàn)路的阻抗匹配，以消除或減少信號(hào)的反射。
[0035]請(qǐng)同時(shí)參閱圖2及圖3，在讀取數(shù)據(jù)的程序中，存儲(chǔ)器控制電路310為了找出數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，控制單元316會(huì)依據(jù)時(shí)脈產(chǎn)生電路312所產(chǎn)生的時(shí)脈CLK來(lái)產(chǎn)生DQS致能信號(hào)DQS_En。取樣電路314受控制單元316的控制，利用DQS致能信號(hào)DQS_En來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS，并產(chǎn)生取樣結(jié)果?？刂齐娐?16再依據(jù)取樣結(jié)果判斷是否需要調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。如圖2所示，當(dāng)取樣電路312利用DQS致能信號(hào)DQS_En來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS時(shí)，數(shù)據(jù)觸發(fā)信號(hào)DQS中的非穩(wěn)態(tài)部分TRI會(huì)造成不可預(yù)期的取樣結(jié)果，因此極易造成誤判。為了排除數(shù)據(jù)觸發(fā)信號(hào)DQS中的非穩(wěn)態(tài)部分TRI的影響，本發(fā)明利用控制單元316控制存儲(chǔ)器模塊320的阻抗匹配電路322的阻抗匹配設(shè)定。
[0036]請(qǐng)參閱圖4，其阻抗匹配電路322的一實(shí)施例的示意圖。開(kāi)關(guān)SI與S2受控制器410控制而呈現(xiàn)導(dǎo)通或不導(dǎo)通的狀態(tài)?？刂茊卧?16可以通過(guò)存儲(chǔ)器模塊320的ODT接腳，發(fā)送控制信號(hào)Ctrl來(lái)設(shè)定控制器410。電阻Rl及R2的值則由擴(kuò)展模式寄存器組(extendedmode register set, EMRS) 412設(shè)定。存儲(chǔ)器控制電路310的控制單兀316可以通過(guò)設(shè)定擴(kuò)展模式寄存器組412的值來(lái)改變電阻Rl及R2的值。對(duì)第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR2SDRAM)與第三代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR3SDRAM)而言，數(shù)據(jù)觸發(fā)信號(hào)DQS以差動(dòng)信號(hào)(differential signal)的方式傳送，兩個(gè)信號(hào)分別稱(chēng)為信號(hào)DQS及信號(hào)DQS#，通過(guò)存儲(chǔ)器模塊320的兩個(gè)接腳傳送。在預(yù)設(shè)的情況下，當(dāng)阻抗匹配電路322開(kāi)啟時(shí)，不論對(duì)于信號(hào)DQS或信號(hào)DQS#，開(kāi)關(guān)SI及S2導(dǎo)通，電阻Rl及R2的值被設(shè)為相同，因此信號(hào)DQS或信號(hào)DQS#的電壓電平皆為VDD/2，使得這兩個(gè)信號(hào)經(jīng)過(guò)比較器的比較時(shí)，因?yàn)殡妷合嗟然蛳嘟?，造成比較器的輸出端在高低電平間產(chǎn)生不規(guī)則的跳動(dòng)，造成如圖2的非穩(wěn)態(tài)部分TRI。
[0037]為了避免數(shù)據(jù)觸發(fā)信號(hào)DQS的非穩(wěn)態(tài)部分TRI造成前置部分tRPRE的誤判，控制單元316于發(fā)送讀取命令CMD之前，也就是當(dāng)存儲(chǔ)器模塊320尚未發(fā)送數(shù)據(jù)觸發(fā)信號(hào)DQS，信號(hào)DQS及信號(hào)DQS#尚處于初始狀態(tài)時(shí)，控制單元316通過(guò)設(shè)定擴(kuò)展模式寄存器組412的暫存值，來(lái)改變阻抗匹配電路322的阻抗匹配狀態(tài)。目的在于使信號(hào)DQS及信號(hào)DQS#產(chǎn)生一個(gè)電壓差，因此比較器的比較結(jié)果就能維持在一個(gè)固定的電平。例如將信號(hào)DQS調(diào)整成具有較低的電壓電平，并且將信號(hào)DQS#調(diào)整成具有較高的電壓電平，比較器的輸出就能維持在低電壓電平。
[0038]請(qǐng)參閱圖5，其是本發(fā)明DDR SDRAM的信號(hào)時(shí)序圖。相較于圖2，因?yàn)楦淖兞俗杩蛊ヅ潆娐?22的阻抗匹配狀態(tài)，數(shù)據(jù)觸發(fā)信號(hào)DQS不再有非穩(wěn)定狀態(tài)，而是于前置部分tRPRE之前皆維持在固定的電壓電平(圖5以低電壓電平為例)。當(dāng)控制單元316依據(jù)時(shí)脈CLK來(lái)觸發(fā)DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)，如圖5所示，當(dāng)DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)位于時(shí)脈CLK的第(m-2)個(gè)時(shí)脈邊緣(clock edge)時(shí)(m為大于I的正整數(shù)；在圖5所示的例子中，m大于等于7)，此時(shí)依據(jù)此DQS致能信號(hào)DQS_En來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS得到的取樣結(jié)果將是O (或是低電壓電平)。之后控制單元316重新發(fā)送讀取命令CMD，并且將DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)延后至?xí)r脈CLK的下一個(gè)時(shí)脈邊緣(m_l )，也就是將DQS致能信號(hào)DQS_En延后時(shí)脈CLK的半個(gè)周期。此時(shí)依據(jù)此DQS致能信號(hào)DQS_En來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS得到的取樣結(jié)果將也是O。重復(fù)以上步驟，當(dāng)DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)位于時(shí)脈CLK的時(shí)脈邊緣m時(shí)，此時(shí)將會(huì)得到取樣結(jié)果為I (或是高電壓電平)。因?yàn)閿?shù)據(jù)觸發(fā)信號(hào)DQS在前置部分tRPRE及之前的部分皆為低電壓電平，因此當(dāng)取樣結(jié)果發(fā)生位準(zhǔn)轉(zhuǎn)換時(shí)，代表數(shù)據(jù)觸發(fā)信號(hào)DQS在前置部分tRPRE已經(jīng)結(jié)束。實(shí)際操作上，控制單元316—直將取樣結(jié)果與預(yù)設(shè)值I做比較，當(dāng)取樣結(jié)果與預(yù)設(shè)值相同，代表目前的DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)相當(dāng)接近數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。此時(shí)可以以取樣結(jié)果與預(yù)設(shè)值相同的時(shí)脈邊緣，也就是本實(shí)施例中的時(shí)脈邊緣m為基準(zhǔn)，往前回溯I至2個(gè)時(shí)脈邊緣(也就是時(shí)脈邊緣(m-Ι)或時(shí)脈邊緣(m-2))作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。因?yàn)閿?shù)據(jù)觸發(fā)信號(hào)DQS與時(shí)脈CLK的周期相同，因此時(shí)脈邊緣(m-Ι)及時(shí)脈邊緣(m-2)必能對(duì)應(yīng)數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。也就是說(shuō)，依據(jù)上述步驟找到符合預(yù)設(shè)值的時(shí)脈邊緣m，再依據(jù)其前I至2個(gè)時(shí)脈邊緣作為致能時(shí)間點(diǎn)的DQS致能信號(hào)DQS_En，已經(jīng)可以被用來(lái)指示數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，因而可進(jìn)行接下來(lái)的數(shù)據(jù)還原程序。
[0039]然而如圖5所示，時(shí)脈邊緣(m-Ι)或時(shí)脈邊緣(m-2)與數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的中間點(diǎn)P仍有些許誤差，此誤差最大可為時(shí)脈CLK的半個(gè)周期。換句話(huà)說(shuō)，利用前揭步驟所產(chǎn)生的DQS致能信號(hào)DQS_En，其精準(zhǔn)度為時(shí)脈CLK的周期的一半。為了得到更精確的DQS致能信號(hào)DQS_En，以下將進(jìn)行信號(hào)的微調(diào)。
[0040]在微調(diào)程序開(kāi)始之前，必須先復(fù)原在上述粗調(diào)程序中經(jīng)過(guò)調(diào)整的阻抗匹配電路322，使其回復(fù)到阻抗匹配狀態(tài)，以消除或減少信號(hào)的反射。當(dāng)阻抗匹配電路322回復(fù)到阻抗匹配狀態(tài)，表示數(shù)據(jù)觸發(fā)信號(hào)DQS于前置部分tRPRE之前會(huì)有非穩(wěn)態(tài)部分TRI產(chǎn)生，而不再維持在固定的電壓電平，如圖2所示。然而在粗調(diào)程序中已經(jīng)找出DQS致能信號(hào)DQS_En的大約的致能時(shí)間點(diǎn)，所以即使數(shù)據(jù)觸發(fā)信號(hào)DQS在粗調(diào)程序后回復(fù)成有非穩(wěn)態(tài)部分TRI，也不影響最終的結(jié)果。接下來(lái)便可進(jìn)行DQS致能信號(hào)DQS_En的微調(diào)程序。
[0041]控制單元316還包含延遲單元317?？刂茊卧?16利用該延遲單元317將時(shí)脈CLK延遲，并且依據(jù)延遲后的時(shí)脈調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。延遲單元317延遲的時(shí)間長(zhǎng)度可以設(shè)定為時(shí)脈CLK的連續(xù)兩個(gè)時(shí)脈邊緣的η等份，η為大于I的正整數(shù)。此延遲的時(shí)間長(zhǎng)度即為微調(diào)程序的精準(zhǔn)度。由于時(shí)脈CLK的連續(xù)兩個(gè)時(shí)脈邊緣對(duì)應(yīng)時(shí)脈CLK的周期的一半，假設(shè)其周期為Τ，則微調(diào)的精準(zhǔn)度即為Τ/2η。
[0042]以η等于4為例，也就是精準(zhǔn)度設(shè)定為Τ/8。如圖5所示，數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的右半部被等分劃分為4個(gè)區(qū)間，微調(diào)程序尚未開(kāi)始前時(shí)脈邊緣(m-Ι)落于中間點(diǎn)P的右邊第3個(gè)區(qū)間。第一次延遲時(shí)，時(shí)脈CLK被延遲T/8，也就是時(shí)脈邊緣(m-1)將落于中間點(diǎn)P的右邊第4個(gè)區(qū)間?？刂茊卧?16再依據(jù)此時(shí)時(shí)脈邊緣(m-Ι)的時(shí)間點(diǎn)作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)，并且控制取樣電路314以DQS致能信號(hào)DQS_En取樣數(shù)據(jù)觸發(fā)信號(hào)DQS，而產(chǎn)生延遲后的取樣結(jié)果。如圖5所示，此時(shí)將得到延遲后的取樣結(jié)果為O。控制單元316將此延遲后的取樣結(jié)果與粗調(diào)程序中所設(shè)定的預(yù)設(shè)值做比對(duì)，發(fā)現(xiàn)兩者不相等，因此必須進(jìn)行下一輪的微調(diào)。相較于第一次的延遲，第二次的延遲中時(shí)脈CLK再被延遲T/8，換句話(huà)說(shuō)，第二次的延遲中，時(shí)脈CLK實(shí)際上由圖5所示的尚未延遲的時(shí)序延遲了 2T/8。延遲后的時(shí)脈邊緣(m-Ι)將落在數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE之外，此時(shí)控制單元316將發(fā)現(xiàn)對(duì)應(yīng)時(shí)脈邊緣(m-Ι)的延遲后的取樣結(jié)果為1，與預(yù)設(shè)值相同。當(dāng)控制單元316發(fā)現(xiàn)延遲后的取樣結(jié)果與預(yù)設(shè)值相同時(shí)，便依據(jù)此次的延遲時(shí)間(即2T/8)來(lái)調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。調(diào)整的方式為，控制單元316將記下此延遲時(shí)間(即2T/8)，并再重新發(fā)送讀取命令，于產(chǎn)生DQS致能信號(hào)DQS_En的過(guò)程中，將時(shí)脈CLK延遲2T/8，并且此次是依據(jù)時(shí)脈邊緣(m-2)的位置來(lái)調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。由圖5可知，經(jīng)過(guò)調(diào)整后的DQS致能信號(hào)DQS_En，其致能時(shí)間點(diǎn)將更接近數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的中間點(diǎn)P，且兩者的誤差小于微調(diào)程序的精準(zhǔn)度。
[0043]請(qǐng)參閱圖6，其是本發(fā)明DDR SDRAM的另一信號(hào)時(shí)序圖。在此例中，η同樣設(shè)定為4。時(shí)脈邊緣(m-Ι)落于數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的中間點(diǎn)P的右邊第一區(qū)間。經(jīng)過(guò)三次的延遲，對(duì)應(yīng)時(shí)脈邊緣(m-Ι)的延遲后的取樣結(jié)果依然不等于預(yù)設(shè)值。直到第四次的延遲(相較于未延遲時(shí)，延遲時(shí)間為4T/8)，控制單元316才發(fā)現(xiàn)對(duì)應(yīng)時(shí)脈邊緣(m-Ι)的延遲后的取樣結(jié)果等于預(yù)設(shè)值。此時(shí)控制單元316依據(jù)時(shí)脈邊緣(m-2)延遲4T/8后的時(shí)間點(diǎn)來(lái)調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。然而實(shí)際上時(shí)脈邊緣(m_2)延遲4T/8后即是時(shí)脈邊緣(m-Ι)的時(shí)間點(diǎn)。所以上述的步驟可以歸納如下，如果延遲的時(shí)間長(zhǎng)度設(shè)定為時(shí)脈CLK的連續(xù)兩個(gè)時(shí)脈邊緣的η等份，當(dāng)控制單元316將時(shí)脈CLK延遲第(η_1)次,亦即延遲時(shí)間等于(η-1)Τ/2η，對(duì)應(yīng)時(shí)脈邊緣(m-Ι)的延遲后的取樣結(jié)果仍不等于預(yù)設(shè)值時(shí)，控制單元316即可依據(jù)時(shí)脈邊緣(m-Ι)的時(shí)間點(diǎn)來(lái)調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。
[0044]請(qǐng)參閱圖7，其是本發(fā)明的控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法的粗調(diào)程序的流程圖。除前述的存儲(chǔ)器控制電路310外，本發(fā)明亦相對(duì)應(yīng)地揭示了一種控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法，應(yīng)用于DDR SDRAM，用來(lái)調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)，使其更精確指示DDR SDRAM的數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分。本方法由前揭存儲(chǔ)器控制電路310或其等效電路來(lái)執(zhí)行。如圖7所示，本發(fā)明的一實(shí)施例包含下列步驟:
[0045]步驟S710:控制存儲(chǔ)器模塊的阻抗匹配電路，使數(shù)據(jù)觸發(fā)信號(hào)DQS于前置部分tRPRE開(kāi)始之前維持于固定電平。如圖2所示，數(shù)據(jù)觸發(fā)信號(hào)DQS于前置部分tRPRE之前為非穩(wěn)態(tài)TRI，為了避免非穩(wěn)態(tài)TRI造成前置部分tRPRE的誤判，因此先控制存儲(chǔ)器模塊320內(nèi)部的阻抗匹配電路322，使數(shù)據(jù)觸發(fā)信號(hào)DQS的差動(dòng)信號(hào)對(duì)DQS及DQS#產(chǎn)生一個(gè)電壓差，因此比較器的比較結(jié)果就能維持在一個(gè)固定的電平。調(diào)整過(guò)后的信號(hào)時(shí)序圖如圖5所示；
[0046]步驟S720:產(chǎn)生時(shí)脈CLK。時(shí)脈CLK傳遞給存儲(chǔ)器模塊320成為時(shí)脈DDR_CLK，兩時(shí)脈間因?yàn)殡娐钒寰€(xiàn)路或元件的關(guān)系而產(chǎn)生延遲；
[0047]步驟S730:依據(jù)時(shí)脈CLK產(chǎn)生DQS致能信號(hào)DQS_En。DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)依據(jù)時(shí)脈CLK的時(shí)脈邊緣(上升緣或下降緣)而決定。圖5中即是以時(shí)脈邊緣(m-2)作為致能時(shí)間點(diǎn)來(lái)產(chǎn)生DQS致能信號(hào)DQS_En ；
[0048]步驟S740:依據(jù)DQS致能信號(hào)DQS_En取樣數(shù)據(jù)觸發(fā)信號(hào)DQS，以產(chǎn)生取樣結(jié)果。如圖5所示，DQS致能信號(hào)DQS_En將取樣到數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，而得到取樣結(jié)果為O;
[0049]步驟S750:依據(jù)取樣結(jié)果調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。由于取樣結(jié)果不等于預(yù)設(shè)值1，表示取樣的時(shí)間點(diǎn)還沒(méi)到達(dá)數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE或是正好在前置部分tRPRE，所以尚無(wú)法確定前置部分tRPRE何時(shí)開(kāi)始。因此必須再次發(fā)送讀取命令，而步驟S730及S740將被再次執(zhí)行。在新的一次調(diào)整程序中，時(shí)脈邊緣(m-2)的次一個(gè)時(shí)脈邊緣，也就是時(shí)脈邊緣(m-Ι)被用來(lái)作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。并且新的DQS致能信號(hào)DQS_En被用來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS，以產(chǎn)生取樣結(jié)果。上述的步驟將一直重復(fù)，直到取樣結(jié)果為1，代表DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)已經(jīng)超過(guò)數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE，如圖5的時(shí)脈邊緣m所示。因?yàn)閿?shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE大約占時(shí)脈CLK的一個(gè)周期，因此時(shí)脈邊緣(m-Ι)及(m-2)可以被確定為對(duì)應(yīng)數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。也就是說(shuō)，以時(shí)脈邊緣(m-Ι)或(m-2)作為致能時(shí)間點(diǎn)的DQS致能信號(hào)DQS_En可以正確地指示數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。
[0050]步驟S760:依據(jù)DQS致能信號(hào)DQS_En啟動(dòng)還原數(shù)據(jù)信號(hào)的程序。當(dāng)DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)被調(diào)整到理想的位置之后，便可以依據(jù)DQS致能信號(hào)DQS_En開(kāi)始還原數(shù)據(jù)信號(hào)的程序，以還原數(shù)據(jù)信號(hào)所攜帶的數(shù)據(jù)。
[0051]圖7所示的流程已經(jīng)可以正確地找出數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE。相較于現(xiàn)有技術(shù)，此方法不會(huì)受數(shù)據(jù)觸發(fā)信號(hào)DQS的非穩(wěn)態(tài)TRI的影響而造成誤判，并且亦不受數(shù)據(jù)觸發(fā)信號(hào)DQS與控制電路310本身的時(shí)脈CLK已經(jīng)不屬于同一個(gè)時(shí)脈領(lǐng)域的影響。
[0052]請(qǐng)參閱圖8，其是本發(fā)明的控制存儲(chǔ)器模塊的數(shù)據(jù)讀取程序的方法的微調(diào)程序的流程圖。圖7的流程可以視為粗調(diào)的程序，圖8的流程進(jìn)一步微調(diào)DQS致能信號(hào)DQS_En，使其致能時(shí)間點(diǎn)更接近數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的中間點(diǎn)P。如圖8所示，本發(fā)明的微調(diào)DQS致能信號(hào)DQS_En的方法包含下列步驟:
[0053]步驟S810:控制阻抗匹配電路322使數(shù)據(jù)觸發(fā)信號(hào)DQS于前置部分tRPRE開(kāi)始之前不維持于固定電平。當(dāng)圖7的粗調(diào)程序完成(亦即找到時(shí)脈邊緣(m-Ι)或(m-2))后，不再需要使數(shù)據(jù)觸發(fā)信號(hào)DQS的非穩(wěn)態(tài)部分維持在固定電平，反而需要將阻抗匹配電路322調(diào)整回阻抗匹配的狀態(tài)，以避免信號(hào)的反射；
[0054]步驟S820:以預(yù)設(shè)時(shí)間延遲時(shí)脈CLK?？梢詫r(shí)脈CLK的連續(xù)兩個(gè)邊緣的η等份作為基礎(chǔ)時(shí)間，η為大于I的正整數(shù)，而每次延遲皆延遲基礎(chǔ)時(shí)間的整數(shù)倍。例如假設(shè)時(shí)脈CLK的周期為T(mén)且η等于4，則基礎(chǔ)時(shí)間為Τ/8，而預(yù)設(shè)時(shí)間則為kT/8，k為微調(diào)過(guò)程中延遲的次數(shù)。因此第一次延遲的預(yù)設(shè)時(shí)間為T(mén)/8，第二次延遲的預(yù)設(shè)時(shí)間為2T/8，以此類(lèi)推。這里所指的預(yù)設(shè)時(shí)間為相較于尚未延遲的時(shí)脈CLK而言，而連續(xù)的兩次延遲，其預(yù)設(shè)時(shí)間的差值為T(mén)/8。為了說(shuō)明方便，以η等于4為例，圖5中數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的右半邊被劃分為4等分，則每一等分即為T(mén)/8 ；
[0055]步驟S830:依據(jù)延遲后的時(shí)脈CLK調(diào)整DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。以圖5為例，在粗調(diào)程序中找到時(shí)脈邊緣(m-Ι)后，在微調(diào)程序中經(jīng)過(guò)上一步驟的第一次延遲(即延遲預(yù)設(shè)時(shí)間T/8)，時(shí)脈邊緣(m-Ι)的位置來(lái)到中間點(diǎn)P右方的第四個(gè)區(qū)間。此步驟便以此時(shí)間點(diǎn)來(lái)作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)；
[0056]步驟S840:依據(jù)DQS致能信號(hào)DQS_En取樣數(shù)據(jù)觸發(fā)信號(hào)DQS而產(chǎn)生延遲后的取樣結(jié)果。依據(jù)上一步驟所產(chǎn)生的DQS致能信號(hào)DQS_En來(lái)取樣數(shù)據(jù)觸發(fā)信號(hào)DQS，將得到延遲后的取樣結(jié)果為O (即中間點(diǎn)P右方的第四個(gè)區(qū)間的值)；以及
[0057]步驟S850:依據(jù)預(yù)設(shè)時(shí)間及延遲后的取樣結(jié)果決定DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。當(dāng)延遲后的取樣結(jié)果不等于預(yù)設(shè)值1，則將重復(fù)上述的步驟S820?S840，直到延遲后的取樣結(jié)果等于預(yù)設(shè)值I。如圖5所示，當(dāng)?shù)诙窝舆t時(shí)脈CLK (預(yù)設(shè)時(shí)間為T(mén)/4)，SP發(fā)生延遲后的取樣結(jié)果等于預(yù)設(shè)值I。此時(shí)將以時(shí)脈邊緣(m-Ι)的前一個(gè)時(shí)脈邊緣(即時(shí)脈邊緣(m-2))的時(shí)間點(diǎn)，加上預(yù)設(shè)時(shí)間作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。然而如圖6的情形，直到第四次的延遲(預(yù)設(shè)時(shí)間為T(mén)/2)，延遲后的取樣結(jié)果才等于預(yù)設(shè)值1，此時(shí)仍將時(shí)脈邊緣(m-2)的時(shí)間點(diǎn)延遲預(yù)設(shè)時(shí)間作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。然而時(shí)脈邊緣(m-Ι)與時(shí)脈邊緣(m-2)的差距正好為T(mén)/2，因此可以歸納出，當(dāng)進(jìn)行到第(n-1)次(此例η等于4)的延遲，延遲后的取樣結(jié)果仍不等于預(yù)設(shè)值I時(shí)，則可以時(shí)脈邊緣(m-Ι)的時(shí)間點(diǎn)作為DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)。
[0058]綜上所述，經(jīng)過(guò)圖8的微調(diào)程序，DQS致能信號(hào)DQS_En的致能時(shí)間點(diǎn)將更接近數(shù)據(jù)觸發(fā)信號(hào)DQS的前置部分tRPRE的中間點(diǎn)P。如此系統(tǒng)更能抵抗電壓、溫度、工藝等影響，得以高速讀取DDR SDRAM的數(shù)據(jù)。
[0059]由于本【技術(shù)領(lǐng)域】技術(shù)人員可通過(guò)圖3的裝置發(fā)明的揭示內(nèi)容來(lái)了解圖7至圖8的方法發(fā)明的實(shí)施細(xì)節(jié)與變化。因此，為避免贅文，在不影響該方法發(fā)明的揭示要求及可實(shí)施性的前提下，重復(fù)的說(shuō)明在此予以節(jié)略。請(qǐng)注意，前揭圖示中，元件的形狀、尺寸、比例以及步驟的順序等僅為示意，是供本【技術(shù)領(lǐng)域】技術(shù)人員了解本發(fā)明之用，非用以限制本發(fā)明。另夕卜，本【技術(shù)領(lǐng)域】人士可依本發(fā)明的揭示內(nèi)容及自身的需求選擇性地實(shí)施任一實(shí)施例的部分或全部技術(shù)特征，或者選擇性地實(shí)施多個(gè)實(shí)施例的部分或全部技術(shù)特征的組合，藉此增加本發(fā)明實(shí)施時(shí)的彈性。再者，前揭實(shí)施例雖以雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)器模塊為例，然此并非對(duì)本發(fā)明的限制，本【技術(shù)領(lǐng)域】人士可依本發(fā)明的揭示適當(dāng)?shù)貙⒈景l(fā)明應(yīng)用于其它類(lèi)型的存儲(chǔ)器控制電路。
[0060]雖然本發(fā)明的實(shí)施例如上所述，然而該些實(shí)施例并非用來(lái)限定本發(fā)明，本【技術(shù)領(lǐng)域】技術(shù)人員可依據(jù)本發(fā)明的明示或隱含的內(nèi)容對(duì)本發(fā)明的技術(shù)特征施以變化，凡此種種變化均可能屬于本發(fā)明所尋求的專(zhuān)利保護(hù)范疇，換言之，本發(fā)明的專(zhuān)利權(quán)利要求保護(hù)范圍須視本說(shuō)明書(shū)的權(quán)利要求所界定者為準(zhǔn)。
【權(quán)利要求】
1.一種存儲(chǔ)器控制電路，用來(lái)控制一存儲(chǔ)器模塊的一數(shù)據(jù)讀取程序，于該數(shù)據(jù)讀取程序中，該存儲(chǔ)器模塊傳送一數(shù)據(jù)信號(hào)及用來(lái)還原該數(shù)據(jù)信號(hào)的一數(shù)據(jù)觸發(fā)信號(hào)至該存儲(chǔ)器控制電路，該數(shù)據(jù)觸發(fā)信號(hào)包含一前置部分，該存儲(chǔ)器控制電路包含: 一時(shí)脈產(chǎn)生電路，用來(lái)產(chǎn)生一時(shí)脈； 一控制單元，耦接該存儲(chǔ)器模塊及該時(shí)脈產(chǎn)生電路，用來(lái)控制該存儲(chǔ)器模塊的一阻抗匹配電路及依據(jù)該時(shí)脈產(chǎn)生一致能信號(hào)；以及 一取樣電路，耦接該控制單元，用來(lái)依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，以產(chǎn)生一取樣結(jié)果； 其中，該控制單元先控制該阻抗匹配電路以使得該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于一固定電平，再控制該取樣電路依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，并且依據(jù)該取樣結(jié)果調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)，并依據(jù)該致能信號(hào)啟動(dòng)還原該數(shù)據(jù)信號(hào)的程序。
2.如權(quán)利要求1所述的存儲(chǔ)器控制電路，其中該數(shù)據(jù)觸發(fā)信號(hào)以差動(dòng)信號(hào)的方式傳送，該控制單元控制該阻抗匹配電路使得該存儲(chǔ)器模塊用來(lái)傳送該差動(dòng)信號(hào)的兩接腳產(chǎn)生一電壓差，以使該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于該固定電平。
3.如權(quán)利要求1所述的存儲(chǔ)器控制電路，其中該控制單元還包含: 一延遲單元，用來(lái)延遲該時(shí)脈； 其中該控制單元利用該延遲單元將該時(shí)脈延遲一預(yù)設(shè)時(shí)間，并依據(jù)該延遲后的時(shí)脈調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)，進(jìn)而控制該取樣電路依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)而產(chǎn)生一延遲后的取樣結(jié)果，并且該控制單元依據(jù)該預(yù)設(shè)時(shí)間及該延遲后的取樣結(jié)果決定該致能信號(hào)的致能時(shí)間點(diǎn)。
4.如權(quán)利要求3所述的存儲(chǔ)器控制電路，其中該控制單元于延遲該時(shí)脈之前控制該阻抗匹配電路使該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前不維持于該固定電平。
5.如權(quán)利要求3所述的存儲(chǔ)器控制電路，其中該時(shí)脈的兩相鄰時(shí)脈邊緣的時(shí)間間隔為T(mén)，該預(yù)設(shè)時(shí)間為kT/n，η為大于I的正整數(shù)，k為大于等于I且小于η的正整數(shù)。
6.如權(quán)利要求3所述的存儲(chǔ)器控制電路，其中該控制單元依據(jù)該時(shí)脈的多個(gè)時(shí)脈邊緣依序調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)，并且該取樣電路得到多個(gè)取樣結(jié)果，該控制單元進(jìn)而依據(jù)該多個(gè)取樣結(jié)果得知符合一預(yù)設(shè)值的取樣結(jié)果所對(duì)應(yīng)的一目標(biāo)時(shí)脈邊緣，并且依據(jù)該目標(biāo)時(shí)脈邊緣調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)。
7.如權(quán)利要求6所述的存儲(chǔ)器控制電路，其中若該目標(biāo)時(shí)脈邊緣為該時(shí)脈的第m個(gè)時(shí)脈邊緣，該控制單元調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)使其接近第m-Ι時(shí)脈邊緣，m為大于I的正整數(shù)。
8.如權(quán)利要求7所述的存儲(chǔ)器控制電路，其中該延遲后的取樣結(jié)果對(duì)應(yīng)第m-Ι時(shí)脈邊緣。
9.如權(quán)利要求8所述的存儲(chǔ)器控制電路，其中當(dāng)該延遲后的取樣結(jié)果等于該預(yù)設(shè)值時(shí)，該控制單元以第m-2時(shí)脈邊緣延遲該預(yù)設(shè)時(shí)間的時(shí)間點(diǎn)作為該致能信號(hào)的致能時(shí)間點(diǎn)。
10.如權(quán)利要求1所述的存儲(chǔ)器控制電路，其中該存儲(chǔ)器模塊為雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)器模塊。
11.一種控制一存儲(chǔ)器模塊的一數(shù)據(jù)讀取程序的方法，于該數(shù)據(jù)讀取程序中，該存儲(chǔ)器模塊傳送一數(shù)據(jù)信號(hào)及用來(lái)還原該數(shù)據(jù)信號(hào)的一數(shù)據(jù)觸發(fā)信號(hào)，該數(shù)據(jù)觸發(fā)信號(hào)包含一前置部分，該方法包含: 控制該存儲(chǔ)器模塊的一阻抗匹配電路，使該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于一固定電平； 產(chǎn)生一時(shí)脈； 依據(jù)該時(shí)脈產(chǎn)生一致能信號(hào)； 依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)，以產(chǎn)生一取樣結(jié)果； 依據(jù)該取樣結(jié)果調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)；以及 依據(jù)該致能信號(hào)啟動(dòng)還原該數(shù)據(jù)信號(hào)的程序。
12.如權(quán)利要求11所述的方法，其中該數(shù)據(jù)觸發(fā)信號(hào)以差動(dòng)信號(hào)的方式傳送，該控制該阻抗匹配電路的步驟控制該阻抗匹配電路使該存儲(chǔ)器模塊的用來(lái)傳送該差動(dòng)信號(hào)的兩接腳產(chǎn)生一電壓差，以使得該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前維持于該固定電平。
13.如權(quán)利要求11所述的方法，還包含: 延遲該時(shí)脈一預(yù)設(shè)時(shí)間； 依據(jù)該延遲后的時(shí)脈調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)； 依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)而產(chǎn)生一延遲后的取樣結(jié)果；以及 依據(jù)該預(yù)設(shè)時(shí)間及該延遲后的取樣結(jié)果決定該致能信號(hào)的致能時(shí)間點(diǎn)。
14.如權(quán)利要求13所述的方法，還包含: 于延遲該時(shí)脈之前，控制該阻抗匹配電路使該數(shù)據(jù)觸發(fā)信號(hào)于該前置部分之前不維持于該固定電平。
15.如權(quán)利要求13所述的方法，其中該時(shí)脈的兩相鄰時(shí)脈邊緣的時(shí)間間隔為T(mén)，該預(yù)設(shè)時(shí)間為kT/n，η為大于I的正整數(shù)，k為大于等于I且小于η的正整數(shù)。
16.如權(quán)利要求13所述的方法，其中該依據(jù)該時(shí)脈產(chǎn)生該致能信號(hào)的步驟包含: 依據(jù)該時(shí)脈的多個(gè)時(shí)脈邊緣依序調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)； 則該依據(jù)該致能信號(hào)取樣該數(shù)據(jù)觸發(fā)信號(hào)的步驟得到多個(gè)取樣結(jié)果，且該依據(jù)該取樣結(jié)果調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)的步驟包含: 依據(jù)該多個(gè)取樣結(jié)果找出符合一預(yù)設(shè)值的取樣結(jié)果所對(duì)應(yīng)的一目標(biāo)時(shí)脈邊緣，并且依據(jù)該目標(biāo)時(shí)脈邊緣調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)。
17.如權(quán)利要求16所述的方法，其中若該目標(biāo)時(shí)脈邊緣為該時(shí)脈的第m個(gè)時(shí)脈邊緣，該依據(jù)該目標(biāo)時(shí)脈邊緣調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)的步驟調(diào)整該致能信號(hào)的致能時(shí)間點(diǎn)使其接近第m-Ι時(shí)脈邊緣，m為大于I的正整數(shù)。
18.如權(quán)利要求17所述的方法，其中該延遲后的取樣結(jié)果對(duì)應(yīng)第m-Ι時(shí)脈邊緣。
19.如權(quán)利要求18所述的方法，其中該依據(jù)該預(yù)設(shè)時(shí)間及該延遲后的取樣結(jié)果決定該致能信號(hào)的致能時(shí)間點(diǎn)的步驟包含: 當(dāng)該延遲后的取樣結(jié)果等于該預(yù)設(shè)值時(shí)，以第m-2時(shí)脈邊緣延遲該預(yù)設(shè)時(shí)間的時(shí)間點(diǎn)作為該致能信號(hào)的致能時(shí)間點(diǎn)。
20.如權(quán)利要求11所述的方法，其中該存儲(chǔ)器模塊為雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)器模塊。
【文檔編號(hào)】G11C7/10GK104424984SQ201310364500
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2013年8月20日 優(yōu)先權(quán)日:2013年8月20日
【發(fā)明者】余俊锜, 張志偉, 黃勝?lài)?guó) 申請(qǐng)人:瑞昱半導(dǎo)體股份有限公司