高速高可靠性多端口存儲(chǔ)器的制造方法
【專利摘要】本發(fā)明的部分內(nèi)容是一種電容負(fù)載平衡的單一位線讀取多端口寄存器存儲(chǔ)單元，該存儲(chǔ)單元內(nèi)部鎖存器的兩個(gè)節(jié)點(diǎn)具有相同的結(jié)構(gòu)和相同的寄生電容，寫端口是差分位線，讀端口是單一位線，一半的讀端口位線耦合到鎖存器的一個(gè)節(jié)點(diǎn)，一半的讀端口位線耦合到鎖存器的另一個(gè)節(jié)點(diǎn)。本發(fā)明的另一部分是給出多端口存儲(chǔ)器的高速邏輯設(shè)計(jì)。
【專利說明】高速高可靠性多端口存儲(chǔ)器

【技術(shù)領(lǐng)域】
[0001]【技術(shù)領(lǐng)域】是用于隨機(jī)存取的多端口寄存器存儲(chǔ)單元.尤其，【技術(shù)領(lǐng)域】是具有高速高穩(wěn)定性的多端口寄存器存儲(chǔ)單元和使用該單元設(shè)計(jì)的高速存儲(chǔ)器.

【背景技術(shù)】
[0002]多端口寄存器用于并行指令集中央處理器，和通訊芯片中.其功能是可以同時(shí)對(duì)不同的地址和同一地址的存儲(chǔ)單元進(jìn)行寫或讀，因此要求每一個(gè)存儲(chǔ)單元有多個(gè)寫端口和多個(gè)讀端口.寫端口和讀端口的個(gè)數(shù)決定于同時(shí)有多少個(gè)地址同時(shí)寫和讀.一般多端口寫和讀的端口都是偶數(shù)，如2，4，6，8.也有奇數(shù)的情況.區(qū)別于多端口寄存器的單端口存儲(chǔ)器的存儲(chǔ)單元如圖1所示，由兩個(gè)對(duì)稱的反相器構(gòu)成的鎖存器和兩個(gè)讀寫開關(guān)晶體管構(gòu)成.位線BL和其互補(bǔ)位線BLB用來傳遞寫入數(shù)據(jù)和差分讀取數(shù)據(jù)，字線WLlOl用來控制開關(guān)晶體管M105和M106.該存儲(chǔ)單元的設(shè)計(jì)是由M101，M102構(gòu)成的反相器和由M103，M104構(gòu)成的反相器的幾何尺寸和物理特性相同，兩個(gè)開關(guān)晶體管M105和M106的幾何尺寸和物理特性相同，并且節(jié)點(diǎn)NllOl和N1102的物理環(huán)境是對(duì)稱的，M101，M102構(gòu)成的反相器和由M103，M104構(gòu)成的反相器是該存儲(chǔ)單元的數(shù)據(jù)鎖存單元.差分讀寫數(shù)據(jù)共用位線BLlOl和BL101B.同時(shí)一個(gè)讀和一個(gè)寫的寄存器的雙端口存儲(chǔ)器的存儲(chǔ)單元可以設(shè)計(jì)成如圖2所示.寫數(shù)據(jù)通過位線WBL201和WBL201B傳遞，寫字線WWL201控制寫開關(guān)晶體管M202和M203.讀數(shù)據(jù)通過讀位線RBL201和RBL201B進(jìn)行差分放大.讀字線RWL201控制讀開關(guān)晶體管M201和M204.
[0003]對(duì)于多個(gè)寫和多個(gè)讀的多端口寄存器，尤其是讀端口多于寫端口的存儲(chǔ)單元通常采用如圖3所示的結(jié)構(gòu).寫位線采用差分位線.為了節(jié)省位線的個(gè)數(shù)，進(jìn)而減小存儲(chǔ)單元的面積，讀位線采用單一位線讀取.圖3所示的存儲(chǔ)單元300是兩讀，兩寫的多端口寄存器的存儲(chǔ)單元，寫位線是(WBL301, WBL301B)和(WBL302, WBL302B)，讀位線是RBL301和RBL302,當(dāng)讀字線RWL301，RWL302被選中處于高電平時(shí)，開關(guān)晶體管M310和M312處于開通狀態(tài)，存儲(chǔ)在節(jié)點(diǎn)N3101的數(shù)據(jù)或數(shù)據(jù)的反向值分別通過晶體管M309和M311分別由位線RBL301和RBL302讀出.圖4是圖3的變化設(shè)計(jì)，反相器1401是為了提高反相器1402的驅(qū)動(dòng)能力和隔離位線RBL401和位線RBL402對(duì)節(jié)點(diǎn)N4101的噪聲干擾.傳統(tǒng)上兩個(gè)以上讀端口的多端口寄存器的存儲(chǔ)單元通常采用如圖3或圖4的結(jié)構(gòu).
[0004]圖3和圖4所示的多端口寄存器的存儲(chǔ)單元結(jié)構(gòu)的主要缺點(diǎn)是1.鎖存器的兩個(gè)節(jié)點(diǎn)(如圖3中的N3101和N3102，圖4中的N4101和N4102)的電容值不對(duì)稱，驅(qū)動(dòng)讀的節(jié)點(diǎn)(如圖3中的N3101，圖4中的N4101)的電容值大于鎖存器的另一節(jié)點(diǎn)(如圖3中的N3102,圖4中的N4102)，所以對(duì)該節(jié)點(diǎn)的充放電時(shí)間偏長(zhǎng)，導(dǎo)致寫入數(shù)據(jù)的時(shí)間增長(zhǎng)，當(dāng)讀的端口增多時(shí)尤為嚴(yán)重.2.驅(qū)動(dòng)讀的節(jié)點(diǎn)受到更大的來自位線的噪聲的干擾.如驅(qū)動(dòng)的節(jié)點(diǎn)(如圖3中的N3101)鎖存的數(shù)據(jù)為低電平，節(jié)點(diǎn)N3103和節(jié)點(diǎn)N3104為低電平，當(dāng)讀取數(shù)據(jù)時(shí)，讀位線(如圖3中的RBL301，RBL302)被預(yù)充電到高電平，讀字線RWL301，RWL302被選中處于高電平時(shí)，開關(guān)晶體管M310和M312處于開通狀態(tài)，位線電壓將通過晶體管M310和M312傳到節(jié)點(diǎn)N3103和節(jié)點(diǎn)N3104，節(jié)點(diǎn)N3103和節(jié)點(diǎn)N3104的電位突然由低電位變成高電位，并通過讀驅(qū)動(dòng)晶體管圖3中的M309和M311的柵極和漏極的密勒(Miller)電容耦合到驅(qū)動(dòng)的節(jié)點(diǎn)圖3中的N3101使其電位上升，因此抗噪聲的能力下降.
[0005]本發(fā)明是為了改進(jìn)多端口寄存器的該結(jié)構(gòu)存儲(chǔ)單元的上述缺點(diǎn).并且給出使用該存儲(chǔ)單元設(shè)計(jì)的高速存儲(chǔ)器。


【發(fā)明內(nèi)容】

[0006]多端口寄存器的存儲(chǔ)單元可以支持多端口寄存器同時(shí)進(jìn)行多個(gè)端口的數(shù)據(jù)寫入和多個(gè)端口的數(shù)據(jù)讀出.
[0007]多端口寄存器的存儲(chǔ)單元包括:由兩個(gè)反相器構(gòu)成的鎖存器，其中兩個(gè)反相器的輸出都連接另一個(gè)反相器的輸入；對(duì)應(yīng)于寫端口個(gè)數(shù)的開關(guān)N型晶體管對(duì)，每一對(duì)開關(guān)晶體管的源(漏)分別連接在鎖存器的兩個(gè)反相器的輸出(輸入)的節(jié)點(diǎn)，該對(duì)開關(guān)晶體管的漏(源)分別連在寫數(shù)據(jù)的位線和其互補(bǔ)數(shù)據(jù)的位線上，該對(duì)開關(guān)晶體管的柵極連接在寫控制的字線上；對(duì)應(yīng)于讀端口個(gè)數(shù)的N型晶體管對(duì)；對(duì)應(yīng)于讀端口個(gè)數(shù)的N型晶體管對(duì)用來讀取存在鎖存器中的數(shù)據(jù)，讀端口個(gè)數(shù)大于或等于2，當(dāng)讀端口個(gè)數(shù)是偶數(shù)時(shí)，其中一半的N型晶體管對(duì)耦合到鎖存器的一個(gè)節(jié)點(diǎn)，另一半的N型晶體管對(duì)耦合到鎖存器的另一個(gè)節(jié)點(diǎn)，這樣鎖存器的兩個(gè)節(jié)點(diǎn)的電容負(fù)載相同，當(dāng)讀端口個(gè)數(shù)是奇數(shù)時(shí)，其中耦合到鎖存器的一個(gè)節(jié)點(diǎn)的N型晶體管對(duì)數(shù)比耦合到鎖存器的另一個(gè)節(jié)點(diǎn)的N型晶體管對(duì)數(shù)多一對(duì)，當(dāng)讀端口是偶數(shù)時(shí)鎖存器的兩個(gè)節(jié)點(diǎn)的電容負(fù)載相同，當(dāng)讀端口是奇數(shù)時(shí)鎖存器的兩個(gè)節(jié)點(diǎn)的電容負(fù)載相近；
[0008]對(duì)應(yīng)于一半讀端口個(gè)數(shù)的N型晶體管對(duì)，每對(duì)晶體管中的一個(gè)的漏極連接到低電位電源，另一個(gè)的源極連到對(duì)應(yīng)于一個(gè)讀端口讀位線，漏極連接到低電位電源的晶體管的源極與源極連到讀位線的晶體管的漏極相連接，源極連到讀位線的晶體管的柵極連接到對(duì)應(yīng)于該讀端口的讀字線，漏極連接到低電位電源的晶體管的柵極接到鎖存器的一個(gè)節(jié)點(diǎn)讀取存儲(chǔ)在鎖存器中的數(shù)據(jù)；對(duì)應(yīng)于另一半讀端口個(gè)數(shù)的N型晶體管對(duì)，每對(duì)晶體管中的一個(gè)的漏極連接到低電位電源，另一個(gè)的源極連到對(duì)應(yīng)于一個(gè)讀端口讀位線，漏極連接到低電位電源的晶體管的源極與源極連到讀位線的晶體管的漏極相連接，源極連到讀位線的晶體管的柵極連接到對(duì)應(yīng)于該讀端口的讀字線，漏極連接到低電位電源的晶體管的柵極接到鎖存器的另一個(gè)節(jié)點(diǎn)讀取存儲(chǔ)在鎖存器中的數(shù)據(jù)的反向值(互補(bǔ)值).
[0009]使用負(fù)載平衡的多端口存儲(chǔ)單元設(shè)計(jì)的存儲(chǔ)器采用啞存儲(chǔ)例作為讀數(shù)據(jù)使能信號(hào)產(chǎn)生單元，該單元也是由讀地址線驅(qū)動(dòng)，但是該啞存儲(chǔ)例對(duì)位線的放電速度比較快，所以可以用作數(shù)據(jù)讀取放大所存單元的使能信號(hào)。

【專利附圖】

【附圖說明】
[0010]圖1圖示了一個(gè)依照現(xiàn)有技術(shù)的單端口的差分讀寫存儲(chǔ)單元電路原理圖；
[0011]圖2圖示了一個(gè)依照現(xiàn)有技術(shù)的雙端口的差分讀寫存儲(chǔ)單元電路原理圖；
[0012]圖3圖示了一個(gè)依照現(xiàn)有技術(shù)的四端口存儲(chǔ)單元電路原理圖，其中兩個(gè)差分位線寫端口，兩個(gè)單一位線讀端口 ；
[0013]圖4圖示了一個(gè)依照現(xiàn)有技術(shù)的四端口存儲(chǔ)單元電路原理圖，其中兩個(gè)差分位線寫端口，兩個(gè)單一位線讀端口和一個(gè)連在鎖存單元和讀取數(shù)據(jù)晶體管中間的反相器；
[0014]圖5圖示了一個(gè)依照本發(fā)明的三端口存儲(chǔ)單元電路原理圖，其中包括一個(gè)差分位線寫端口，兩個(gè)單一位線讀端口，讀端口位線通過讀取數(shù)據(jù)晶體管分別耦合到鎖存器的數(shù)據(jù)和反向(互補(bǔ))數(shù)據(jù)兩個(gè)節(jié)點(diǎn)；
[0015]圖6圖示了一個(gè)依照本發(fā)明的三端口存儲(chǔ)單元電路原理圖，其中包括一個(gè)差分位線寫端口，兩個(gè)單一位線讀端口，讀端口位線通過讀取數(shù)據(jù)晶體管和反相器分別耦合到鎖存器的數(shù)據(jù)和反向(互補(bǔ))數(shù)據(jù)兩個(gè)節(jié)點(diǎn).
[0016]圖7圖示了多端口存儲(chǔ)器的設(shè)計(jì)原理圖，包括存儲(chǔ)陣列、譯碼邏輯、讀取放大器使能信號(hào)的產(chǎn)生單元和讀取放大器和數(shù)據(jù)寫入單元。
[0017]具體的實(shí)施形式
[0018]如圖5所示，三端口靜態(tài)寄存器的存儲(chǔ)單元包括:由包括M501，M502的反相器I和由包括M503，M504的反相器II構(gòu)成的鎖存單元用來保存數(shù)據(jù)，反相器I和II的尺寸完全相同，各包含一個(gè)P型晶體管M501，M503和一個(gè)N型晶體管M502，M504其中N型晶體管M502, M504的驅(qū)動(dòng)能力是P型晶體管M501，M503的四倍。N型晶體管M505和M506的尺寸相同，并且是反相器I和II中的N型晶體管M502，M504的驅(qū)動(dòng)能力的一半，M505和M506由字線WWL501控制起開關(guān)的作用，當(dāng)字線WWL501的電位處于邏輯高電平時(shí)，N型晶體管M505和M506處于開通狀態(tài)，在寫位線WBL501和互補(bǔ)寫位線WBL501B上的數(shù)據(jù)和數(shù)據(jù)的反相值(互補(bǔ)值)通過N型晶體管M505和M506寫入鎖存單元的節(jié)點(diǎn)N5101和N5102，節(jié)點(diǎn)N5101的數(shù)據(jù)和節(jié)點(diǎn)N5102的數(shù)據(jù)反相值(互補(bǔ)值)由反相器I和II構(gòu)成的鎖存器保存.兩個(gè)讀端口分別通過兩組相同尺寸的N型晶體管耦合到保存數(shù)據(jù)的節(jié)點(diǎn)N5101和保存數(shù)據(jù)的反相值(互補(bǔ)值)的節(jié)點(diǎn)N5102.N型晶體管M507和M508的尺寸相同，所以M507對(duì)節(jié)點(diǎn)N5101和M508對(duì)節(jié)點(diǎn)N5102的負(fù)載電容是相同的.因此對(duì)節(jié)點(diǎn)N5101和N5102寫入I和O的延遲同對(duì)節(jié)點(diǎn)N5101和N5102寫入O和I的延遲是相同的.具體的原因是對(duì)鎖存器的寫入操作是以對(duì)鎖存器的一個(gè)節(jié)點(diǎn)寫入O (低電平)為主，而對(duì)另一個(gè)節(jié)點(diǎn)寫入I (高電平)為輔.如果寫入數(shù)據(jù)是邏輯I的情況，位線WBL501為高電平，互補(bǔ)位線WBL501B為低電平，節(jié)點(diǎn)N5101被寫入高電平，節(jié)點(diǎn)N5102被寫入低電平.具體的寫入過程是WBL501B保持在低電平，M506處于導(dǎo)通，如果反相器I I中的P型晶體管M503原先處于開通狀態(tài)，電源的高電位通過P型晶體管M503連接到節(jié)點(diǎn)N5102，當(dāng)M506導(dǎo)通后，節(jié)點(diǎn)N5102通過M506連接到低電位電源.由于M506的驅(qū)動(dòng)能力大于P型晶體管M503的驅(qū)動(dòng)能力，節(jié)點(diǎn)N5102從原來的高電位向低電位下降，從高電位向低電位下降的速度與節(jié)點(diǎn)N5102的寄生負(fù)載電容值成正比，低電位節(jié)點(diǎn)N5102驅(qū)動(dòng)反相器I，開通P型晶體管M501，關(guān)斷N型晶體管M502，使節(jié)點(diǎn)N5101向高電位上升，N5101的高電位開通N型晶體管M504，關(guān)斷P型晶體管M503，通過反相器II保持節(jié)點(diǎn)N5102變成低電位，完成寫的過程，位線WWL501由高電平降為低電位，關(guān)閉M505和M506，節(jié)點(diǎn)N5101和N5102的數(shù)據(jù)由反相器I和II保存.由于圖5中節(jié)點(diǎn)N5101和N5102的電容相同，所以向節(jié)點(diǎn)N5101寫低電平和向節(jié)點(diǎn)N5102寫低電平的時(shí)間是一樣的.相反如圖3所示節(jié)點(diǎn)N3101比節(jié)點(diǎn)N3102多兩個(gè)晶體管M309和M311的電容負(fù)載，對(duì)節(jié)點(diǎn)N3101寫入低電平的時(shí)間比對(duì)節(jié)點(diǎn)N3102寫入低電平的時(shí)間要長(zhǎng)，當(dāng)讀端口的個(gè)數(shù)增多，連接節(jié)點(diǎn)N3101的讀數(shù)據(jù)晶體管的個(gè)數(shù)增多，電容負(fù)載增多，對(duì)節(jié)點(diǎn)N3101寫入低電平的時(shí)間更加增長(zhǎng).本發(fā)明的設(shè)計(jì)如圖5中鎖存器的兩個(gè)節(jié)點(diǎn)N5101和N5102和圖6中鎖存器的兩個(gè)節(jié)點(diǎn)N6101和N6102的負(fù)載電容值是相同的，因此寫入數(shù)據(jù)I和寫入數(shù)據(jù)O所需要的時(shí)間是相同的.如果讀端口的個(gè)數(shù)是奇數(shù)，耦合到一個(gè)節(jié)點(diǎn)N5101的讀端口個(gè)數(shù)比耦合到另一個(gè)節(jié)點(diǎn)N5102的讀端口個(gè)數(shù)多一個(gè)或少一個(gè)，通過調(diào)整N507和N508尺寸的比例使兩個(gè)節(jié)點(diǎn)的讀晶體管的電容負(fù)載值的總和相同，最大限度平衡兩個(gè)節(jié)點(diǎn)的電容負(fù)載.
[0019]圖7是多端口存儲(chǔ)器的具體實(shí)現(xiàn)邏輯原理圖。703是存儲(chǔ)單元陣列、701和704是讀和寫的地址二級(jí)譯碼邏輯；702是讀數(shù)據(jù)放大鎖存器的使能信號(hào)產(chǎn)生單元，該單元由讀數(shù)據(jù)地址線驅(qū)動(dòng)，所以該單元的驅(qū)動(dòng)信號(hào)共用產(chǎn)生地址線的全部邏輯，因此時(shí)間延遲也完全相同。
[0020]盡管本參考例示的實(shí)施說明了電容負(fù)載平衡的單位線讀取多端口寄存器存儲(chǔ)單元，但對(duì)于熟悉本領(lǐng)域的技術(shù)人員而言，顯然可進(jìn)行多種變形，并且本發(fā)明公開旨在覆蓋其所有的變形。
【權(quán)利要求】
1.一種多端口寄存器的存儲(chǔ)單元，包括: 由兩個(gè)反相器構(gòu)成的鎖存器，其兩個(gè)反相器的輸出都連接另一個(gè)反相器的輸入，一個(gè)反相器的輸出為鎖存器的第一節(jié)點(diǎn)，令一個(gè)反相器的輸出為鎖存器的第二節(jié)點(diǎn)； 寫端口位線和互補(bǔ)位線，其位線通過一第一寫晶體管耦合到鎖存器的第一節(jié)點(diǎn)，互補(bǔ)位線通過一第二寫晶體管耦合到鎖存器的第二節(jié)點(diǎn)； 對(duì)應(yīng)寫端口個(gè)數(shù)的寫字線； 多個(gè)讀端口位線，其第一部分端口位線的每一位線通過一對(duì)讀晶體管耦合到鎖存器的第一節(jié)點(diǎn)，其第二部分端口位線的每一位線通過一對(duì)讀晶體管耦合到鎖存器的第二節(jié)點(diǎn)；和 對(duì)應(yīng)讀端口個(gè)數(shù)的讀字線。
2.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲(chǔ)單元，每一寫端口的位線連接一第一晶體管的源(漏)極，每一寫端口的互補(bǔ)位線連接一第二晶體管的源(漏)極，第一晶體管的漏(源)極連接鎖存器的第一節(jié)點(diǎn)，第二晶體管的漏(源)極連接鎖存器的第二節(jié)點(diǎn)，第一晶體管和第二晶體管的柵極連接該端口的寫字線上。
3.根據(jù)權(quán)利要求2所述的多端口寄存器的存儲(chǔ)單元，其第一晶體管和第二晶體管的幾何尺寸和驅(qū)動(dòng)能力相同。
4.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲(chǔ)單元，其讀端口個(gè)數(shù)是偶數(shù)，其中一半的讀端口位線通過讀晶體管對(duì)耦合到鎖存器的第一節(jié)點(diǎn)，另一半的讀端口位線通過讀晶體管對(duì)耦合到鎖存器的第二節(jié)點(diǎn)。
5.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲(chǔ)單元，其讀端口個(gè)數(shù)是奇數(shù)，其中通過讀晶體管對(duì)耦合到鎖存器的第一節(jié)點(diǎn)的讀端口位線數(shù)比耦合到鎖存器的另一個(gè)節(jié)點(diǎn)的讀端口位線數(shù)多一個(gè)。
6.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲(chǔ)單元，其讀端口個(gè)數(shù)是奇數(shù)時(shí)，其中通過讀晶體管對(duì)耦合到鎖存器的第一節(jié)點(diǎn)的讀端口位線數(shù)比耦合到鎖存器的另一個(gè)節(jié)點(diǎn)的讀端口位線數(shù)少一個(gè)。
7.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲(chǔ)單元，其中對(duì)應(yīng)每一讀端口位線的一對(duì)讀晶體管中的第一個(gè)晶體管的漏極連接低電位電源，第二個(gè)晶體管的源極連接讀端口位線，第一個(gè)晶體管的源極與第二個(gè)晶體管的漏極相連接，第二個(gè)晶體管的柵極連接對(duì)應(yīng)于該讀端口的讀字線，第一個(gè)晶體管的柵極接鎖存器的第一節(jié)點(diǎn)或第二節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲(chǔ)單元，其中對(duì)應(yīng)每一讀端口位線的一對(duì)讀晶體管是N型晶體管。
9.根據(jù)權(quán)利要求4所述的多端口寄存器的存儲(chǔ)單元，其中耦合到鎖存器的第一節(jié)點(diǎn)的每一對(duì)讀晶體管的幾何尺寸和驅(qū)動(dòng)能力與耦合到鎖存器的第二節(jié)點(diǎn)的每一對(duì)讀晶體管的幾何尺寸和驅(qū)動(dòng)能力相同。
10.根據(jù)權(quán)利要求5所述的多端口寄存器的存儲(chǔ)單元，其中耦合到鎖存器的第一節(jié)點(diǎn)的每一對(duì)讀晶體管的幾何尺寸和驅(qū)動(dòng)能力的總和與耦合到鎖存器的第二節(jié)點(diǎn)的每一對(duì)讀晶體管的幾何尺寸和驅(qū)動(dòng)能力的總和相同。
11.一種多端口存儲(chǔ)器，包括: 由地址字線驅(qū)動(dòng)的讀數(shù)據(jù)放大器使能信號(hào)產(chǎn)生邏輯電路單元； 存儲(chǔ)單元陣列； 連接存儲(chǔ)單元陣列的讀數(shù)據(jù)位線； 連接存儲(chǔ)單元陣列的字線；和 產(chǎn)生地址字線的譯碼邏輯電路。
12.根據(jù)權(quán)利要求11所述的多端口存儲(chǔ)器，其中讀數(shù)據(jù)放大器使能信號(hào)產(chǎn)生邏輯電路單元的結(jié)構(gòu)與連接存儲(chǔ)單元陣列的讀數(shù)據(jù)位線的結(jié)構(gòu)相一致。
【文檔編號(hào)】G11C11/416GK104464799SQ201310438055
【公開日】2015年3月25日 申請(qǐng)日期:2013年9月24日 優(yōu)先權(quán)日:2013年9月24日
【發(fā)明者】黃效華 申請(qǐng)人:黃效華, 無錫恒宇微電子科技有限公司