移位寄存器及包含其的多級移位寄存器電路的制作方法
【專利摘要】本發(fā)明提供一種移位寄存器及包含其的多級移位寄存器電路，且第n級移位寄存器包括：升壓控制部、輸出電路、下拉控制部、穩(wěn)壓電路和下拉電路，升壓控制部包括一級升壓部和二級升壓部，其用以響應第一電壓與第n-1級觸發(fā)信號的電位輸出第一控制信號；輸出電路響應第一控制信號以輸出第n級掃描信號和觸發(fā)信號；下拉控制部響應第一控制信號以選擇第一電壓或者第二電壓作為第二控制信號輸出；穩(wěn)壓電路響應第二控制信號以維持第二節(jié)點、第n級掃描信號和觸發(fā)信號的電位；下拉電路響應第n+x級觸發(fā)信號以下拉第二節(jié)點和第n級觸發(fā)信號的電位至第二電壓對應電位。本發(fā)明可有效消除晶體管閾值電壓對電路的影響，以提高移位寄存器驅動能力。
【專利說明】移位寄存器及包含其的多級移位寄存器電路

【技術領域】
[0001]本發(fā)明涉及顯示驅動【技術領域】，尤其是一種具有較強驅動能力的移位寄存器及包含其的多級移位寄存器電路。

【背景技術】
[0002]如今，在液晶顯示器的柵極驅動電路中使用多級移位寄存器電路，并利用GOA(Gate on Array)技術將柵極驅動電路一并制作于玻璃基板上，是目前薄膜晶體管液晶顯示器技術上的主流，其具有節(jié)省電路板PCB成本、簡化制造工藝以及增加玻璃基板利用率等優(yōu)勢。常規(guī)設計中，多級移位寄存器電路中包括了多個級聯(lián)的移位寄存器，每一級移位寄存器輸出的信號即可以啟動下一級移位寄存器，從而產生顯示器所需的多路掃描信號。
[0003]如圖1所示，為圖1為現(xiàn)有技術中移位寄存器的電路架構圖，在這一實例中，以第η級移位寄存器為例，該移位寄存器10由5個晶體管和I個電容組成，其中，晶體管Ml電性連接于上一級移位寄存器輸出端與節(jié)點A(η)之間，晶體管M2電性連接于節(jié)點Α(η)與低電位電壓源之間，晶體管M3電性連接于第二脈沖信號源與當級輸出端之間，晶體管Μ4電性連接于當級輸出端與低電位電壓源之間，晶體管Μ5與電容CI均電性連接于節(jié)點A (η)與當級輸出端之間。接著，進一步參考圖2，為圖1中移位寄存器工作時各個信號的波形時序圖，在TO至Tl時段間，上一級移位寄存器的輸出信號Vout (η-1)處于高電位，晶體管Ml響應該上一級輸出信號Vout (η-1)以將處于高電位的電壓灌入節(jié)點Α(η)，理想狀態(tài)下節(jié)點Α(η)的電位Va會被拉高至VGH，進而打開晶體管M3 ;故在Tl至Τ2時段間，藉由導通的晶體管M3，第二脈沖信號CLK2可以拉高當級輸出信號Vout (η)的電位，同時，導通的晶體管Μ5與電容Cl則可以輔助維持當級輸出端的電位；而在下一個階段，即在Τ2至Τ3時段間，第一脈沖信號CLKl與下一級移位寄存器的輸出信號Vout (η+1)均處于高電位，所以晶體管Μ4的導通可以拉低當級輸出信號Vout (η)的電位至低位電位，而晶體管M2的導通則會拉低節(jié)點Α(η)電位Va，從而使得晶體管M3截止。
[0004]如上述現(xiàn)有技術中的移位寄存器的驅動原理可以看出，能否驅動當級的移位寄存器輸出，關鍵在于能否拉高節(jié)點A(η)電位Va，然而，在現(xiàn)有技術中，由于晶體管閾值電壓的存在，所以如圖2所示的實施例中，由于晶體管Ml閾值電壓Vth的影響，經由晶體管Ml灌入的高電位電壓只能把節(jié)點A(η)電位Va拉高至(VGH-Vth)(如圖2中TO至Tl時段間虛線對應的電位)，因此，當晶體管M3打開時節(jié)點Α(η)的即時電位Va’更無法達到2VGH，更需要說明的是，隨著晶體管后續(xù)進一步的老化，閾值電壓Vth也會更大程度的影響移位寄存器的驅動能力，從而影響其正常輸出。


【發(fā)明內容】

[0005]為了進一步的提供移位寄存器的驅動能力，減小晶體管閾值電壓對其驅動能力的影響，本發(fā)明提供了一種較強驅動能力的移位寄存器及包含其的多級移位寄存器電路。
[0006]本發(fā)明的一種移位寄存器，應用于多級移位寄存器電路中，其中，第η級移位寄存器包括:
[0007]升壓控制部，該升壓控制部電性連接第一電壓源以及第η-1級移位寄存器的輸出埠，以接收該第一電壓源提供的第一電壓以及該第η-1級移位寄存器輸出的第η-1級觸發(fā)信號，且該升壓控制部響應該第一電壓與該第η-1級觸發(fā)信號的電位對應輸出第一控制信號，其中，該升壓控制部包括一級升壓部和二級升壓部，該一級升壓部和該二級升壓部電性率禹接于第一節(jié)點，該一級升壓部響應該第一電壓以改變該第一節(jié)點的電位，該二級升壓部響應該第一節(jié)點的電位以對應輸出該第一控制信號；
[0008]輸出電路，該輸出電路與該升壓控制部電性耦接于第二節(jié)點，且該輸出電路還電性連接第一高頻信號源，以接收該第一高頻信號源提供的第一高頻信號，該輸出電路響應該第一控制信號以輸出第η級掃描信號和第η級觸發(fā)信號；
[0009]下拉控制部，該下拉控制部與該升壓控制部電性耦接于第二節(jié)點，且該下拉控制部還電性連接該第一電壓源以及第二電壓源，以接收該第一電壓源提供的該第一電壓以及該第二電壓源提供的第二電壓，且該下拉控制部響應該第一控制信號以選擇該第一電壓或者該第二電壓作為第二控制信號輸出；
[0010]穩(wěn)壓電路，該穩(wěn)壓電路與該升壓控制部、該輸出電路電性耦接于該第二節(jié)點，該穩(wěn)壓電路與該下拉控制部電性耦接于第三節(jié)點，且該穩(wěn)壓電路還電性連接該輸出電路的輸出埠以及該第二電壓源，該穩(wěn)壓電路響應該第二控制信號以維持該第二節(jié)點、該第η級掃描信號和該第η級觸發(fā)信號的電位；以及
[0011]下拉電路，該下拉電路與該升壓控制部、該輸出電路電性耦接于該第二節(jié)點，且該下拉電路還電性連接該輸出電路的輸出埠、第n+χ級移位寄存器的輸出埠以及該第二電壓源，以接收該第η+χ級移位寄存器輸出的第η+χ級觸發(fā)信號以及該第二電壓，該下拉電路響應該第η+χ級觸發(fā)信號以下拉該第二節(jié)點和該第η級觸發(fā)信號的電位至該第二電壓對應的電位；
[0012]其中，η、χ均為非零的自然數(shù)，該第一控制信號對應于該第二節(jié)點的電位；該第二控制信號對應于該第三節(jié)點的電位。
[0013]作為可選的方案，該第一電壓大于該第二電壓。
[0014]作為可選的方案，該一級升壓部包括第一晶體管，該二級升壓部包括第二晶體管，其中:
[0015]該第一晶體管具有控制部、第一端和第二端，該第一晶體管的控制端電性連接該第一電壓源，該第一晶體管的第一端電性連接該第η-1級移位寄存器的輸出埠，以及該第一晶體管的第二端電性連接至該第一節(jié)點；
[0016]該第二晶體管具有控制部、第一端和第二端，該第二晶體管的控制部電性連接至該第一節(jié)點，該第二晶體管的第一端電性連接該η-1級移位寄存器的輸出埠，以及該第二晶體管的第二端電性連接至該第二節(jié)點。
[0017]作為可選的方案，該輸出電路的輸出埤包含第一輸出端和第二輸出端，且該輸出電路還包括:
[0018]第三晶體管，該第三晶體管具有控制端、第一端和第二端，該第三晶體管的控制端電性連接至該第二節(jié)點，該第三晶體管的第一端電性連接該第一高頻信號源，以及該第三晶體管的第二端電性連接該第一輸出端；
[0019]第四晶體管，該第四晶體管具有控制端、第一端和第二端，該第四晶體管的控制端電性連接至該第二節(jié)點，該第四晶體管的第一端電性連接該第一高頻信號源，以及該第四晶體管的第二端電性連接該第二輸出端。
[0020]作為可選的方案，該下拉控制部包括:
[0021]第五晶體管，該第五晶體管具有控制端、第一端和第二端，該第五晶體管的控制端與第一端電性連接該第一電壓源，且該第五晶體管的第二端電性連接至第四節(jié)點；
[0022]第六晶體管，該第六晶體管具有控制端、第一端和第二端，該第六晶體管的控制端電性連接至該第四節(jié)點，該第六晶體管的第一端電性連接該第一電壓源，以及該第六晶體管的第二端電性連接至該第三節(jié)點；
[0023]第七晶體管，該第七晶體管具有控制端、第一端和第二端，該第七晶體管的控制端電性連接至該第二節(jié)點，該第七晶體管的第一端電性連接至該第四節(jié)點，以及該第七晶體管的第二端電性連接該第二電壓源；
[0024]第八晶體管，該第八晶體管具有控制端、第一端和第二端，該第八晶體管的控制端電性連接至該第二節(jié)點，該第八晶體管的第一端電性連接至該第三節(jié)點，以及該第八晶體管的第二端電性連接該第二電壓源。
[0025]作為可選的方案，該穩(wěn)壓電路包括:
[0026]第一電容,該第一電容具有第一端和第二端，該第一電容的第一端電性連接至該第二節(jié)點，且該第一電容的第二端電性連接至該第一輸出端；
[0027]第九晶體管，該第九晶體管具有控制端、第一端和第二端，該第九晶體管的控制端電性連接至該第三節(jié)點，該第九晶體管的第一端電性連接至該第二節(jié)點，以及該第九晶體管的第二端電性連接該第二輸出端；
[0028]第十晶體管，該第十晶體管具有控制端、第一端和第二端，該第十晶體管的控制端電性連接至該第三節(jié)點，該第十晶體管的第一端電性連接至該第二輸出端，以及該第十晶體管的第二端電性連接該第二電壓源；
[0029]第十一晶體管，該第十一晶體管具有控制端、第一端和第二端，該第十一晶體管的控制端電性連接至該第三節(jié)點，該第十一晶體管的第一端電性連接至該第一輸出端，以及該第十一晶體管的第二端電性連接該第二電壓源。
[0030]作為可選的方案，該下拉電路包括:
[0031]第十二晶體管，該第十二晶體管具有控制端、第一端和第二端，該第十二晶體管的控制端電性連接該第η+χ級移位寄存器的輸出埠，該第十二晶體管的第一端電性連接至該第二節(jié)點，以及該第十二晶體管的第二端電性連接至該第二輸出端；
[0032]第十三晶體管，該第十三晶體管具有控制端、第一端和第二端，該第十三晶體管的控制端電性連接該第η+χ級移位寄存器的輸出埠，該第十三晶體管的第一端電性連接至該第二輸出端，以及該第十三晶體管的第二端電性連接至該第二電壓源。
[0033]本發(fā)明還提供了一種多級移位寄存器電路，該多級移位寄存器電路包括:
[0034]如上所述的移位寄存器，該復數(shù)個移位寄存器以級聯(lián)方式電性耦接；
[0035]復數(shù)個高頻信號源，至少包括該第一高頻信號源；
[0036]該第一電壓源；以及
[0037]該第二電壓源。
[0038]作為可選的方案，每兩個移位寄存器之間還包括選擇模塊，該選擇模塊用以選擇該多級移位寄存器電路執(zhí)行正向掃描輸出或者逆向掃描輸出。
[0039]作為可選的方案，該多級移位寄存器電路還包括起始觸發(fā)信號源，該起始觸發(fā)信號源用以提供一個起始觸發(fā)信號至該復數(shù)個移位寄存器中的第一級移位寄存器或者最后一級移位寄存器，以啟動該第一級移位寄存器或者最后一級移位寄存器。
[0040]與現(xiàn)有技術相比，利用本發(fā)明對移位寄存器電路的優(yōu)化設計，可以有效的消除晶體管閾值電壓對電路的影響，進而提高移位寄存器的驅動能力，即使在晶體管出現(xiàn)老化情況下本發(fā)明的移位寄存器也能夠提供較好的驅動能力。因此，本發(fā)明提供的多級移位寄存器電路也更能提供更穩(wěn)定、更優(yōu)化的輸出波形，其定能被廣泛的應用于各種顯示器中。

【專利附圖】

【附圖說明】
[0041]圖1為現(xiàn)有技術中移位寄存器的電路架構圖；
[0042]圖2為圖1中移位寄存器工作時各個信號的波形時序圖；
[0043]圖3為本發(fā)明一實施例中多級移位寄存器電路的電路架構圖；
[0044]圖4為本發(fā)明圖3所示的多級移位寄存器電路中第η級移位寄存器SR (η)的功能模塊架構圖；
[0045]圖5為對應圖4所示的第η級移位寄存器SR (η)的電路架構圖；
[0046]圖6為圖5中第η級移位寄存器SR (η)工作時各個信號的波形時序圖；
[0047]圖7為本發(fā)明另一實施例中多級移位寄存器電路的部分電路架構圖。

【具體實施方式】
[0048]為使對本發(fā)明的目的、構造、特征、及其功能有進一步的了解，茲配合實施例詳細說明如下。
[0049]請參考圖3，為本發(fā)明一實施例中多級移位寄存器電路的電路架構圖。在本實施例中，多級移位寄存器電路I包括n+m個以級聯(lián)方式耦接的移位寄存器SR(I)、SR(2)、……SR (n+m)、第一高頻信號源、第二高頻信號源、第三高頻信號源和第四高頻信號源以及第一電壓源與第二電壓源，其中，n、m均為非零的自然數(shù)，第一電壓源和第二電壓源分別用以輸出第一電壓VGH及第二電壓VSS，第一高頻信號源、第二高頻信號源、第三高頻信號源和第四高頻信號源則用以分別輸出第一高頻信號HC1、第二高頻信號HC2、第三高頻信號HC3和第四高頻信號HC4，但在不同的應用環(huán)境下，對于高頻信號源的數(shù)量不作具體限制，可以是兩個、三個、五個甚至更多，其數(shù)量的選擇可依附于移位寄存器內部電路的設計需求而定，而在本實施例中，采用的是四個高頻信號依次循環(huán)對每一個移位寄存器提供高頻信號的方式，如果將本發(fā)明提供的多級移位寄存器電路應用于顯示器中(即柵極驅動電路包括本發(fā)明提供的多級移位寄存器電路，且其對應電性連接包含復數(shù)個以陣列排布的像素單元的顯示單元)，利用這種多個高頻信號源的設計，可以拉長了每一路高頻信號開啟的間隔時間，從而間接的拉長了每一個像素單元的充電時間，以確保像素陣列中每一個像素單元都能夠充電完全，這樣對于一些高頻、高解析度類型的顯示裝置是十分有利的。
[0050]此外，值得一提的是，本實施例中的多級移位寄存器電路I還包括起始觸發(fā)信號源，該起始觸發(fā)信號源用以提供一個起始觸發(fā)信號STO至第I級移位寄存器SR(I)以啟動該第I級移位寄存器SR(I)，而第2級移位寄存器SR (2)至第n+m級移位寄存器SR (n+m)均是利用上一級移位寄存器發(fā)出的觸發(fā)信號來驅動的，即以第η級移位寄存器SR (η)為例，其是利用第n-Ι級移位寄存器SR(n-l)輸出的第n_l級觸發(fā)信號來驅動運行的，而第η+1級移位寄存器SR (η+1)則是利用第η級移位寄存器SR (η)輸出的第η級觸發(fā)信號來驅動運行的。
[0051]下面為了更好的說明本發(fā)明多級移位寄存器電路I的工作原理及特點，故再次以第η個移位寄存器SR (η)為例，以進一步從每一個移位寄存器的電路架構及工作原理來進行說明。
[0052]請參考圖4，為本發(fā)明圖3所示的多級移位寄存器電路中第η級移位寄存器SR (η)的功能模塊架構圖。在本實施例中，第η級移位寄存器SR (η)包括升壓控制部100、輸出電路200、下拉控制部300、穩(wěn)壓電路400以及下拉電路500，其中:
[0053]升壓控制部100電性連接第一電壓源以及第n-Ι級移位寄存器SR(n_l)的輸出埤，以接收第一電壓源提供的第一電壓VGH以及第n-Ι級移位寄存器SR (n_l)輸出的第n_l級觸發(fā)信號ST (η-1)，且升壓控制部100響應該第一電壓VGH與第η_1級觸發(fā)信號ST (η-1)的電位以對應輸出第一控制信號SI，更準確的說，在本實施例中，升壓控制部100更包括一級升壓部110和二級升壓部120，一級升壓部110和二級升壓部120電性耦接于第一節(jié)點B (η)，其中，一級升壓部110響應第一電壓VGH以改變節(jié)點B (η)的電位，而二級升壓部120則響應節(jié)點Β(η)的電位以對應輸出該第一控制信號SI，需要說明的是，該第一控制信號SI即對應于節(jié)點Β(η)的電位，第一電壓VGH對應高電位電壓；
[0054]輸出電路200與升壓控制部100電性耦接于節(jié)點Q (η)，且輸出電路200還電性連接第一高頻信號源，以接收該第一高頻信號源提供的第一高頻信號HC1，故輸出電路200可以響應第一控制信號SI以輸出第η級掃描信號G(n)和第η級觸發(fā)信號ST (η)，如圖4所示的輸出電路200,其輸出埤更包括第一輸出端Pl以及第二輸出端Ρ2,且第一輸出端Pl用于輸出第η級掃描信號G(n),而第二輸出端P2用于輸出第η級觸發(fā)信號ST (η)；
[0055]下拉控制部300與升壓控制部100電性耦接于節(jié)點Q (η)，且下拉控制部300還電性連接第一電壓源以及第二電壓源，以接收第一電壓源提供的第一電壓VGH以及第二電壓源提供的第二電壓VSS，故下拉控制部300可響應第一控制信號SI以選擇第一電壓VGH或者第二電壓VSS作為第二控制信號S2輸出，其中，第二電壓VSS對應低電位電壓，所以在本實施例中，第一電壓VGH大于第二電壓VSS ；
[0056]穩(wěn)壓電路400與升壓控制部100、輸出電路200電性耦接于節(jié)點Q (η)，穩(wěn)壓電路400與下拉控制部300電性耦接于節(jié)點Κ(η)，且穩(wěn)壓電路400還電性連接輸出電路200的輸出埠以及第二電壓源，故穩(wěn)壓電路400可響應第二控制信號S2以維持節(jié)點Q(n)、第η級掃描信號G(n)和第η級觸發(fā)信號ST(η)的電位，其中，在本實施例中，第二控制信號S2即對應于節(jié)點K (η)的電位；
[0057]下拉電路500與升壓控制部100、輸出電路200電性耦接于節(jié)點Q (η)，且下拉電路500還電性連接輸出電路200的輸出埠、第η+χ級移位寄存器SR (η+χ)的輸出埠以及第二電壓源，以接收第η+χ級移位寄存器SR (η+χ)輸出的第η+χ級觸發(fā)信號ST (η+χ)以及第二電壓VSS，故下拉電路500可響應第η+χ級觸發(fā)信號以下拉節(jié)點Q(n)和第η級觸發(fā)信號ST (η)的電位至第二電壓VSS對應的電位，即換言之，下拉電路500實質上是與輸出電路200的第二輸出端P2電性連接，所以，其只能拉低第η級觸發(fā)信號ST(η)的電位，而無法拉低第η級掃描信號G (η)的電位，此外，需要說明的是，X也為非零的自然數(shù)，在本實施例中X取值為2，即下拉電路500的啟閉取決于第η+2級觸發(fā)信號ST(n+2)的控制，即在這一實施例中，第η級移位寄存器SR (η)還與第η+2級移位寄存器SR (η+2)跨級相連，以利用第η+2級移位寄存器SR (η+2)輸出的第η+2級觸發(fā)信號ST (η+2)來啟動當級的下拉電路500，同理可知，在本發(fā)明提出的多級移位寄存器電路I中，第η級移位寄存器SR (η)還與第η_2級移位寄存器SR(n-2)跨級相連，從而使得第η級移位寄存器SR (η)輸出的第η級觸發(fā)信號ST (η)可以輸入至第η-2級移位寄存器SR(n_2)，以啟動第n_2級移位寄存器SR(n_2)中的下拉電路。一般說來，利用跨級信號來控制當級移位寄存器中的下拉電路，其可以拉長當級移位寄存器的輸出時間，從而確保當級掃描信號得到充分的輸出。
[0058]更進一步的，請參考圖5，為對應圖4所示的第η級移位寄存器SR (η)的電路架構圖。在本實施例中，升壓控制部100中的一級升壓部110包括晶體管Tll，而二級升壓部120包括晶體管Τ12,其中:
[0059]晶體管Tll具有控制部、第一端和第二端，晶體管Tll的控制端電性連接第一電壓源，晶體管Tll的第一端電性連接第n-ι級移位寄存器SR(n-l)的輸出埠，而晶體管Tll的第二端電性連接至節(jié)點B (η)，因此，晶體管Tll可以響應第一電壓VGH的電位而導通，從而使得第n-Ι級觸發(fā)信號ST(n-l)灌入節(jié)點B (η)，對該節(jié)點充電；
[0060]晶體管Τ12具有控制部、第一端和第二端，晶體管Τ12的控制部電性連接至節(jié)點B (η)，晶體管Τ12的第一端電性連接第n-Ι級移位寄存器SR(n_l)的輸出埠，而晶體管T12的第二端電性連接至節(jié)點Q(n)，所以，藉由Tll的設置，當節(jié)點B(n)的電位充電至一較高準位時，晶體管T12即可以導通，從而使得第n-Ι級觸發(fā)信號ST(n-l)灌入節(jié)點Q(n)，拉高該節(jié)點的電位，換言之，此時，第一控制信號SI處于高電位。
[0061]輸出電路200的輸出埠包含第一輸出端Pl和第二輸出端P2，且輸出電路200還包括晶體管T21和晶體管T22，其中:
[0062]晶體管T21具有控制端、第一端和第二端，晶體管T21的控制端電性連接至節(jié)點Q(n)，晶體管T21的第一端電性連接第一高頻信號源，而晶體管T21的第二端電性連接第一輸出端Pl ;
[0063]晶體管T22具有控制端、第一端和第二端，晶體管T22的控制端電性連接至節(jié)點Q(η)，晶體管Τ22的第一端電性連接第一高頻信號源，而晶體管Τ22的第二端電性連接該第二輸出端Ρ2。
[0064]由于晶體管Τ21和晶體管Τ22的控制端均電性連接至節(jié)點Q(n)，所以這兩者均受控于節(jié)點Q(n)的電位，當節(jié)點Q(n)的電位被拉高時，晶體管T21和晶體管T22則均可以導通，從而使得第一高頻信號HCl可以灌入至第一輸出端Pl和第二輸出端P2，進而實現(xiàn)第η級掃描信號G (η)和第η級觸發(fā)信號ST (η)的輸出。
[0065]下拉控制部300包括晶體管Τ31、晶體管Τ32、晶體管Τ33和晶體管Τ34，其中:
[0066]晶體管Τ31具有控制端、第一端和第二端，晶體管Τ31的控制端與第一端電性連接第一電壓源，而晶體管Τ31的第二端電性連接至節(jié)點D ；
[0067]晶體管Τ32具有控制端、第一端和第二端，晶體管Τ32的控制端電性連接至節(jié)點D，晶體管Τ32的第一端電性連接第一電壓源，而晶體管Τ32的第二端電性連接至節(jié)點Κ(η)；
[0068]晶體管T33具有控制端、第一端和第二端，晶體管T33的控制端電性連接至節(jié)點Q (η)，晶體管Τ33的第一端電性連接至節(jié)點D，而晶體管Τ33的第二端電性連接第二電壓源；
[0069]晶體管Τ34具有控制端、第一端和第二端，晶體管Τ34的控制端電性連接至節(jié)點Q (η)，晶體管Τ34的第一端電性連接至節(jié)點Κ(η)，而晶體管Τ34的第二端電性連接第二電壓源。
[0070]進一步說，該下拉控制部300藉由晶體管Τ31和晶體管Τ32的導通，可以使得第一電壓VGH灌入節(jié)點K (η)，繼而拉高節(jié)點K (η)的電位，故第二控制信號S2處于高電位；而當晶體管Τ33和晶體管Τ34導通時，第二電壓VSS會把節(jié)點K (η)的電位又拉低至第二電壓VSS對應的低電位，故此時第二控制信號又處于低電位。
[0071]穩(wěn)壓電路400包括第一電容C2、晶體管Τ41、晶體管Τ42以及晶體管Τ43，其中:
[0072]第一電容C2具有第一端和第二端,第一電容C2的第一端電性連接至節(jié)點Q(η),且第一電容C2的第二端電性連接至第一輸出端Pl ；
[0073]晶體管Τ41具有控制端、第一端和第二端，晶體管Τ41的控制端電性連接至節(jié)點K (η)，晶體管Τ41的第一端電性連接至節(jié)點Q (η)，而晶體管Τ41的第二端電性連接第二輸出端Ρ2 ；
[0074]晶體管Τ42具有控制端、第一端和第二端，晶體管Τ42的控制端電性連接至節(jié)點K (η)，晶體管Τ42的第一端電性連接至第二輸出端Ρ2，而晶體管Τ42的第二端電性連接第二電壓源；
[0075]晶體管Τ43具有控制端、第一端和第二端，晶體管Τ43的控制端電性連接至節(jié)點K (η)，晶體管Τ43的第一端電性連接至第一輸出端Ρ1，而晶體管Τ43的第二端電性連接第二電壓源。
[0076]簡單來說，由于晶體管Τ41、晶體管Τ42以及晶體管Τ43的控制端均電性連接至節(jié)點Κ(η)，所以穩(wěn)壓電路400的工作完全受控于節(jié)點Κ(η)的電位，當晶體管Τ41、晶體管Τ42以及晶體管Τ43均截止時，穩(wěn)壓電路400可以利用第一電容C2對電壓的保持作用，從而維持節(jié)點Q(ri)的電位，另一方面，藉由截止的晶體管T42以及晶體管T43，第一輸出端Pl與第二輸出端P2也無法對外形成放電路徑，所以第η級掃描信號G (η)和第η級觸發(fā)信號ST (η)的電位也會被維持；而當晶體管Τ41、晶體管Τ42以及晶體管Τ43均導通時，第二電壓VSS則會灌入節(jié)點Q (η)、第一輸出端Pl與第二輸出端Ρ2，從而拉低節(jié)點Q (η)、第η級掃描信號G(η)和第η級觸發(fā)信號ST(n)的電位，并維持其電位于低電位。
[0077]下拉電路500包括晶體管T51以及晶體管T52，其中:
[0078]晶體管T51具有控制端、第一端和第二端，晶體管T51的控制端電性連接第η+2級移位寄存器SR (η+2)的輸出埠，晶體管Τ51的第一端電性連接至節(jié)點Q (η)，而晶體管Τ51的第二端電性連接至第二輸出端Ρ2 ；
[0079]晶體管Τ52具有控制端、第一端和第二端，晶體管Τ52的控制端也電性連接該第η+2級移位寄存器SR (η+2)的輸出埠，晶體管Τ52的第一端電性連接至第二輸出端Ρ2，而晶體管Τ52的第二端電性連接至第二電壓源。
[0080]在本實施例中，晶體管Τ51以及晶體管Τ52的控制端均電性連接該第η+2級移位寄存器SR (η+2)的輸出埠，且均用以接收第η+2級觸發(fā)信號，繼而響應第η+2級觸發(fā)信號來控制晶體管T51以及晶體管T52的通斷，一旦晶體管T51以及晶體管T52導通，節(jié)點Q(n)以及第η級觸發(fā)信號ST(η)的電位即會被拉低，而節(jié)點Q(n)電位的下降即會使得晶體管T33和晶體管34截止，藉由上面對下拉控制部300的分析，此時節(jié)點K(n)電位會被拉高即第二控制信號S2處于高電位，所以穩(wěn)壓電路400中的晶體管均會導通，繼而進一步拉低節(jié)點Q (η)、第η級掃描信號G (η)和第η級觸發(fā)信號ST (η)的電位，并維持這些節(jié)點的電位于低電位。
[0081]接下來，結合工作時序來進一步說明本發(fā)明的移位寄存器的工作原理，請一并參考圖5、圖6，圖6為圖5中第η級移位寄存器SR (η)工作時各個信號的波形時序圖。首先要說明的是，在本實施例中，第一高頻信號HCl、第二高頻信號HC2、第三高頻信號HC3和第四高頻信號HC4的工作周期是相同的，且在同一周期中，且具體的說，當?shù)谝桓哳l信號HCl處于下降沿時，第二高頻信號HC2處于上升沿；當?shù)诙哳l信號HC2處于下降沿時，第二高頻信號HC3處于上升沿；當?shù)谌哳l信號HC3處于下降沿時，第四高頻信號HC4處于上升沿；而當?shù)谒母哳l信號HCl處于下降沿時，即第四高頻信號HC4進入下一個周期的時刻，第一高頻信號HCl則處于上升沿。利用這四個相位順接的高頻信號，即可進一步實現(xiàn)各級移位寄存器的掃描信號對應的相位呈現(xiàn)逐級右移的輸出方式。
[0082]下面仍以圖5所示的第η級移位寄存器SR (η)為例，如圖6所示，在Tl至Τ2時段間，藉由晶體管Tll的控制端有第一電壓VGH的灌入，晶體管Tll始終處于導通狀態(tài)，因此，在這一時段間，處于高電位的第n-Ι級觸發(fā)信號SR(n-l)可以通過導通的晶體管Tll對節(jié)點B(n)進行持續(xù)的充電，值得一提的，在本發(fā)明提出的這種電路架構下，晶體管Tll的控制端與第二端會產生寄生電容Cgs，而藉由此寄生電容Cgs的耦合效應，可以進一步提高節(jié)點B (η)的電位，使其對應的電位大于VGH，更精確的說，當晶體管Τ12導通時，第η-1級觸發(fā)信號SR(n-l)對節(jié)點Q(n)的寫入能力會因為被拔高的節(jié)點B (η)的電位而不受晶體管Τ12閾值電壓Vth的影響，從而使得節(jié)點Q(η)的電位在這一時段間被拉高至VGH。
[0083]緊接著，在Τ2至Τ3時段間，處于高電位的節(jié)點Q(n)電位可以導通晶體管T21與晶體管T22，從而使得此時處于高電位的第一高頻信號HCl灌入第一輸出端Pl和第二輸出端P2，繼而第η級掃描信號G (η)和第η級觸發(fā)信號ST (η)的電位均被拉高，即第η級移位寄存器SR (η)實現(xiàn)第η級掃描信號G(n)和第η級觸發(fā)信號ST (η)的輸出。另一方面，由于節(jié)點Q(n)處于高電位，即第一控制信號SI處于高電位，所以下拉控制部300中的晶體管T33和T34均導通，第二電壓VSS灌入節(jié)點D和節(jié)點K (η)，從而拉低節(jié)點D和節(jié)點K (η)這兩個節(jié)點的電位至第二電壓VSS對應的低電位，而節(jié)點Κ(η)的電位被拉低后，即會使得穩(wěn)壓電路400中的晶體管Τ41、晶體管Τ42和晶體管Τ43均截止，因此，第二電壓VSS無法灌入節(jié)點Q(n)、第一輸出端Pl和第二輸出端Ρ2。在這一時段間，還需要說明的是，由于在節(jié)點Q (η)與第一輸出端Pl之間電性連接有第一電容C2，藉由在Tl至Τ2時段間，處于VGH的節(jié)點Q (η)電位對其的充電作用，第一電容C2兩端壓差為VGH，故在Τ2至Τ3時段間，由于第一輸出端Pl的電位被拉高至VGH，所以基于電容的穩(wěn)壓作用，節(jié)點Q(η)的電位被進一步次拉高至2VGH，以維持第一電容C2兩端的壓差。
[0084]而在Τ3至Τ4時段間，第一高頻信號HCl處于低電位，而此時晶體管Τ21和晶體管Τ22仍處于導通狀態(tài)，所以第一高頻信號HCl仍會灌入至第一輸出端Pl和第二輸出端Ρ2，第η級掃描信號G(n)和第η級觸發(fā)信號ST(n)又回歸到低電位，如圖6所示。與此同時，第一電容C2為了維持其兩端的壓差，節(jié)點Q(n)的電位會被拉回至VGH并維持，由于此時節(jié)點Q(n)的電位仍處于高電位,所以下拉控制部300輸出的第二控制信號S2仍是低電位,穩(wěn)壓電路400中晶體管仍然處于截止狀態(tài)，因此，穩(wěn)壓電路400的電路狀態(tài)維持前一階段的狀態(tài)。
[0085]最后，在T4至T5時段間，第n+2級觸發(fā)信號ST(n+2)處于高電位，因此受控于第n+2級觸發(fā)信號ST(n+2)的晶體管T51和晶體管T52導通，第一電容C2放電，即節(jié)點Q(n)的電位被拉低至第二電壓VSS對應的低電位，與此同時，晶體管T21和晶體管T22截止，第二輸出端P2藉由導通的晶體管T52電性連接至第二電壓源，以維持第η級觸發(fā)信號ST(η)的低電位。另一方面，節(jié)點Q(n)的電位被拉低意味著第一控制信號SI處于低電位，所以此時，晶體管T33和晶體管T34截止，第二電壓VSS無法灌入節(jié)點D和節(jié)點K (η)，而晶體管Τ31藉由第一電壓VGH灌入其控制端而導通，從而使得節(jié)點D的電位被拉高，因此，相對應的晶體管Τ32也被打開，這樣一來，第一電壓VGH即可灌入節(jié)點K (η)，一旦節(jié)點K (η)被拉高，即第二控制信號S2處于高電位，穩(wěn)壓電路400中晶體管均導通，故基于晶體管Τ43的導通，第一輸出端Pl直接電性連接至第二電壓，第η級掃描信號G(n)也被維持于低電位；且藉由晶體管T41以及晶體管T42的導通，節(jié)點Q (η)與第η級觸發(fā)信號ST (η)的電位也仍被維持于低電位。
[0086]基于上述對第η級移位寄存器SR (η)的工作原理，實質上，本發(fā)明的多級移位寄存器電路10實現(xiàn)的是多級掃描信號的逐級正向輸出，而在一些應用環(huán)境下，需要多級移位寄存器電路能夠實現(xiàn)多級掃描信號的逐級逆向輸出，故為了使得該多級移位寄存器電路具有更廣的應用范圍，本發(fā)明的多級移位寄存器電路還可以采用如下設計，請參照圖7，為本發(fā)明另一實施例中多級移位寄存器電路的部分電路架構圖。在這一實施例中，每兩個移位寄存器之間還包括選擇模塊600，且該選擇模塊600用以選擇多級移位寄存器電路可以執(zhí)行正向掃描輸出或者逆向掃描輸出。如圖7所不,每一選擇模塊600包括兩個晶體管，以第η-1級移位寄存器SR(n-l)、第η級移位寄存器SR (η)與第η+1級移位寄存器SR(n+l)之間的連接關系為例，第η-1級移位寄存器SR(n-l)與第η級移位寄存器SR (η)之間電性連接有晶體管T6a和晶體管T6b’，而第η級移位寄存器SR (η)與第η+1級移位寄存器SR (η+1)之間電性連接有晶體管T6b和晶體管T6a’，其中:
[0087]晶體管T6a和晶體管T6b受控于第三控制信號S3,而晶體管T6a’和晶體管T6b’受控于第四控制信號S4，為了簡化說明，每一個移位寄存器具有一個輸入埠IN和一個輸出埠0UT，故在圖7中，晶體管T6a除控制端的兩端電性連接第η-1級移位寄存器SR(n_l)的輸出端OUT與第η級移位寄存器SR (η)的輸入端IN,而晶體管T6b除控制端的兩端電性連接第η級移位寄存器SR (η)的輸出端OUT與第η+1級移位寄存器SR (η+1)的輸入端IN，與之相反的，晶體管T6a’除控制端的兩端電性連接第η+1級移位寄存器SR(n+l)的輸出端OUT與第η級移位寄存器SR (η)的輸入端IN，而晶體管T6b’除控制端的兩端電性則連接第η級移位寄存器SR (η)的輸出端OUT與第η_1級移位寄存器SR(n_l)的輸入端IN。如此一來，當晶體管T6a、晶體管T6b導通且晶體管T6a’、晶體管T6b’截止時，每一級移位寄存器的觸發(fā)信號即可以傳輸至下一級移位寄存器，以啟動下一級移位寄存器開始輸出，即實現(xiàn)多級掃描信號的逐級正向輸出；相反的，當晶體管T6a、晶體管T6b截止且晶體管T6a’、晶體管T6b’導通時，每一級移位寄存器的觸發(fā)信號即可以傳輸至上一級移位寄存器，以啟動上一級移位寄存器開始輸出，即實現(xiàn)多級掃描信號的逐級逆向輸出。故基于選擇模塊600，就可以很簡單的實現(xiàn)多級移位寄存器電路的正向或逆向輸出，不過，選擇模塊600的電路不局限于本實施例中的電路架構，還可以利用其他的晶體管組合的電路架構來實現(xiàn)。
[0088]綜上所述，利用本發(fā)明對移位寄存器電路的優(yōu)化設計，可以有效的消除晶體管閾值電壓對電路的影響，進而提高移位寄存器的驅動能力，即使在晶體管出現(xiàn)老化情況下本發(fā)明的移位寄存器也能夠提供較好的驅動能力。因此，本發(fā)明提供的多級移位寄存器電路也更能提供更穩(wěn)定、更優(yōu)化的輸出波形，其定能被廣泛的應用于各種顯示器中。
[0089]本發(fā)明已由上述相關實施例加以描述，然而上述實施例僅為實施本發(fā)明的范例。必需指出的是，已揭露的實施例并未限制本發(fā)明的范圍。相反地，在不脫離本發(fā)明的精神和范圍內所作的更動與潤飾，均屬本發(fā)明的專利保護范圍。
【權利要求】
1.一種移位寄存器，應用于多級移位寄存器電路中，其特征在于第η級移位寄存器包括: 升壓控制部，該升壓控制部電性連接第一電壓源以及第η-1級移位寄存器的輸出埠，以接收該第一電壓源提供的第一電壓以及該第η-1級移位寄存器輸出的第η-1級觸發(fā)信號，且該升壓控制部響應該第一電壓與該第η-1級觸發(fā)信號的電位對應輸出第一控制信號，其中，該升壓控制部包括一級升壓部和二級升壓部，該一級升壓部和該二級升壓部電性率禹接于第一節(jié)點，該一級升壓部響應該第一電壓以改變該第一節(jié)點的電位，該二級升壓部響應該第一節(jié)點的電位以對應輸出該第一控制信號； 輸出電路，該輸出電路與該升壓控制部電性耦接于第二節(jié)點，且該輸出電路還電性連接第一高頻信號源，以接收該第一高頻信號源提供的第一高頻信號，該輸出電路響應該第一控制信號以輸出第η級掃描信號和第η級觸發(fā)信號； 下拉控制部，該下拉控制部與該升壓控制部電性耦接于第二節(jié)點，且該下拉控制部還電性連接該第一電壓源以及第二電壓源，以接收該第一電壓源提供的該第一電壓以及該第二電壓源提供的第二電壓，且該下拉控制部響應該第一控制信號以選擇該第一電壓或者該第二電壓作為第二控制信號輸出； 穩(wěn)壓電路，該穩(wěn)壓電路與該升壓控制部、該輸出電路電性耦接于該第二節(jié)點，該穩(wěn)壓電路與該下拉控制部電性耦接于第三節(jié)點，且該穩(wěn)壓電路還電性連接該輸出電路的輸出埠以及該第二電壓源，該穩(wěn)壓電路響應該第二控制信號以維持該第二節(jié)點、該第η級掃描信號和該第η級觸發(fā)信號的電位；以及 下拉電路，該下拉電路與該升壓控制部、該輸出電路電性耦接于該第二節(jié)點，且該下拉電路還電性連接該輸出電路的輸出埠、第η+χ級移位寄存器的輸出埠以及該第二電壓源，以接收該第η+χ級移位寄存器輸出的第η+χ級觸發(fā)信號以及該第二電壓，該下拉電路響應該第η+χ級觸發(fā)信號以下拉該第二節(jié)點和該第η級觸發(fā)信號的電位至該第二電壓對應的電位； 其中，η、χ均為非零的自然數(shù)，該第一控制信號對應于該第二節(jié)點的電位；該第二控制信號對應于該第三節(jié)點的電位。
2.如權利要求1所述的移位寄存器，其特征在于該第一電壓大于該第二電壓。
3.如權利要求1所述的移位寄存器，其特征在于該一級升壓部包括第一晶體管，該二級升壓部包括第二晶體管，其中: 該第一晶體管具有控制部、第一端和第二端，該第一晶體管的控制端電性連接該第一電壓源，該第一晶體管的第一端電性連接該第η-1級移位寄存器的輸出埠，以及該第一晶體管的第二端電性連接至該第一節(jié)點； 該第二晶體管具有控制部、第一端和第二端，該第二晶體管的控制部電性連接至該第一節(jié)點，該第二晶體管的第一端電性連接該η-1級移位寄存器的輸出埠，以及該第二晶體管的第二端電性連接至該第二節(jié)點。
4.如權利要求3所述的移位寄存器,其特征在于該輸出電路的輸出埤包含第一輸出端和第二輸出端，且該輸出電路還包括: 第三晶體管，該第三晶體管具有控制端、第一端和第二端，該第三晶體管的控制端電性連接至該第二節(jié)點，該第三晶體管的第一端電性連接該第一高頻信號源，以及該第三晶體管的第二端電性連接該第一輸出端； 第四晶體管，該第四晶體管具有控制端、第一端和第二端，該第四晶體管的控制端電性連接至該第二節(jié)點，該第四晶體管的第一端電性連接該第一高頻信號源，以及該第四晶體管的第二端電性連接該第二輸出端。
5.如權利要求4所述的移位寄存器，其特征在于該下拉控制部包括: 第五晶體管，該第五晶體管具有控制端、第一端和第二端，該第五晶體管的控制端與第一端電性連接該第一電壓源，且該第五晶體管的第二端電性連接至第四節(jié)點； 第六晶體管，該第六晶體管具有控制端、第一端和第二端，該第六晶體管的控制端電性連接至該第四節(jié)點，該第六晶體管的第一端電性連接該第一電壓源，以及該第六晶體管的第二端電性連接至該第三節(jié)點； 第七晶體管，該第七晶體管具有控制端、第一端和第二端，該第七晶體管的控制端電性連接至該第二節(jié)點，該第七晶體管的第一端電性連接至該第四節(jié)點，以及該第七晶體管的第二端電性連接該第二電壓源； 第八晶體管，該第八晶體管具有控制端、第一端和第二端，該第八晶體管的控制端電性連接至該第二節(jié)點，該第八晶體管的第一端電性連接至該第三節(jié)點，以及該第八晶體管的第二端電性連接該第二電壓源。
6.如權利要求5所述的移位寄存器，其特征在于該穩(wěn)壓電路包括: 第一電容，該第一電容具有第一端和第二端，該第一電容的第一端電性連接至該第二節(jié)點，且該第一電容的第二端電性連接至該第一輸出端； 第九晶體管，該第九晶體管具有控制端、第一端和第二端，該第九晶體管的控制端電性連接至該第三節(jié)點，該第九晶體管的第一端電性連接至該第二節(jié)點，以及該第九晶體管的第二端電性連接該第二輸出端； 第十晶體管，該第十晶體管具有控制端、第一端和第二端，該第十晶體管的控制端電性連接至該第三節(jié)點，該第十晶體管的第一端電性連接至該第二輸出端，以及該第十晶體管的第二端電性連接該第二電壓源； 第十一晶體管，該第十一晶體管具有控制端、第一端和第二端，該第十一晶體管的控制端電性連接至該第三節(jié)點，該第十一晶體管的第一端電性連接至該第一輸出端，以及該第十一晶體管的第二端電性連接該第二電壓源。
7.如權利要求6所述的移位寄存器，其特征在于該下拉電路包括: 第十二晶體管，該第十二晶體管具有控制端、第一端和第二端，該第十二晶體管的控制端電性連接該第η+χ級移位寄存器的輸出埠，該第十二晶體管的第一端電性連接至該第二節(jié)點，以及該第十二晶體管的第二端電性連接至該第二輸出端； 第十三晶體管，該第十三晶體管具有控制端、第一端和第二端，該第十三晶體管的控制端電性連接該第η+χ級移位寄存器的輸出埠，該第十三晶體管的第一端電性連接至該第二輸出端，以及該第十三晶體管的第二端電性連接至該第二電壓源。
8.一種多級移位寄存器電路，其特征在于該多級移位寄存器電路包括: 復數(shù)個如權利要求1至7中任意一項所述的移位寄存器，該復數(shù)個移位寄存器以級聯(lián)方式電性耦接； 復數(shù)個高頻信號源，至少包括該第一高頻信號源； 該第一電壓源；以及 該第二電壓源。
9.如權利要求8所述的多級移位寄存器電路，其特征在于每兩個移位寄存器之間還包括選擇模塊，該選擇模塊用以選擇該多級移位寄存器電路執(zhí)行正向掃描輸出或者逆向掃描輸出。
10.如權利要求9所述的多級移位寄存器電路，其特征在于該多級移位寄存器電路還包括起始觸發(fā)信號源，該起始觸發(fā)信號源用以提供一個起始觸發(fā)信號至該復數(shù)個移位寄存器中的第一級移位寄存器或者最后一級移位寄存器，以啟動該第一級移位寄存器或者最后一級移位寄存器。
【文檔編號】G11C19/28GK104517653SQ201310464252
【公開日】2015年4月15日 申請日期:2013年10月8日 優(yōu)先權日:2013年10月8日
【發(fā)明者】劉立偉, 詹秉燏, 洪凱尉, 陳勇志 申請人:友達光電股份有限公司