并串轉(zhuǎn)換電路、接口電路和控制裝置制造方法
【專利摘要】本發(fā)明提供了一種并串轉(zhuǎn)換電路、接口電路和控制裝置，其中該并串轉(zhuǎn)換電路（310）包括調(diào)整電路（410），該調(diào)整電路接收具有多個位（D0至D3）的并行輸入信號（IDQ0[0:3]）并且生成并輸出具有多個位（DD0至DD3）的并行輸出信號（DDQ0[0:3]）。耦合到調(diào)整電路（410）的轉(zhuǎn)換電路（420）基于參考時鐘信號（CK1）生成相對于參考時鐘信號（CK1）具有相互不同的相位的多個時鐘信號（CK2a，CK2b），并且根據(jù)所生成的多個時鐘信號（CK2a，CK2b）串行地選擇并行輸出信號（DDQ0[0:3]）的多個位（DD0至DD3）以將并行輸出信號（DDQ0[0:3]）轉(zhuǎn)換成串行的1位輸出信號（DQ0）。調(diào)整電路（410）以參考時鐘信號（CK1）的一個周期的一半為時間單位調(diào)整并行輸出信號（DDQ0[0:3]）的多個位（DD0至DD3）中的每個位的輸出定時。
【專利說明】并串轉(zhuǎn)換電路、接口電路和控制裝置
【技術(shù)領(lǐng)域】
[0001]本公開內(nèi)容涉及一種并串轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]并串轉(zhuǎn)換電路根據(jù)具有固定頻率的單個時鐘信號將并行數(shù)據(jù)信號轉(zhuǎn)換成串行數(shù)據(jù)信號。例如，參見日本專利申請早期公開第8-237142號和第2006-217488號。

【發(fā)明內(nèi)容】

[0003]例如，與同步半導(dǎo)體存儲裝置一起使用的控制裝置接收并行數(shù)據(jù)信號并將串行數(shù)據(jù)信號輸出到半導(dǎo)體存儲裝置。在控制裝置中，可能需要相對于輸出到半導(dǎo)體存儲裝置的信號(例如，時鐘信號)調(diào)整串行數(shù)據(jù)信號的輸出定時。
[0004]本公開內(nèi)容旨在便于對來自并串轉(zhuǎn)換電路的串行數(shù)據(jù)信號的輸出定時進(jìn)行調(diào)整。
[0005]根據(jù)本發(fā)明的一方面，一種并串轉(zhuǎn)換電路包括調(diào)整電路，該調(diào)整電路接收具有多個位的并行輸入信號并且生成并輸出具有多個位的并行輸出信號。耦合到調(diào)整電路的轉(zhuǎn)換電路基于參考時鐘信號生成相對于參考時鐘信號具有相互不同的相位的多個時鐘信號。轉(zhuǎn)換電路根據(jù)所生成的多個時鐘信號串行地選擇并行輸出信號的多個位以將并行輸出信號轉(zhuǎn)換成串行的I位輸出信號。調(diào)整電路以參考時鐘信號的一個周期的一半為時間單位調(diào)整并行輸出信號的多個位中的每個位的輸出定時。
[0006]本發(fā)明的另外的目的和/或優(yōu)點將在隨后的描述中部分地進(jìn)行闡明，并且部分通過描述而是明顯的，或者可以通過本發(fā)明的實施來了解。將通過在所附權(quán)利要求中具體指出的要素和組合來實現(xiàn)和獲得本發(fā)明的目的和優(yōu)點。
[0007]應(yīng)理解，以上的整體概述和以下的詳細(xì)描述都是示例性的和說明性的并且不構(gòu)成對本發(fā)明的限制，如所要求保護(hù)的那樣。
【專利附圖】

【附圖說明】
[0008]圖1是根據(jù)第一實施例的系統(tǒng)的示意性框圖；
[0009]圖2是第一實施例的接口電路的示意性框圖；
[0010]圖3是第一實施例的接口電路的電路圖；
[0011]圖4和圖5示出了第一實施例的控制代碼生成電路的操作；
[0012]圖6至圖9是用于示出第一實施例的接口電路的操作的時序圖；
[0013]圖10是根據(jù)第二實施例的接口電路的示意性框圖；
[0014]圖11是圖10中的接口電路的電路圖；
[0015]圖12和圖13示出了第二實施例的控制代碼生成電路的操作；
[0016]圖14至圖17均是用于示出第二實施例的接口電路的操作的時序圖；
[0017]圖18是根據(jù)第三實施例的接口電路的電路圖；
[0018]圖19是第二實施例的延遲調(diào)整電路的電路圖；[0019]圖20A和圖20B示出了控制代碼生成電路的操作；以及
[0020]圖21至圖24是用于示出圖18中的接口電路的操作的時序圖。
具體實施例
[0021]第一實施例
[0022]將對第一實施例進(jìn)行描述。圖1示出了包括控制裝置11和控制裝置11訪問的存儲裝置12的系統(tǒng)?？刂蒲b置11例如是單個芯片(半導(dǎo)體集成電路裝置:LSI)。存儲裝置12是同步半導(dǎo)體存儲裝置，例如，第三代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器(DDR3-SDRAM)。
[0023]控制裝置11包括核心電路21、存儲器控制器22和接口電路23。核心電路21例如是中央處理單元(CPU)。核心電路21將用于根據(jù)要執(zhí)行的處理從存儲裝置12讀取數(shù)據(jù)集的讀取請求和指定數(shù)據(jù)集的讀出位置的地址提供給存儲器控制器22。核心電路21將用于將數(shù)據(jù)集寫入存儲裝置12的寫入請求和指定數(shù)據(jù)集的存儲位置的地址提供給存儲器控制器22。
[0024]存儲器控制器22將存儲器控制器22的內(nèi)部時鐘信號CLK輸出到接口電路23。接口電路23根據(jù)內(nèi)部時鐘信號CLK進(jìn)行操作。接口電路23輸出互補(bǔ)時鐘信號CK和XCK以傳輸數(shù)據(jù)。
[0025]存儲器控制器22響應(yīng)于來自核心電路21的請求而經(jīng)由接口電路23訪問存儲裝置12。例如，在存儲器控制器22接收來自核心電路21的寫入請求的情況下，存儲器控制器22輸出命令CMD (寫入命令)、地址和數(shù)據(jù)信號DQ，并且接口電路23輸出命令CMD、地址、數(shù)據(jù)選通信號DQS和數(shù)據(jù)信號DQ。存儲裝置12基于時鐘信號CK和XCK以及數(shù)據(jù)選通信號DQS接收數(shù)據(jù)信號DQ，以基于命令CMD將數(shù)據(jù)信號DQ存儲在與地址相應(yīng)的區(qū)域內(nèi)。
[0026]在存儲器控制器22接收來自核心電路21的讀取請求的情況下，存儲器控制器22經(jīng)由接口電路23將命令CMD (讀取命令)和地址提供給存儲裝置12。存儲裝置12對讀取命令作出響應(yīng)，輸出數(shù)據(jù)選通信號(選通信號)DQS,并且與數(shù)據(jù)選通信號DQS的瞬變定時同步地從與地址相應(yīng)的區(qū)域讀出數(shù)據(jù)信號DQ以輸出該數(shù)據(jù)信號DQ。接口電路23基于數(shù)據(jù)選通信號DQS接收數(shù)據(jù)信號DQ，并且輸出數(shù)據(jù)信號DQ。存儲器控制器22接收數(shù)據(jù)信號DQ并且輸出與數(shù)據(jù)信號DQ對應(yīng)的數(shù)據(jù)信號。
[0027]存儲器控制器22在預(yù)定定時執(zhí)行用于調(diào)整數(shù)據(jù)選通信號DQS和數(shù)據(jù)信號DQ的輸出定時的訓(xùn)練操作。預(yù)定定時可以是核心電路21沒有訪問存儲裝置12的時段，例如，在供電之后執(zhí)行初始處理時，以及在從輸入上電復(fù)位信號開始的恒定時段之后。
[0028]存儲裝置12輸出在接口電路23中內(nèi)部時鐘信號CLK與數(shù)據(jù)選通信號DQS之間的時鐘偏移(skew)。存儲器控制器22基于時鐘偏移調(diào)整從接口電路23輸出的數(shù)據(jù)選通信號DQS、數(shù)據(jù)信號DQ、命令CMD以及時鐘信號CK和XCK到達(dá)存儲裝置12的定時。例如，存儲器控制器22將基于時鐘偏移而生成的相位信息輸出到接口電路23。接口電路23在與相位信息相應(yīng)的定時輸出數(shù)據(jù)選通信號DQS和數(shù)據(jù)信號DQ。存儲器控制器22將基于存儲裝置12的時鐘偏移而設(shè)置以使得數(shù)據(jù)選通信號DQS、數(shù)據(jù)信號DQ、命令CMD以及時鐘信號CK和XCK同時到達(dá)存儲裝置12的相位信息輸出到接口電路23。接口電路23在與相位信息相應(yīng)的定時輸出數(shù)據(jù)選通信號DQS和數(shù)據(jù)信號DQ。
[0029]如圖2所示，存儲器控制器22輸出多個數(shù)據(jù)信號IDQO[0:3]至IDQ3[0:3]。在圖2中，在需要將存儲器控制器22與接口電路23之間的數(shù)據(jù)信號DQ與從接口電路23輸出的數(shù)據(jù)信號DQ區(qū)別開的情況下，將參考信號IDQ分配給在存儲器控制器22與接口電路23之間的數(shù)據(jù)信號。[0:3]表示數(shù)據(jù)信號的位。數(shù)據(jù)信號IDQ0[0:3]至IDQ3[0:3]中的每個數(shù)據(jù)信號均是具有4位的并行數(shù)據(jù)信號。接口電路23將4位數(shù)據(jù)信號IDQO [0:3]轉(zhuǎn)換成串行的四個I位數(shù)據(jù)信號DQ0。類似地，接口電路23分別將剩余的數(shù)據(jù)信號IDQl [0:3]至IDQ3 [0:3]轉(zhuǎn)換成數(shù)據(jù)信號DQl至DQ3。
[0030]接口電路23包括分別與數(shù)據(jù)信號IDQO[0:3]至IDQ3[0:3]對應(yīng)的四個并串轉(zhuǎn)換電路310至313和四個輸出緩沖器320至323。
[0031]并串轉(zhuǎn)換電路310將4位數(shù)據(jù)信號IDQ0[0:3]轉(zhuǎn)換成串行的四個I位數(shù)據(jù)信號SDO0輸出緩沖器320基于數(shù)據(jù)信號SDO輸出數(shù)據(jù)信號DQ0。類似地，并串轉(zhuǎn)換電路311至313分別將數(shù)據(jù)信號IDQl至IDQ3轉(zhuǎn)換成數(shù)據(jù)信號SDl至SD3。輸出緩沖器321至323基于數(shù)據(jù)信號SDl至SD3輸出數(shù)據(jù)信號DQl至DQ3。
[0032]并串轉(zhuǎn)換電路310包括控制代碼生成電路400、定時調(diào)整電路410和轉(zhuǎn)換電路420?？刂拼a生成電路400、定時調(diào)整電路410和轉(zhuǎn)換電路420根據(jù)鎖相環(huán)電路(PLL電路)24生成的時鐘信號CKl進(jìn)行操作。時鐘信號CKl的頻率等于從存儲器控制器22輸出的內(nèi)部時鐘信號CLK的頻率。存儲器控制器22與內(nèi)部時鐘信號CLK同步輸出數(shù)據(jù)信號IDQO[0:3]至IDQ3[0:3]。并串轉(zhuǎn)換電路310與時鐘信號CKl同步地將數(shù)據(jù)信號IDQO[0:3]轉(zhuǎn)換成數(shù)據(jù)信號SDO。
[0033]控制代碼生成電路400基于相位信息PIO生成用于定時調(diào)整電路410的控制信號CSO和用于轉(zhuǎn)換電路420的控制信號CIO?？刂拼a生成電路400是控制電路的示例。
[0034]定時調(diào)整電路410根據(jù)控制信號CS0，以時鐘信號CKl的一個周期(T)的一半(T/2)為單位、相對于數(shù)據(jù)信號IDQ0[0:3]的每位數(shù)據(jù)控制延遲時間。然后，定時調(diào)整電路410輸出通過根據(jù)所控制的延遲時間延遲數(shù)據(jù)信號IDQ0[0:3]的每位數(shù)據(jù)而形成的延遲數(shù)據(jù)信號 DDQO[0:3]。
[0035]轉(zhuǎn)換電路420根據(jù)控制信號CIO生成通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號。用作參考的時鐘信號CKl與所生成的多個時鐘信號中的每個時鐘信號之間的相位差對應(yīng)于前面提到的相位信息ΡΙ0。轉(zhuǎn)換電路420根據(jù)所生成的多個時鐘信號進(jìn)行操作，將從定時調(diào)整電路410輸出的4位延遲數(shù)據(jù)信號DDQ0[0:3]轉(zhuǎn)換成串行的四個I位數(shù)據(jù)信號SD0，并且串行地輸出數(shù)據(jù)信號SD0。也就是說，轉(zhuǎn)換電路420執(zhí)行并串轉(zhuǎn)換和相位控制。
[0036]類似地，并串轉(zhuǎn)換電路311包括控制代碼生成電路401、定時調(diào)整電路411和轉(zhuǎn)換電路421?？刂拼a生成電路401基于相位信息PIl生成用于定時調(diào)整電路411的控制信號CSl和用于轉(zhuǎn)換電路421的控制信號Cl I。定時調(diào)整電路411根據(jù)控制信號CSl輸出與數(shù)據(jù)信號IDQ1[0:3]相應(yīng)的延遲數(shù)據(jù)信號DDQl [0:3]。轉(zhuǎn)換電路421根據(jù)控制信號CIl和通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號進(jìn)行操作，并將從定時調(diào)整電路411輸出的延遲數(shù)據(jù)信號DDQ1[0:3]轉(zhuǎn)換成串行的I位數(shù)據(jù)信號SD1。
[0037]并串轉(zhuǎn)換電路312包括控制代碼生成電路402、定時調(diào)整電路412和轉(zhuǎn)換電路
422?？刂拼a生成電路402基于相位信息PI2生成用于定時調(diào)整電路412的控制信號CS2和用于轉(zhuǎn)換電路422的控制信號Cl2。定時調(diào)整電路412根據(jù)控制信號CS2輸出與數(shù)據(jù)信號IDQ2[0:3]相應(yīng)的延遲數(shù)據(jù)信號DDQ2[0:3]。轉(zhuǎn)換電路422根據(jù)控制信號CI2、基于通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號將從定時調(diào)整電路412輸出的延遲數(shù)據(jù)信號DDQ2[0:3]轉(zhuǎn)換成串行的I位數(shù)據(jù)信號SD2。
[0038]并串轉(zhuǎn)換電路313包括控制代碼生成電路403、定時調(diào)整電路413和轉(zhuǎn)換電路
423?？刂拼a生成電路403基于相位信息PI3生成用于定時調(diào)整電路413的控制信號CS3和用于轉(zhuǎn)換電路423的控制信號Cl3。定時調(diào)整電路413根據(jù)控制信號CS3輸出與數(shù)據(jù)信號IDQ3[0:3]相應(yīng)的延遲數(shù)據(jù)信號DDQ3[0:3]。轉(zhuǎn)換電路423根據(jù)控制信號CI3、基于通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號將從定時調(diào)整電路413輸出的延遲數(shù)據(jù)信號DDQ3[0:3]轉(zhuǎn)換成串行的I位數(shù)據(jù)信號SD3。
[0039]將描述包括在并串轉(zhuǎn)換電路310中的定時調(diào)整電路410、轉(zhuǎn)換電路420和控制代碼生成電路400。并串轉(zhuǎn)換電路311至313與并串轉(zhuǎn)換電路310類似，因此，可以省略對并串轉(zhuǎn)換電路311至313的解釋和說明。
[0040]如圖3所示，定時調(diào)整電路410包括鎖存電路500和延遲調(diào)整電路501。圖2所示的4位數(shù)據(jù)信號IDQO[0:3]包括圖3所示的四個I位數(shù)據(jù)信號DO至D3。也就是說，I位數(shù)據(jù)信號IDQO [O]與數(shù)據(jù)信號DO對應(yīng)，并且數(shù)據(jù)信號IDQO [I]至IDQO [3]分別與數(shù)據(jù)信號Dl至D3對應(yīng)。圖2所示的4位延遲數(shù)據(jù)信號DDQ0[0:3]包括圖3所示的四個I位延遲數(shù)據(jù)信號DDO至DD3。也就是說，I位延遲數(shù)據(jù)信號DDQO [O]與延遲數(shù)據(jù)信號DDO對應(yīng)，并且剩余的延遲數(shù)據(jù)信號DDQO [I]至DDQO [3]分別與延遲數(shù)據(jù)信號DDl至DD3對應(yīng)。
[0041]鎖存電路500包括分別與數(shù)據(jù)信號DO至D3對應(yīng)的四個觸發(fā)電路510至513。觸發(fā)電路510至513具有分別被提供了數(shù)據(jù)信號DO至D3的輸入端子(數(shù)據(jù)端子)。觸發(fā)電路510至513中的每個觸發(fā)電路具有被提供了時鐘信號CKl的時鐘端子。觸發(fā)電路510至513分別例如響應(yīng)于H電平時鐘信號CKl而鎖存數(shù)據(jù)信號DO至D3，以輸出電平與鎖存電平相等的數(shù)據(jù)信號DOa至D3a。
[0042]延遲調(diào)整電路501包括觸發(fā)電路520至523和530至533、選擇電路SAO至SA3和SBO至SB3以及反相電路54。
[0043]圖2所示的從控制代碼生成電路400輸出的控制信號CSO包括提供給選擇電路SAO至SA3和SBO至SB3的控制信號。在以下描述中，提供給選擇電路SAO至SA3和SBO至SB3的多個相應(yīng)的控制信號有時由與對應(yīng)的選擇電路的附圖標(biāo)記一樣的相同附圖標(biāo)記表不。例如，控制信號SAO表不選擇電路SAO的控制信號。
[0044]反相電路54輸出電平為邏輯反相的時鐘信號CKl的電平的反相時鐘信號xCKl。時鐘信號CKl被提供給觸發(fā)電路520至523的時鐘端子。反相時鐘信號xCKl被提供給觸發(fā)電路530至533的時鐘端子。
[0045]數(shù)據(jù)信號DOa至D3a被提供給觸發(fā)電路520至523各自的數(shù)據(jù)端子和選擇電路SAO至SA3各自的第一端子。觸發(fā)電路520至523例如響應(yīng)于H電平時鐘信號CKl而鎖存數(shù)據(jù)信號DOa至D3a，以輸出電平與鎖存電平相等的信號。來自觸發(fā)電路520至523的各個輸出信號被提供給選擇電路SAO至SA3的第二端子。選擇電路SAO至SA3分別根據(jù)控制信號SAO至SA3選擇第一端子或第二端子。選擇電路SAO至SA3分別例如響應(yīng)于L電平(邏輯值“O”)控制信號SAO至SA3選擇第一端子，而響應(yīng)于H電平(邏輯值“I”)控制信號SAO至SA3選擇第二端子。選擇電路SAO至SA3分別輸出與提供給所選擇的端子的信號相等的信號SOa至S3a。
[0046]來自選擇電路SAO至SA3的輸出信號SOa至S3a被提供給觸發(fā)電路530至533各自的數(shù)據(jù)端子和選擇電路SBO至SB3各自的第一端子。觸發(fā)電路530至533例如響應(yīng)于H電平反相時鐘信號xCKl而鎖存數(shù)據(jù)信號SOa至S3a，以輸出電平與鎖存電平相等的信號。來自觸發(fā)電路530至533的各個輸出信號被提供給選擇電路SBO至SB3的第二端子。選擇電路SBO至SB3分別根據(jù)控制信號SBO至SB3選擇第一端子或第二端子。選擇電路SBO至SB3分別例如響應(yīng)于L電平(邏輯值“O”)控制信號SBO至SB3選擇第一端子，而響應(yīng)于H電平(邏輯值“I”)控制信號SBO至SB3選擇第二端子。選擇電路SBO至SB3分別輸出與提供給所選擇的端子的信號相等的信號DDO至DD3。
[0047]轉(zhuǎn)換電路420包括兩個延遲鎖定環(huán)電路(DLL電路)601和602以及選擇電路610。時鐘信號CKl和控制信號CIO被提供給延遲鎖定環(huán)電路601。延遲鎖定環(huán)電路601生成通過根據(jù)控制信號CIO使時鐘信號CKl延遲而形成的時鐘信號CK2a。因此，時鐘信號CK2a的周期與時鐘信號CKl的周期相等。延遲鎖定環(huán)電路601根據(jù)控制信號CIO控制時鐘信號CK2a相對于時鐘信號CKl的相位差。延遲鎖定環(huán)電路601能夠?qū)r鐘信號CK2a相對于時鐘信號CKl控制在預(yù)定范圍內(nèi)(例如，45度至405度)。
[0048]時鐘信號CK2a被提供給延遲鎖定環(huán)電路602和選擇電路610。延遲鎖定環(huán)電路602使時鐘信號CK2a延遲以生成時鐘信號CK2b。相應(yīng)地，時鐘信號CK2b的周期與時鐘信號CK2a的周期相等。時鐘信號CK2b相對于時鐘信號CK2a的相位差為預(yù)定相位差(例如，90度)。時鐘信號CK2b被提供給選擇電路610。
[0049]選擇電路610包括四個輸入端子n0至n3。信號DDO至DD3分別被提供給輸入端子n0至n3。如圖5所示，選擇電路610根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平來選擇四個輸入端子n0至n3中的一個輸入端子。選擇電路610輸出與提供給所選擇的一個端子的信號相等的信號，即I位數(shù)據(jù)信號SDO。
[0050]將描述上述并串轉(zhuǎn)換電路310的操作。
[0051]如圖3所示，鎖存電路500中的觸發(fā)電路510至513分別響應(yīng)于時鐘信號CKl而鎖存數(shù)據(jù)信號DO至D3，以輸出電平與鎖存電平相等的信號DOa至D3a。然后，延遲調(diào)整電路501的觸發(fā)電路520至523響應(yīng)于時鐘信號CKl而鎖存數(shù)據(jù)信號DOa至D3a，以輸出電平與鎖存電平相等的各個信號。因此，觸發(fā)電路520至523通過相對于數(shù)據(jù)信號DOa至D3a延遲了時鐘信號CKl的一個周期來輸出相應(yīng)信號。選擇電路SAO至SA3分別響應(yīng)于邏輯值為“O”的控制信號而輸出與提供給各自的第一端子的信號相等的信號SOa至S3a，并且分別響應(yīng)于邏輯值為“I”的控制信號而輸出與提供給各自的第二端子的信號相等的信號SOa至S3a。
[0052]延遲調(diào)整電路501的觸發(fā)電路530至533分別響應(yīng)于反相時鐘信號xCKl鎖存信號SOa至S3a，以輸出電平與鎖存電平相等的信號。相應(yīng)地，觸發(fā)電路530至533通過相對于信號SOa至S3a延遲了時鐘信號CKl的一個周期的一半來輸出相應(yīng)信號。選擇電路SBO至SB3分別響應(yīng)于邏輯值為“O”的控制信號而輸出與提供給各自的第一端子的信號相等的信號DDO至DD3，并且分別響應(yīng)于邏輯值為“ I ”的控制信號而輸出與提供給各自的第二端子的信號相等的信號DDO至DD3。
[0053]如上所述，圖2所示的控制代碼生成電路400根據(jù)相位信息ΡΙ0，生成用于圖3所示的選擇電路SAO至SA3和SBO至SB3的控制信號CSO (控制信號SAO至SA3和SBO至SB3)?？刂菩盘朇SO與相對于時鐘信號CKl的相位差對應(yīng)?？刂拼a生成電路400根據(jù)相位信息PIO生成用于圖3所示的延遲鎖定環(huán)電路601的控制信號CIO。
[0054]圖5示出了對于期望相位而言在延遲鎖定環(huán)電路601中的相位調(diào)整范圍和用于選擇電路SAO至SA3和SBO至SB3的控制信號的邏輯值的示例。
[0055]例如，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“45度至135度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“45度至135度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“0，0，0，0”和“0，0，1，1”。
[0056]選擇電路SAO響應(yīng)于邏輯值為“O”的控制信號而輸出繞過(bypass)觸發(fā)電路520的信號，即定時與數(shù)據(jù)信號DOa的定時相等的信號SOa。選擇電路SBO響應(yīng)于邏輯值為“O”的控制信號而在與繞過觸發(fā)電路520的信號(即，數(shù)據(jù)信號SOa)的定時相等的定時輸出信號DD0。因此，如圖6所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路610的端子n0。
[0057]選擇電路SAl響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路521的信號，即定時與數(shù)據(jù)信號Dla的定時相等的信號Sla。選擇電路SBl響應(yīng)于邏輯值為“O”的控制信號而在與繞過觸發(fā)電路521的信號(即，數(shù)據(jù)信號Sla)的定時相等的定時輸出信號DDl。因此，如圖6所示，數(shù)據(jù)信號Dl相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路610的端子nl。
[0058]選擇電路SA2響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路522的信號，即定時與數(shù)據(jù)信號D2a的定時相等的信號S2a。選擇電路SB2響應(yīng)于邏輯值為“I”的控制信號而在相對于由觸發(fā)電路522鎖存的信號(即，信號S2a)延遲了時鐘信號CKl的一個周期的一半的定時輸出信號DD2。因此，如圖6所示，數(shù)據(jù)信號D2相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n2。
[0059]選擇電路SA3響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路523的信號，即定時與數(shù)據(jù)信號D3a的定時相等的信號S3a。選擇電路SB3響應(yīng)于邏輯值為“I”的控制信號而在相對于由觸發(fā)電路523鎖存的信號(即，信號S3a)延遲了時鐘信號CKl的一個周期的一半的定時輸出信號DD3。因此，如圖6所示，數(shù)據(jù)信號D3相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n3。
[0060]在圖6中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，被提供給端子n0至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平所選擇的時段。例如，在H電平時鐘信號CK2a和L電平時鐘信號CK2b的時段期間，選擇圖3所示的選擇電路610的端子n0，并且輸出被提供給端子n0的信號(即，數(shù)據(jù)信號D0)作為數(shù)據(jù)信號SDO (DQO)0在H電平時鐘信號CK2a和H電平時鐘信號CK2b的時段期間，選擇圖3所示的選擇電路610的端子nl，并且輸出被提供給端子nl的信號(即，數(shù)據(jù)信號Dl)作為數(shù)據(jù)信號SDO (DQO)0在L電平時鐘信號CK2a和H電平時鐘信號CK2b的時段期間，選擇圖3所示的選擇電路610的端子n2，并且輸出被提供給端子n2的信號(即，數(shù)據(jù)信號D2)作為數(shù)據(jù)信號SDO (DQO)0在L電平時鐘信號CK2a和L電平時鐘信號CK2b的時段期間，選擇圖3所示的選擇電路610的端子n3，并且輸出被提供給端子n3的信號(B卩，數(shù)據(jù)信號D3)作為數(shù)據(jù)信號SDO (DQO)0
[0061]如圖4所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“135度至225度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“135度至225度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“0，0，0，I，，和 “0，1，1，0”。
[0062]如圖7所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路610的端子n0。數(shù)據(jù)信號Dl相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子nl。數(shù)據(jù)信號D2相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n2。數(shù)據(jù)信號D3相對于時鐘信號CKl以270度的相位差被提供給選擇電路610的端子n30
[0063]在圖7中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為135度的情況下，被提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平所選擇的時段。與圖6所示的情況類似，根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平來串行地選擇端子n0、nl、n2和n3。然后，輸出分別被提供給端子n0、nl、n2和n3的數(shù)據(jù)信號D0、D1、D2和D3作為數(shù)據(jù)信號SDO (DQO)0
[0064]如圖4所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“225度至315度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“225度至315度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“0，0，1，I，，和 “1，1，0，0”。
[0065]如圖8所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子nO。數(shù)據(jù)信號Dl相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子nl。數(shù)據(jù)信號D2相對于時鐘信號CKl以270度的相位差被提供給選擇電路610的端子n2。數(shù)據(jù)信號D3相對于時鐘信號CKl以270度的相位差被提供給選擇電路610的端子n3。
[0066]在圖8中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為225度的情況下，提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平所選擇的時段。與圖6和圖7所示的情況類似，根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平來串行地選擇端子nO、nl、n2和n3。然后，分別輸出提供給端子nO、nl、n2和n3的數(shù)據(jù)信號D0、D1、D2和D3作為數(shù)據(jù)信號SDO (DQO)0
[0067]如圖4所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“315度至405度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“315度至405度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“0，1，1，I”和 “1，0，0，1”。
[0068]如圖9所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子nO。數(shù)據(jù)信號Dl相對于時鐘信號CKl以270度的相位差被提供給選擇電路610的端子nl。數(shù)據(jù)信號D2相對于時鐘信號CKl以270度的相位差被提供給選擇電路610的端子n2。數(shù)據(jù)信號D3相對于時鐘信號CKl以360度的相位差被提供給選擇電路610的端子n3。
[0069]在圖9中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為315度的情況下，提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平所選擇的時段。與圖6至圖8所示的情況類似，根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平來串行地選擇端子nO、nl、n2和n3。然后，分別輸出提供給端子nO、nl、n2和n3的數(shù)據(jù)信號DO、Dl、D2和D3作為數(shù)據(jù)信號SDO (DQO)0
[0070]如上所述，根據(jù)第一實施例，產(chǎn)生了以下效果。
[0071](1-1)并串轉(zhuǎn)換電路310包括控制代碼生成電路400、定時調(diào)整電路410和轉(zhuǎn)換電路420?？刂拼a生成電路400基于相位信息PIO生成用于定時調(diào)整電路410的控制信號CSO和用于轉(zhuǎn)換電路420的控制信號CIO。定時調(diào)整電路410根據(jù)控制信號CS0，以時鐘信號CKl的一個周期(T)的一半(T/2)為單位控制對于數(shù)據(jù)信號IDQ0[0:3]的每位數(shù)據(jù)的延遲時間。然后，定時調(diào)整電路410輸出通過根據(jù)所控制的延遲時間延遲數(shù)據(jù)信號IDQ0[0:3]的每位數(shù)據(jù)而形成的延遲數(shù)據(jù)信號DDQ0[0:3]。轉(zhuǎn)換電路420根據(jù)控制信號CIO生成通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號。然后，轉(zhuǎn)換電路420基于所生成的多個時鐘信號將從定時調(diào)整電路410輸出的4位延遲數(shù)據(jù)信號DDQO [0:3]轉(zhuǎn)換成多個I位數(shù)據(jù)信號SD0。轉(zhuǎn)換電路420進(jìn)行并串轉(zhuǎn)換和相位控制。因此，通過轉(zhuǎn)換所生成的多個I位數(shù)據(jù)信號SDO可以以與相位信息PIO相應(yīng)的定時串行地輸出。
[0072](1-2)延遲調(diào)整電路501的觸發(fā)電路520至523分別響應(yīng)于時鐘信號CKl而鎖存數(shù)據(jù)信號DOa至D3a，以輸出電平與鎖存電平相等的各個信號。選擇電路SAO至SA3分別響應(yīng)于控制信號而選擇被提供給觸發(fā)電路520至523的數(shù)據(jù)信號DOa至D3a，或者選擇觸發(fā)電路520至523的輸出信號，以輸出與所選擇的信號相等的信號SOa至S3a。
[0073]觸發(fā)電路530至533響應(yīng)于通過反相電路54使時鐘信號CKl反相而形成的反相時鐘信號XCKl而鎖存選擇電路SBO至SB3的輸出信號SOa至S3a，以輸出電平與鎖存電平相等的信號。選擇電路SBO至SB3分別響應(yīng)于控制信號而選擇被提供給觸發(fā)電路530至533的數(shù)據(jù)信號SOa至S3a,或者選擇觸發(fā)電路530至533的輸出信號，以輸出與所選擇的信號相等的信號DDO至DD3。
[0074]反相時鐘信號xCKl的相位相對于時鐘信號CKl延遲了時鐘信號CKl的周期的1/2。因此，觸發(fā)電路530至533中的每個觸發(fā)電路鎖存信號的定時相對于觸發(fā)電路520至523中的每個觸發(fā)電路鎖存信號的定時延遲了時鐘信號CKl和xCKl中的每個時鐘信號的1/2周期。因此，可以容易生成相對于數(shù)據(jù)信號DOa至D3a延遲了時鐘信號CKl和xCKl中的每個時鐘信號的一個周期的1/2單位的信號。
[0075](1-3)轉(zhuǎn)換電路420的延遲鎖定環(huán)電路601生成通過根據(jù)控制信號CIO使時鐘信號CKl延遲而形成的時鐘信號CK2a。延遲鎖定環(huán)電路602使時鐘信號CK2a延遲以相對于時鐘信號CK2a以預(yù)定相位差(例如，90度)生成時鐘信號CK2b。選擇電路610包括四個輸入端子nO至n3。信號DDO至DD3分別被提供給輸入端子nO至n3。選擇電路610根據(jù)時鐘信號CK2a和CK2b的邏輯電平選擇四個輸入端子nO至n3中的一個輸入端子，以輸出與提供給所選擇的端子的信號相等的信號，即I位數(shù)據(jù)信號SD0。
[0076]由此，串行地輸出根據(jù)具有預(yù)定相位差的時鐘信號CK2a和CK2b的邏輯電平的組合所選擇的信號DDO至DD3 (即，數(shù)據(jù)信號DO至D3)作為數(shù)據(jù)信號SD0。因此，不需要頻率比時鐘信號CKl (CK2a，CK2b)大的時鐘信號，并且可以進(jìn)行并串轉(zhuǎn)換。此外，對時鐘信號CK2a和CK2b相對于用作參考的時鐘信號CKl的相位進(jìn)行調(diào)整，以使得可以容易調(diào)整數(shù)據(jù)信號SDO的輸出定時。
[0077]第二實施例
[0078]將主要對第二實施例與第一實施例的不同之處進(jìn)行描述。與第一實施例的部件相同的部件由相同的附圖標(biāo)記表示，并且可以省略對這些部件的全部或部分的解釋和說明。
[0079]如圖10所示，控制裝置13包括存儲器控制器22和接口電路25。存儲器控制器22輸出數(shù)據(jù)信號IDQO[0:3] M IDQ3[0:3]。數(shù)據(jù)信號IDQO[0:3] M IDQ3[0:3]中的每個數(shù)據(jù)信號均是4位并行數(shù)據(jù)。接口電路25將4位數(shù)據(jù)信號IDQO[0:3]轉(zhuǎn)換成多個I位數(shù)據(jù)信號DQO。類似地，接口電路25分別將數(shù)據(jù)信號IDQl至IDQ3轉(zhuǎn)換成數(shù)據(jù)信號DQl至DQ3。
[0080]接口電路25包括分別與數(shù)據(jù)信號IDQO[0:3]至IDQ3[0:3]對應(yīng)的四個并串轉(zhuǎn)換電路330至333和四個輸出緩沖器320至323。
[0081]并串轉(zhuǎn)換電路330將4位數(shù)據(jù)信號IDQO[0:3]轉(zhuǎn)換成四個I位數(shù)據(jù)信號SDO。輸出緩沖器320基于數(shù)據(jù)信號SDO輸出數(shù)據(jù)信號DQO。類似地，并串轉(zhuǎn)換電路331至333分別將數(shù)據(jù)信號IDQl至IDQ3轉(zhuǎn)換成數(shù)據(jù)信號SDl至SD3。輸出緩沖器321至323基于數(shù)據(jù)信號SDl至SD3輸出數(shù)據(jù)信號DQl至DQ3。
[0082]并串轉(zhuǎn)換電路330包括控制代碼生成電路440、定時調(diào)整電路450和轉(zhuǎn)換電路420?？刂拼a生成電路440、定時調(diào)整電路450和轉(zhuǎn)換電路420基于鎖相環(huán)電路(PLL電路)24生成的時鐘信號CKl進(jìn)行操作。時鐘信號CKl的頻率等于從存儲器控制器22輸出的內(nèi)部時鐘信號CLK的頻率。存儲器控制器22與內(nèi)部時鐘信號CLK同步輸出數(shù)據(jù)信號IDQO[0:3]至IDQ3[0:3]。并串轉(zhuǎn)換電路330與時鐘信號CKl同步地將數(shù)據(jù)信號IDQO[0:3]轉(zhuǎn)換成數(shù)據(jù)信號SDO。
[0083]控制代碼生成電路440基于相位信息PIO生成用于定時調(diào)整電路450的控制信號CSlO和用于轉(zhuǎn)換電路420的控制信號Cl 10。
[0084]定時調(diào)整電路450根據(jù)控制信號CS10，以時鐘信號CKl的一個周期的一半(T/2)為單位控制對于數(shù)據(jù)信號IDQO[0:3]的每位數(shù)據(jù)的延遲時間。然后，定時調(diào)整電路450輸出通過根據(jù)所控制的延遲時間延遲數(shù)據(jù)信號IDQ0[0:3]的每位數(shù)據(jù)而形成的延遲數(shù)據(jù)信號 DDQO[O:3]。
[0085]轉(zhuǎn)換電路420根據(jù)控制信號CI10，生成通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號。用作參考的時鐘信號CKl與所生成的多個時鐘信號之間的相位差與前面提到的相位信息Pio對應(yīng)。轉(zhuǎn)換電路420基于所生成的多個時鐘信號將從定時調(diào)整電路450輸出的4位延遲數(shù)據(jù)信號DDQO[0:3]轉(zhuǎn)換成四個I位數(shù)據(jù)信號SD0。也就是說，轉(zhuǎn)換電路420進(jìn)行并串轉(zhuǎn)換和相位控制。然后，轉(zhuǎn)換電路420串行地輸出數(shù)據(jù)信號SD0。
[0086]類似地，并串轉(zhuǎn)換電路331包括控制代碼生成電路441、定時調(diào)整電路451和轉(zhuǎn)換電路421?？刂拼a生成電路441基于相位信息PIl生成用于定時調(diào)整電路451的控制信號CSll和用于轉(zhuǎn)換電路421的控制信號CIll。定時調(diào)整電路451根據(jù)控制信號CSll輸出與數(shù)據(jù)信號IDQl [0:3]相應(yīng)的延遲數(shù)據(jù)信號DDQl [0:3]。轉(zhuǎn)換電路421根據(jù)控制信號Cl 11、基于通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號來將從定時調(diào)整電路451輸出的延遲數(shù)據(jù)信號DDQl [0:3]轉(zhuǎn)換成多個I位數(shù)據(jù)信號SDl。
[0087]并串轉(zhuǎn)換電路332包括控制代碼生成電路442、定時調(diào)整電路452和轉(zhuǎn)換電路
422?？刂拼a生成電路442基于相位信息PI2生成用于定時調(diào)整電路452的控制信號CS12和用于轉(zhuǎn)換電路422的控制信號Cl 12。定時調(diào)整電路452根據(jù)控制信號CS12輸出與數(shù)據(jù)信號IDQ2[0:3]相應(yīng)的延遲數(shù)據(jù)信號DDQ2[0:3]。轉(zhuǎn)換電路422根據(jù)控制信號CI12、基于通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號來將從定時調(diào)整電路452輸出的延遲數(shù)據(jù)信號DDQ2[0:3]轉(zhuǎn)換成多個I位數(shù)據(jù)信號SD2。
[0088]并串轉(zhuǎn)換電路333包括控制代碼生成電路443、定時調(diào)整電路453和轉(zhuǎn)換電路
423?？刂拼a生成電路443基于相位信息PI3生成用于定時調(diào)整電路453的控制信號CS13和用于轉(zhuǎn)換電路423的控制信號Cl 13。定時調(diào)整電路453根據(jù)控制信號CS13輸出與數(shù)據(jù)信號IDQ3[0:3]相應(yīng)的延遲數(shù)據(jù)信號DDQ3[0:3]。轉(zhuǎn)換電路423根據(jù)控制信號CI13、基于通過相對于時鐘信號CKl調(diào)整相位而形成的多個時鐘信號來將從定時調(diào)整電路453輸出的延遲數(shù)據(jù)信號DDQ3[0:3]轉(zhuǎn)換成多個I位數(shù)據(jù)信號SD3。
[0089]將描述包括在并串轉(zhuǎn)換電路330中的定時調(diào)整電路450、轉(zhuǎn)換電路420和控制代碼生成電路440。并串轉(zhuǎn)換電路331至333與并串轉(zhuǎn)換電路330相同，因此，可以省略對并串轉(zhuǎn)換電路331至333的解釋和說明。
[0090]如圖11所示，定時調(diào)整電路450包括鎖存電路500和延遲調(diào)整電路502。在圖11中，圖10所示的數(shù)據(jù)信號IDQO[0:3]包括數(shù)據(jù)信號DO至D3。I位數(shù)據(jù)信號IDQO[O]與數(shù)據(jù)信號DO對應(yīng)，并且數(shù)據(jù)信號IDQO [I]至IDQO [3]分別與數(shù)據(jù)信號Dl至D3對應(yīng)。
[0091]鎖存電路500中的觸發(fā)電路510至513例如分別響應(yīng)于H電平時鐘信號CKl而鎖存數(shù)據(jù)信號DO至D3，以輸出電平與鎖存電平相等的數(shù)據(jù)信號DOa至D3a。
[0092]延遲調(diào)整電路502包括觸發(fā)電路520至523和530至533、選擇電路SAO至SA3和SBO至SB3、反相電路54以及選擇電路SCO至SC3。
[0093]圖10所示的從控制代碼生成電路440輸出的控制信號CSlO包括用于選擇電路SAO至SA3、SBO至SB3和SCO至SC3的控制信號。
[0094]為了便于理解對應(yīng)關(guān)系，根據(jù)需要，用于選擇電路SAO至SA3、SB0至SB3和SCO至SC3的各個控制信號由與對應(yīng)的選擇電路的附圖標(biāo)記一樣的相同附圖標(biāo)記表示。
[0095]選擇電路SCO至SC3均包括與數(shù)據(jù)信號DOa至D3a對應(yīng)的四個輸入端子。數(shù)據(jù)信號DOa至D3a循環(huán)移位以提供給選擇電路SCO至SC3的各個輸入端子。更具體地，數(shù)據(jù)信號DOa被提供給選擇電路SCO的第一端子、選擇電路SCl的第二端子、選擇電路SC2的第三端子和選擇電路SC3的第四端子。數(shù)據(jù)信號Dla被提供給選擇電路SCl的第一端子、選擇電路SC2的第二端子、選擇電路SC3的第三端子和選擇電路SCO的第四端子。數(shù)據(jù)信號D2a被提供給選擇電路SC2的第一端子、選擇電路SC3的第二端子、選擇電路SCO的第三端子和選擇電路SCl的第四端子。數(shù)據(jù)信號D3a被提供給選擇電路SC3的第一端子、選擇電路SCO的第二端子、選擇電路SCl的第三端子和選擇電路SC2的第四端子。
[0096]選擇電路SCO至SC3中的每個選擇電路響應(yīng)于從圖10所示的控制代碼生成電路440提供的控制信號而選擇四個輸入端子中的一個輸入端子，并且選擇電路SCO至SC3分別輸出與提供給所選擇的輸入端子的信號相等的信號SOc至S3c。用于選擇電路SCO至SC3中的每個選擇電路的控制信號是2位信號。在圖11中，選擇電路SCO至SC3中所描述的代碼“00”、“01”、“10”、“11”均表示2位控制信號的邏輯值與根據(jù)控制信號選擇的端子之間的對應(yīng)關(guān)系。例如，選擇電路SCO響應(yīng)于邏輯值為“00”的控制信號而選擇第一端子，以輸出與提供給第一端子的信號(DOa)相等的信號SOc。選擇電路SCO響應(yīng)于邏輯值為“01”的控制信號而選擇第二端子，以輸出與提供給第二端子的信號(D3a)相等的信號SOc。選擇電路SCO響應(yīng)于邏輯值為“10”的控制信號而選擇第三端子，以輸出與提供給第三端子的信號(D2a)相等的信號SOc。選擇電路SCO響應(yīng)于邏輯值為“11”的控制信號而選擇第四端子，以輸出與提供給第四端子的信號(Dla)相等的信號SOc。
[0097]類似地，選擇電路SCl選擇與控制信號的邏輯值“00”(“01”、“10”、“11”)對應(yīng)的端子，以輸出與提供給所選擇的端子的信號Dla (D0a、D3a、D2a)相等的信號Sic。類似地，選擇電路SC2選擇與控制信號的邏輯值“00”(“01”、“10”、“11”)對應(yīng)的端子，以輸出與提供給所選擇的端子的信號D2a (Dla、DOa、D3a)相等的信號S2c。類似地，選擇電路SC3選擇與控制信號的邏輯值“00”(“01”、“10”、“11”)對應(yīng)的端子，以輸出與提供給所選擇的端子的信號D3a (D2a、Dla、DOa)相等的信號S3c。
[0098]從選擇電路SCO至SC3輸出的信號SOc至S3c分別被提供給觸發(fā)電路520至523各自的數(shù)據(jù)端子以及選擇電路SAO至SA3各自的第一端子。觸發(fā)電路520至523例如響應(yīng)于H電平控制信號CKl而鎖存信號SOc至S3c,以輸出電平與鎖存電平相等的信號。來自觸發(fā)電路520至523的各個輸出信號被提供給選擇電路SAO至SA3的第二端子。選擇電路SAO至SA3分別根據(jù)控制信號SAO至SA3選擇第一端子或第二端子。選擇電路SAO至SA3分別例如響應(yīng)于L電平(邏輯值“O”)控制信號SAO至SA3而選擇第一端子，或者響應(yīng)于H電平(邏輯值“I”)控制信號SAO至SA3選擇第二端子。選擇電路SAO至SA3分別輸出與提供給所選擇的端子的信號相等的信號SOa至S3a。
[0099]來自選擇電路SAO至SA3的輸出信號SOa至S3a被提供給觸發(fā)電路530至533各自的數(shù)據(jù)端子和選擇電路SBO至SB3各自的第一端子。觸發(fā)電路530至533例如響應(yīng)于H電平反相時鐘信號xCKl而鎖存數(shù)據(jù)信號SOa至S3a，以輸出電平與鎖存電平相等的信號。來自觸發(fā)電路530至533的各個輸出信號被提供給選擇電路SBO至SB3的第二端子。選擇電路SBO至SB3分別根據(jù)控制信號SBO至SB3選擇第一端子或第二端子。選擇電路SBO至SB3分別例如響應(yīng)于L電平(邏輯值“O”)控制信號SBO至SB3選擇第一端子，而響應(yīng)于H電平(邏輯值“I”)控制信號SBO至SB3而選擇第二端子。選擇電路SBO至SB3分別輸出與提供給所選擇的端子的信號相等的信號DDO至DD3。
[0100]轉(zhuǎn)換電路420包括兩個延遲鎖定環(huán)電路(DLL電路)601和602以及選擇電路610。時鐘信號CKl和控制信號CIlO被提供給延遲鎖定環(huán)電路601。延遲鎖定環(huán)電路601生成通過根據(jù)控制信號CIlO使時鐘信號CKl延遲而形成的時鐘信號CK2a。因此，時鐘信號CK2a的周期與時鐘信號CKl的周期相等。延遲鎖定環(huán)電路601根據(jù)控制信號CIlO控制時鐘信號CK2a相對于時鐘信號CKl的相位差。延遲鎖定環(huán)電路601能夠?qū)r鐘信號CK2a相對于時鐘信號CKl控制在預(yù)定范圍內(nèi)(例如，45度至135度)。
[0101]時鐘信號CK2a被提供給延遲鎖定環(huán)電路602和選擇電路610。延遲鎖定環(huán)電路602使時鐘信號CK2a延遲以生成時鐘信號CK2b。相應(yīng)地，時鐘信號CK2b的周期與時鐘信號CK2a的周期相等。時鐘信號CK2b相對于時鐘信號CK2a的相位差為預(yù)定相位差(例如，90度)。時鐘信號CK2b被提供給選擇電路610。
[0102]選擇電路610包括四個輸入端子nO至n3。信號DDO至DD3分別被提供給輸入端子nO至n3。選擇電路610根據(jù)時鐘信號CK2a和CK2b的邏輯電平選擇四個輸入端子nO至π3中的一個輸入端子。選擇電路610輸出與提供給所選擇的端子的信號相等的信號，SP I位數(shù)據(jù)信號SDO。
[0103]將描述前面提到的并串轉(zhuǎn)換電路330的操作。
[0104]如圖11所示，鎖存電路500中的觸發(fā)電路510至513分別響應(yīng)于時鐘信號CKl而鎖存數(shù)據(jù)信號DO至D3，以輸出電平與鎖存電平相等的信號DOa至D3a。選擇電路SCO至SC3根據(jù)控制信號輸出與被提供給所選擇的輸入端子的信號DOa至D3a相等的信號SOc至S3c。然后，延遲調(diào)整電路502的觸發(fā)電路520至523響應(yīng)于時鐘信號CKl而鎖存信號SOc至S3c，以輸出電平與鎖存電平相等的相應(yīng)信號。因此，觸發(fā)電路520至523通過相對于信號SOc至S3c延遲了時鐘信號CKl的一個周期來輸出相應(yīng)信號。選擇電路SAO至SA3分別響應(yīng)于邏輯值為“O”的控制信號而輸出與提供給對應(yīng)的第一端子的信號相等的信號SOa至S3a，并且分別響應(yīng)于邏輯值為“I”的控制信號而輸出與提供給對應(yīng)的第二端子的信號相等的信號SOa至S3a。
[0105]延遲調(diào)整電路502的觸發(fā)電路530至533分別響應(yīng)于反相時鐘信號xCKl而鎖存信號SOa至S3a，以輸出電平與鎖存電平相等的信號。因此，觸發(fā)電路530至533通過相對于信號SOa至S3a延遲了時鐘信號CKl的一個周期的一半來輸出相應(yīng)信號。選擇電路SBO至SB3分別響應(yīng)于邏輯值為“O”的控制信號而輸出與提供給對應(yīng)的第一端子的信號相等的信號DDO至DD3，并且分別響應(yīng)于邏輯值為“ I”的控制信號而輸出與提供給對應(yīng)的第二端子的信號相等的信號DDO至DD3。
[0106]如上所述，圖10所示的控制代碼生成電路440根據(jù)相位信息PIO生成用于圖11所示的選擇電路SAO至SA3、SBO至SB3和SCO至SC3的控制信號CSlO (控制信號SAO至SA3、SBO至SB3和SCO至SC3)。控制信號CSlO與相對于時鐘信號CKl的相位差對應(yīng)。此夕卜，控制代碼生成電路440根據(jù)相位信息PIO生成用于圖11所示的延遲鎖定環(huán)電路601的控制信號Cl 10。
[0107]圖12示出了對于期望相位而言從圖10所示的控制代碼生成電路440輸出到選擇電路SCO至SC3的控制信號的邏輯值(2位)與分別在選擇電路SCO至SC3中選擇的數(shù)據(jù)信號DO至D3之間的對應(yīng)關(guān)系。圖13示出了對于期望相位而言在延遲鎖定環(huán)電路601中的相位調(diào)整范圍以及用于選擇電路SAO至SA3和SBO至SB3的控制信號的邏輯值的示例。
[0108]例如，如圖12所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“45度至135度”的情況下，邏輯值為“00”的控制信號被提供給選擇電路SCO至SC3。如圖13所示，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“45度至135度”。另外，用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“0，0，0，0”和“0，0，1，1”。
[0109]選擇電路SCO響應(yīng)于邏輯值為“00”的控制信號而輸出與數(shù)據(jù)信號DOa相等的信號SOc。類似地，選擇電路SCl至SC3分別響應(yīng)于邏輯值為“00”的控制信號而輸出與數(shù)據(jù)信號Dla至D3a相等的信號Slc至S3c。
[0110]選擇電路SAO響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路520的信號，即定時與數(shù)據(jù)信號DOa的定時相等的信號SOa。選擇電路SBO響應(yīng)于邏輯值為“O”的控制信號，在與繞過觸發(fā)電路530的信號的定時相等的定時輸出信號DD0，即數(shù)據(jù)信號SOa。因此，如圖14所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路610的端子nO。[0111]選擇電路SAl響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路521的信號，即定時與數(shù)據(jù)信號Dla的定時相等的信號Sla。選擇電路SBl響應(yīng)于邏輯值為“O”的控制信號，在與繞過觸發(fā)電路521的信號的定時相等的定時輸出信號DD1，即數(shù)據(jù)信號Sla。因此，如圖14所示，數(shù)據(jù)信號Dl相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路610的端子nl。
[0112]選擇電路SA2響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路522的信號，即定時與數(shù)據(jù)信號D2a的定時相等的信號S2a。選擇電路SB2響應(yīng)于邏輯值為“I”的控制信號，在相對于觸發(fā)電路522鎖存的信號(即，信號S2a)延遲了時鐘信號CKl的一個周期的一半的定時輸出信號DD2。因此,如圖14所不,數(shù)據(jù)信號D2相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n2。
[0113]選擇電路SA3響應(yīng)于邏輯值為“O”的控制信號而輸出繞過觸發(fā)電路523的信號，即定時與數(shù)據(jù)信號D3a的定時相等的信號S3a。選擇電路SB3響應(yīng)于邏輯值為“O”的控制信號，在相對于觸發(fā)電路523鎖存的信號(即，信號S3a)延遲了時鐘信號CKl的一個周期的一半的定時輸出信號DD3。因此,如圖14所不,數(shù)據(jù)信號D3相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n3。
[0114]在圖14中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，被提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平選擇的時段。例如，在H電平時鐘信號CK2a和L電平時鐘信號CK2b的時段期間，選擇圖11所示的選擇電路610的端子n0，并且輸出提供給端子nO的信號(即，數(shù)據(jù)信號D0)作為數(shù)據(jù)信號SDO (DQO)0在H電平時鐘信號CK2a和H電平時鐘信號CK2b的時段期間，選擇圖11所示的選擇電路610的端子nl，并且輸出提供給端子nl的信號(即，數(shù)據(jù)信號Dl)作為數(shù)據(jù)信號SDO (DQO)0在L電平時鐘信號CK2a和H電平時鐘信號CK2b的時段期間，選擇圖11所示的選擇電路610的端子n2，并且輸出提供給端子n2的信號(即，數(shù)據(jù)信號D2)作為數(shù)據(jù)信號SDO (DQO)0在L電平時鐘信號CK2a和L電平時鐘信號CK2b的時段期間，選擇圖11所示的選擇電路610的端子n3，并且輸出提供給端子n3的信號(即，數(shù)據(jù)信號D3)作為數(shù)據(jù)信號 SDO (DQO)0
[0115]如圖12所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“135度至225度”的情況下，邏輯值為“01”的控制信號被提供給選擇電路SCO至SC3。選擇電路SCO輸出與數(shù)據(jù)信號D3 (D3a)相等的信號SOc。類似地，選擇電路SC1、SC2和SC3分別輸出與數(shù)據(jù)信號DO(DOa)、Dl (Dla)和 D2 (D2a)相等的信號 Slc 至 S3c。
[0116]如圖13所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“ 135度至225度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“45度至135度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“1，0，0，O” 和 “0，0，1，1”。
[0117]如圖15所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路610的端子nl。數(shù)據(jù)信號Dl相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n2。數(shù)據(jù)信號D2相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n3。數(shù)據(jù)信號D3相對于時鐘信號CKl以360度的相位差被提供給選擇電路610的端子nO。[0118]在圖15中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平來串行地選擇端子nl、n2、n3和nO。然后，輸出分別提供給端子nl、n2、n3和nO的數(shù)據(jù)信號D0、D1、D2和D3作為數(shù)據(jù)信號 SDO (DQO)0
[0119]如圖12所示，在對于數(shù)據(jù)信號SDO (DQO)的期望相位是“225度至315度”的情況下，邏輯值為“ 10”的控制信號被提供給選擇電路SCO至SC3。選擇電路SCO輸出與數(shù)據(jù)信號D2 (D2a)相等的信號SOc。類似地，選擇電路SC1、SC2和SC3分別輸出與數(shù)據(jù)信號D3(D3a)、D0 (DOa)和 Dl (Dla)相等的信號 Slc 至 S3c。
[0120]如圖13所示，在對于數(shù)據(jù)信號SDO (DQO)的期望相位是“225度至315度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“45度至135度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“1，1，0，0”和“0，0，1，1”。
[0121]如圖16所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n2。數(shù)據(jù)信號Dl相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n3。數(shù)據(jù)信號D2相對于時鐘信號CKl以360度的相位差被提供給選擇電路610的端子nO。數(shù)據(jù)信號D3相對于時鐘信號CKl以360度的相位差被提供給選擇電路610的端子nl。
[0122]在圖16中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平來串行地選擇端子n2、n3、nO和nl。然后，輸出分別提供給端子n2、n3、n0和nl的數(shù)據(jù)信號D0、D1、D2和D3作為數(shù)據(jù)信號 SDO (DQO)0
[0123]如圖12所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“315度至405度”的情況下，邏輯值為“11”的控制信號被提供給選擇電路SCO至SC3。選擇電路SCO輸出與數(shù)據(jù)信號Dl (Dla)相等的信號SOc。類似地，選擇電路SC1、SC2和SC3分別輸出與數(shù)據(jù)信號D2(D2a)、D3 (D3a)和 DO (DOa)相等的信號 Slc 至 S3c。
[0124]如圖13所示，在相對于數(shù)據(jù)信號SDO (DQO)的期望相位是“315度至405度”的情況下，延遲鎖定環(huán)電路601中的相位調(diào)整范圍是“45度至135度”。用于選擇電路SAO至SA3的控制信號的邏輯值和用于選擇電路SBO至SB3的控制信號的邏輯值分別是“1，1，1，O” 和 “0，0，1，1”。
[0125]如圖17所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以180度的相位差被提供給選擇電路610的端子n3。數(shù)據(jù)信號Dl相對于時鐘信號CKl以270度的相位差被提供給選擇電路610的端子nO。數(shù)據(jù)信號D2相對于時鐘信號CKl以360度的相位差被提供給選擇電路610的端子nl。數(shù)據(jù)信號D3相對于時鐘信號CKl以540度的相位差被提供給選擇電路610的端子n2。
[0126]在圖17中，在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n3的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a和CK2b的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a和時鐘信號CK2b的邏輯電平串行地選擇端子n3、n0、nl和n2。然后，輸出分別提供給端子n3、n0、nl和n2的數(shù)據(jù)信號D0、D1、D2和D3作為數(shù)據(jù)信號SDO (DQO)0
[0127]如上所述，根據(jù)第二實施例，除了第一實施例的效果之外，還產(chǎn)生了以下效果。
[0128](2-1)定時調(diào)整電路450中的延遲調(diào)整電路502包括觸發(fā)電路520至523和530至533、選擇電路SAO至SA3和SBO至SB3、反相電路54以及選擇電路SCO至SC3。選擇電路SCO至SC3中的每個選擇電路響應(yīng)于從控制代碼生成電路440提供的控制信號而選擇四個輸入端子中的一個輸入端子，并且選擇電路SCO至SC3分別輸出與提供給所選擇的輸入端子的信號相等的信號SOc至S3c。信號SOc至S3c分別經(jīng)由延遲調(diào)整電路502中的觸發(fā)電路520至523和530至533以及選擇電路SAO至SA3和SBO至SB3被提供給轉(zhuǎn)換電路420中的選擇電路610的端子nO至n3。因此，取決于控制信號，將數(shù)據(jù)信號DOa至D3a (DO至D3)根據(jù)控制信號提供給選擇電路610的端子nO至n3。
[0129]因此，在選擇電路610中，根據(jù)時鐘信號CK2a和CK2b將數(shù)據(jù)信號DOa至D3a (DO至D3)提供給所選擇的端子，以使得可以調(diào)整選擇數(shù)據(jù)信號DOa至D3a (DO至D3)的定時。因此，即使在沒有加寬轉(zhuǎn)換電路420的延遲鎖定環(huán)電路601中的時鐘信號CK2a的相位調(diào)整范圍時，也可以在寬范圍內(nèi)調(diào)整數(shù)據(jù)信號SDO的輸出定時。
[0130]第三實施例
[0131]將主要對第三實施例與第一實施例和第二實施例的不同之處進(jìn)行描述。與第一實施例和第二實施例的部件相同的部件由相同的附圖標(biāo)記表示，并且可以省略對這些部件的全部或部分的解釋和說明。
[0132]如圖18所示，并串轉(zhuǎn)換電路340將8位數(shù)據(jù)信號DO至D7轉(zhuǎn)換成八個I位數(shù)據(jù)信號 SDO。
[0133]并串轉(zhuǎn)換電路340包括定時調(diào)整電路460、轉(zhuǎn)換電路470和控制代碼生成電路(未示出)。定時調(diào)整電路460、轉(zhuǎn)換電路470和控制代碼生成電路基于鎖相環(huán)電路(PLL電路)24生成的時鐘信號CKl進(jìn)行操作。
[0134]定時調(diào)整電路460包括鎖存電路503和延遲調(diào)整電路504。鎖存電路503包括分別與數(shù)據(jù)信號DO至D7對應(yīng)的觸發(fā)電路510至517。觸發(fā)電路510至517分別例如響應(yīng)于H電平時鐘信號CKl而鎖存數(shù)據(jù)信號DO至D7，以輸出電平與鎖存電平相等的數(shù)據(jù)信號DOa至 D7a。
[0135]如圖19所示，延遲調(diào)整電路504包括觸發(fā)電路520至527和530至537、選擇電路SAO至SA7和SBO至SB7、反相電路54以及選擇電路SCO至SC7。
[0136]選擇電路SCO至SC7均包括多個(圖中為四個)輸入端子。數(shù)據(jù)信號DOa至D7a循環(huán)移位以提供給選擇電路SCO至SC7的各個輸入端子。選擇電路SCO至SC7中的每個選擇電路響應(yīng)于從控制代碼生成電路(未不出)提供的控制信號而選擇輸入端子中的一個輸入端子，并且選擇電路SCO至SC7分別輸出與提供給所選擇的輸入端子的信號相等的信號SOc 至 S7c。
[0137]在圖19中，選擇電路SCO至SC7中所描述的代碼“00”、“01”、“ 10”、“ 11”均表示2
位控制信號的邏輯值與根據(jù)控制信號選擇的端子之間的對應(yīng)關(guān)系。圖19示出了數(shù)據(jù)信號SDO的相位調(diào)整范圍為45度至225度的情況。與第一實施例和第二實施例類似，圖18和圖19中所示的電路容易實現(xiàn)45度至405度的相位調(diào)整范圍。[0138]從選擇電路SCO至SC7輸出的信號SOc至S7c分別被提供給觸發(fā)電路520至527各自的數(shù)據(jù)端子以及選擇電路SAO至SA7各自的第一端子。觸發(fā)電路520至527例如響應(yīng)于H電平控制信號CKl而鎖存信號SOc至S7c,以輸出電平與鎖存電平相等的信號。來自觸發(fā)電路520至527的各個輸出信號被提供給選擇電路SAO至SA7各自的第二端子。選擇電路SAO至SA7分別根據(jù)控制信號SAO至SA7選擇第一端子或第二端子。選擇電路SAO至SA7分別例如響應(yīng)于L電平(邏輯值“O”)控制信號SAO至SA7選擇第一端子，而響應(yīng)于H電平(邏輯值“I”)控制信號SAO至SA7選擇第二端子。選擇電路SAO至SA7分別輸出與提供給所選擇的端子的信號相等的信號SOa至S7a。
[0139]來自選擇電路SAO至SA7的輸出信號SOa至S7a被提供給觸發(fā)電路530至537各自的數(shù)據(jù)端子和選擇電路SBO至SB7各自的第一端子。觸發(fā)電路530至537例如響應(yīng)于H電平反相時鐘信號xCKl而鎖存數(shù)據(jù)信號SOa至S7a，以輸出電平與鎖存電平相等的信號。來自觸發(fā)電路530至537的各個輸出信號分別被提供給選擇電路SBO至SB7的第二端子。選擇電路SBO至SB7分別根據(jù)控制信號SBO至SB7選擇第一端子或第二端子。選擇電路SBO至SB7分別例如響應(yīng)于L電平(邏輯值“O”)控制信號SBO至SB7選擇第一端子，而響應(yīng)于H電平(邏輯值“I”)控制信號SBO至SB7選擇第二端子。選擇電路SBO至SB7分別輸出與提供給所選擇的端子的信號相等的信號DDO至DD7。
[0140]轉(zhuǎn)換電路470包括四個延遲鎖定環(huán)電路(DLL電路)601和604以及選擇電路620。時鐘信號CKl和控制信號被提供給延遲鎖定環(huán)電路601。延遲鎖定環(huán)電路601生成通過根據(jù)控制信號使時鐘信號CKl延遲而形成的時鐘信號CK2a。延遲鎖定環(huán)電路601根據(jù)控制信號控制時鐘信號CK2a相對于時鐘信號CKl的相位差。延遲鎖定環(huán)電路601能夠?qū)r鐘信號CK2a相對于時鐘信號CKl控制在預(yù)定范圍內(nèi)(例如，45度至90度)。
[0141]時鐘信號CK2a被提供給延遲鎖定環(huán)電路602和選擇電路620。延遲鎖定環(huán)電路602使時鐘信號CK2a延遲以生成相對于時鐘信號CK2a具有預(yù)定相位差(例如，45度)的時鐘信號CK2b。時鐘信號CK2b被提供給延遲鎖定環(huán)電路603和選擇電路620。類似地，延遲鎖定環(huán)電路603使時鐘信號CK2b延遲，以生成相對于時鐘信號CK2b具有預(yù)定相位差(例如，45度)的時鐘信號CK2c。時鐘信號CK2c被提供給延遲鎖定環(huán)電路604和選擇電路620。類似地，延遲鎖定環(huán)電路604使時鐘信號CK2c延遲，以生成相對于時鐘信號CK2c具有預(yù)定相位差(例如，45度)的時鐘信號CK2d。時鐘信號CK2d被提供給選擇電路620。時鐘信號CK2a至CK2d的周期與時鐘信號CKl的周期相等。
[0142]選擇電路620包括八個輸入端子nO至n7。信號DDO至DD7分別被提供給輸入端子nO至n7。選擇電路620根據(jù)時鐘信號CK2a至CK2d的邏輯電平選擇八個輸入端子nO至n7中的一個輸入端子。選擇電路620輸出與提供給所選擇的端子的信號相等的信號，SP I位數(shù)據(jù)信號SDO。
[0143]將描述并串轉(zhuǎn)換電路340的操作。
[0144]如上所述，控制代碼生成電路(未示出)根據(jù)相位信息PIO生成用于圖19所示的選擇電路SAO至SA7、SB0至SB7和SCO至SC7的控制信號?？刂菩盘柵c相對于時鐘信號CKl的相位差對應(yīng)。此外，控制代碼生成電路根據(jù)相位信息PIO生成用于圖18所示的延遲鎖定環(huán)電路601的控制信號。
[0145]圖20A示出了對于期望相位而言從控制代碼生成電路(未示出)輸出到選擇電路SCO至SC7的控制信號的邏輯值(2位)與在選擇電路SCO至SC7中選擇的數(shù)據(jù)信號DO至D7之間的對應(yīng)關(guān)系。圖20B示出了對于期望相位而言在延遲鎖定環(huán)電路601中的相位調(diào)整范圍和用于選擇電路SAO至SA7和SBO至SB7的控制信號的邏輯值的示例。圖20A和圖20B示出了對于時鐘信號CKl而言數(shù)據(jù)信號SDO的相位調(diào)整范圍中的45度至225度的范圍內(nèi)的控制信號。
[0146]如圖20A所示，在相對于數(shù)據(jù)信號SDO的期望相位是“45度至90度”的情況下，邏輯值為“00”的控制信號被提供給選擇電路SCO至SC7。選擇電路SCO至SC7分別輸出與數(shù)據(jù)信號DO (DOa)至D7 (D7a)相等的信號SOc至S7c。然后，如圖20B所示，提供了用于選擇電路SAO至SA7和SBO至SB7的控制信號。
[0147]如圖21所示，數(shù)據(jù)信號DO至D3相對于時鐘信號CKl以O(shè)度的相位差分別被提供給選擇電路620的端子nO至n3。此外，數(shù)據(jù)信號D4至D7相對于時鐘信號CKl以180度的相位差分別被提供給選擇電路620的端子n4至n7。
[0148]在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n7的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a至CK2b的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a至CK2d的邏輯電平串行地選擇端子nO至n7，并且輸出數(shù)據(jù)信號DO至D7作為數(shù)據(jù)信號SD0。
[0149]如圖20A所示，在相對于數(shù)據(jù)信號SDO的期望相位是“90度至135度”的情況下，邏輯值為“01”的控制信號被提供給選擇電路SCO至SC7。選擇電路SCO至SC7分別輸出與數(shù)據(jù)信號D7 (D7a)和DO (DOa)至D6 (D6a)相等的信號SOc至S7c。然后，如圖20B所示，控制信號被提供給選擇電路SAO至SA7和SBO至SB7。
[0150]如圖22所示，數(shù)據(jù)信號DO至D2相對于時鐘信號CKl以O(shè)度的相位差分別被提供給選擇電路620的端子nl至n3。此外，數(shù)據(jù)信號D3至D6相對于時鐘信號CKl以180度的相位差分別被提供給選擇電路620的端子n4至n7。然后，數(shù)據(jù)信號D7以360度的相位差被提供給選擇電路620的端子nO。
[0151]在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n7的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a至CK2d的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a至CK2d的邏輯電平串行地選擇端子nl至n7和n0，并且輸出數(shù)據(jù)信號DO至D7作為數(shù)據(jù)信號SDO。
[0152]如圖20A所示，在相對于數(shù)據(jù)信號SDO的期望相位是“135度至180度”的情況下，邏輯值為“10”的控制信號被提供給選擇電路SCO至SC7。選擇電路SCO至SC7分別輸出與數(shù)據(jù)信號D6 (D6a)、D7 (D7a)和DO (DOa)至D5 (D5a)相等的信號SOc至S7c。然后，如圖20B所示，控制信號被提供給選擇電路SAO至SA7和SBO至SB7。
[0153]如圖23所示，數(shù)據(jù)信號DO至Dl相對于時鐘信號CKl以O(shè)度的相位差分別被提供給選擇電路620的端子n2和n3。此外，數(shù)據(jù)信號D2至D5相對于時鐘信號CKl以180度的相位差分別被提供給選擇電路620的端子n4至n7。然后，數(shù)據(jù)信號D6和D7以360度的相位差被提供給選擇電路620的端子nO和nl。
[0154]在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n7的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a至CK2d的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a至CK2d的邏輯電平串行地選擇端子n2至n7、nO和nl，并且輸出數(shù)據(jù)信號DO至D7作為數(shù)據(jù)信號SDO。
[0155]如圖20A所示，在相對于數(shù)據(jù)信號SDO的期望相位是“180度至225度”的情況下，邏輯值為“II”的控制信號被提供給選擇電路SCO至SC7。選擇電路SCO至SC7分別輸出與數(shù)據(jù)信號D5 (D5a)至D7 (D7a)和DO (DOa)至D4 (D4a)相等的信號SOc至S7c。然后，如圖20B所示，控制信號被提供給選擇電路SAO至SA7和SBO至SB7。
[0156]如圖24所示，數(shù)據(jù)信號DO相對于時鐘信號CKl以O(shè)度的相位差被提供給選擇電路620的端子n3。此外，數(shù)據(jù)信號Dl至D4相對于時鐘信號CKl以180度的相位差分別被提供給選擇電路620的端子n4至n7。然后，數(shù)據(jù)信號D5至D7以360度的相位差分別被提供給選擇電路620的端子nO至n2。
[0157]在時鐘信號CKl與時鐘信號CK2a之間的相位差為45度的情況下，提供給端子nO至n7的各個信號中的陰影部分表示根據(jù)時鐘信號CK2a至CK2d的邏輯電平選擇的時段。根據(jù)時鐘信號CK2a至CK2d的邏輯電平串行地選擇端子n3至n7和nO至n2，并且輸出數(shù)據(jù)信號DO至D7作為數(shù)據(jù)信號SDO。
[0158]如上所述，根據(jù)第三實施例，產(chǎn)生了以下效果。
[0159](3-1)將8位數(shù)據(jù)信號DO至D7轉(zhuǎn)換成八個I位數(shù)據(jù)信號SDO的轉(zhuǎn)換電路340可以容易地調(diào)整數(shù)據(jù)信號SDO的輸出定時。此外，即使在沒有加寬延遲鎖定環(huán)電路601中的時鐘信號CK2a的相位調(diào)整范圍時，也可以在寬范圍內(nèi)調(diào)整數(shù)據(jù)信號SDO的輸出定時。
[0160]對于本領(lǐng)域技術(shù)人員而言明顯的是，在不背離本發(fā)明的精神或范圍的情況下可以以多種其他具體形式實施本發(fā)明。特別地，應(yīng)當(dāng)理解，可以以下述形式實施本發(fā)明。
[0161]在圖2所示的第一實施例中，可以將一個控制代碼生成電路(例如，控制代碼生成電路400)生成的控制信號CSO和CIO提供給各個并串轉(zhuǎn)換電路310至313中的定時調(diào)整電路410至413和轉(zhuǎn)換電路420至423?？梢赃m當(dāng)?shù)馗淖兛刂拼a生成電路的數(shù)量?？梢砸灶愃频姆绞礁淖兊诙嵤├偷谌龑嵤├?。
[0162]如圖13所示，在第二實施例中，用于選擇電路SBO至SB3的控制信號在期望相位范圍中的每個相位范圍內(nèi)是相同的。因此，可以省略圖11所示的選擇電路SBO至SB3和觸發(fā)電路530至531。此外，在圖19所示的第三實施例中，可以類似地省略選擇電路和觸發(fā)電路。
[0163]在每個實施例中可以適當(dāng)?shù)馗淖儾⑿袛?shù)據(jù)的位數(shù)。
[0164]在第一實施例中，時鐘信號CK2a和CK2b相對于時鐘信號CKl的相位調(diào)整范圍是45度至405度。然而，只要鎖存電路500可以根據(jù)鎖存信號輸出數(shù)據(jù)信號SD0，就可以將相位調(diào)整范圍適當(dāng)?shù)馗淖兂衫?0度至400度、50度至410度等。此外，在第二實施例和第三實施例中，可以類似地改變相位調(diào)整范圍。
[0165]在每個實施例中，使用執(zhí)行用于調(diào)整數(shù)據(jù)信號DQ的輸出定時等的訓(xùn)練操作的存儲器控制器22。然而，可以使用不具有執(zhí)行訓(xùn)練操作的功能的存儲器控制器。在此情況下，例如圖1所示的核心電路21等為控制代碼生成電路設(shè)置相位信息。
[0166]在每個實施例中，存儲器控制器22執(zhí)行訓(xùn)練操作。然而，例如核心電路21的其他電路可以執(zhí)行訓(xùn)練操作。
[0167]在每個實施例中，描述了包括接口電路23的控制裝置11。然而，前面提到的接口電路可以應(yīng)用于接收數(shù)據(jù)信號DQ和數(shù)據(jù)選通信號DQS的電路，例如，SDRAM或存儲器控制器。
[0168]在每個實施例中，描述了將數(shù)據(jù)輸出到存儲裝置12的接口電路23。然而，可以采用將信號輸出到除存儲器以外的電路的輸出電路，例如，用于通信的輸出電路。
[0169]本文中所敘述的所有示例和條件語言旨在用于教示目的，以幫助讀者理解本發(fā)明的原理以及本發(fā)明人促進(jìn)本領(lǐng)域的發(fā)展所貢獻(xiàn)的構(gòu)思，并且本文中所敘述的所有示例和條件語言應(yīng)解釋為不限于這樣具體敘述的示例和條件，說明書中的這樣的示例的組織也不涉及展現(xiàn)本發(fā)明的優(yōu)勢和劣勢。盡管已詳細(xì)描述了本發(fā)明的實施例，但應(yīng)當(dāng)理解，可以在不背離本發(fā)明的精神和范圍的情況下對本發(fā)明的實施例進(jìn)行各種變化、替換和變更。
【權(quán)利要求】
1.一種并串轉(zhuǎn)換電路，包括: 調(diào)整電路，接收具有多個位的并行輸入信號，并且生成并輸出具有多個位的并行輸出信號；以及 耦合到所述調(diào)整電路的轉(zhuǎn)換電路，其中，所述轉(zhuǎn)換電路基于參考時鐘信號生成相對于所述參考時鐘信號具有相互不同的相位的多個時鐘信號，并且根據(jù)所生成的多個時鐘信號串行地選擇所述并行輸出信號的多個位以將所述并行輸出信號轉(zhuǎn)換成串行的I位輸出信號， 其中，所述調(diào)整電路以所述參考時鐘信號的一個周期的一半為時間單位調(diào)整所述并行輸出信號的多個位中的每個位的輸出定時。
2.根據(jù)權(quán)利要求1所述的并串轉(zhuǎn)換電路，其中，所述轉(zhuǎn)換電路包括: 多個延遲鎖定環(huán)電路，被配置成輸出所述多個時鐘信號；以及 選擇電路，耦合到所述多個延遲鎖定環(huán)電路，并且被配置成根據(jù)所述多個時鐘信號串行地選擇所述并行輸出信號的多個位以輸出所述串行的I位輸出信號。
3.根據(jù)權(quán)利要求1所述的并串轉(zhuǎn)換電路，還包括: 控制電路，耦合到所述調(diào)整電路和所述轉(zhuǎn)換電路以根據(jù)相位信息生成第一控制信號和第二控制信號，其中， 所述轉(zhuǎn)換電路被配置成基于所述第二控制信號來控制所述參考時鐘信號與所述多個時鐘信號中的一個時鐘信號之間的相位差，并且 所述調(diào)整電路基于所述第一 控制信號來調(diào)整所述并行輸出信號的多個位的輸出定時。
4.根據(jù)權(quán)利要求1所述的并串轉(zhuǎn)換電路，還包括控制電路，所述控制電路耦合到所述調(diào)整電路和所述轉(zhuǎn)換電路并且被配置成根據(jù)相位信息生成第一控制信號和第二控制信號，其中， 所述轉(zhuǎn)換電路被配置成基于所述第二控制信號來控制所述參考時鐘信號與所述多個時鐘信號中的一個時鐘信號之間的相位差，并且 所述調(diào)整電路基于所述第一控制信號來調(diào)整所述并行輸出信號的多個位的輸出定時，并且將所述并行輸出信號的相應(yīng)位輸出到基于所述第一控制信號所調(diào)整的所述轉(zhuǎn)換電路的輸出位置。
5.根據(jù)權(quán)利要求3或4所述的并串轉(zhuǎn)換電路，其中，所述調(diào)整電路包括: 鎖存電路，被配置成基于所述參考時鐘信號來鎖存所述并行輸入信號的多個位；以及 延遲調(diào)整電路，耦合到所述鎖存電路，并且被配置成從基于所述參考時鐘信號和通過使所述參考時鐘信號反相而形成的反相時鐘信號的定時以與所述第一控制信號相應(yīng)的延遲量延遲所述鎖存電路的與所述并行輸入信號的多個位對應(yīng)的多個輸出信號。
6.一種并串轉(zhuǎn)換電路，包括: 調(diào)整電路，接收具有2n個位的并行輸入信號，并且生成并輸出具有2"個位的并行輸出信號；以及 耦合到所述調(diào)整電路的轉(zhuǎn)換電路，其中，所述轉(zhuǎn)換電路基于參考時鐘信號生成相對于所述參考時鐘信號具有相互不同的相位的η個時鐘信號，并且根據(jù)所生成的η個時鐘信號串行地選擇所述并行輸出信號的2η個位以將具有2"個位的所述并行輸出信號轉(zhuǎn)換成串行的I位輸出信號，其中， 所述η個時鐘信號均具有與所述參考時鐘信號的頻率相等的頻率， 所述η個時鐘信號相對于所述參考時鐘信號的相位均具有所述參考時鐘信號的周期的1/2η的相位差，并且 所述調(diào)整電路以所述參考時鐘信號的一個周期的一半為時間單位調(diào)整所述并行輸出信號的2η個位中的每個位的輸出定時。
7.一種接口電路，用于與存儲器和包括在控制裝置中并控制對所述存儲器的訪問的存儲器控制器一起使用，其中，所述接口電路根據(jù)來自所述存儲器控制器的指令輸出互補(bǔ)時鐘信號、數(shù)據(jù)信號和選通信號，所述接口電路包括: 并串轉(zhuǎn)換電路，所述并串轉(zhuǎn)換電路包括: 調(diào)整電路，接收具有多個位的并行輸入信號，并且生成并輸出具有多個位的并行輸出信號；以及 耦合到所述調(diào)整電路的轉(zhuǎn)換電路，其中，所述轉(zhuǎn)換電路基于參考時鐘信號和所述存儲器控制器根據(jù)時鐘偏移設(shè)置的相位信息生成相對于所述參考時鐘信號具有相互不同的相位的多個時鐘信號，并且根據(jù)所生成的多個時鐘信號串行地選擇所述并行輸出信號的多個位以將所述并行輸出信號的多個位轉(zhuǎn)換成串行的I位輸出信號，其中所述時鐘偏移是根據(jù)所述互補(bǔ)時鐘信號和所述選通信號從所述存儲器輸出的，并且 所述調(diào)整電路被配置成以所述參考時鐘信號的一個周期的一半為時間單位調(diào)整所述并行輸出信號的多個位中的每個位的輸出定時。
8.一種用于與存儲器一起使用的控制裝置，包括: 存儲器控制器，控制對所述存儲器的訪問；以及 接口電路，耦合到所述存儲器控制器以根據(jù)來自所述存儲器控制器的指令輸出時鐘信號、數(shù)據(jù)信號和選通信號，其中， 所述存儲器被配置成輸出所述時鐘信號與所述選通信號之間的時鐘偏移， 所述存儲器控制器為所述接口電路設(shè)置基于所述時鐘偏移的相位信息， 所述接口電路包括并串轉(zhuǎn)換電路，所述并串轉(zhuǎn)換電路包括: 調(diào)整電路，接收具有多個位的并行輸入信號，并且生成并輸出具有多個位的并行輸出信號；以及 耦合到所述調(diào)整電路的轉(zhuǎn)換電路，其中，所述轉(zhuǎn)換電路基于所述相位信息和參考時鐘信號生成相對于所述參考時鐘信號具有相互不同的相位的多個時鐘信號，并且根據(jù)所生成的多個時鐘信號串行地選擇所述并行輸出信號的多個位以將具有多個位的所述并行輸出信號轉(zhuǎn)換成串行的I位輸出信號，并且 所述調(diào)整電路以所述參考時 鐘信號的一個周期的一半為時間單位調(diào)整所述并行輸出信號的多個位中的每個位的輸出定時。
【文檔編號】G11C11/4093GK103811049SQ201310556757
【公開日】2014年5月21日 申請日期:2013年11月11日 優(yōu)先權(quán)日:2012年11月14日
【發(fā)明者】池田紳一郎, 小島和美, 佐野弘幸 申請人:富士通半導(dǎo)體股份有限公司