一種分層存儲器陣列及其工作方法
【專利摘要】本發(fā)明公開了一種分層存儲器陣列及其工作方法，包括：易失性靜態(tài)隨機訪問存儲器陣列層(包括多個靜態(tài)隨機訪問存儲單元)；多個非易失性存儲器陣列層(包括非易失性存儲器單元組成的陣列)；控制端組，其包括靜態(tài)隨機訪問存儲器和非易失性存儲器的多個控制端；每個易失性靜態(tài)隨機訪問存儲器的控制端控制著多個易失性靜態(tài)隨機訪問存儲器單元，每個非易失性存儲器的控制端控制著多個非易失性存儲器單元；非易失性存儲器陣列層中的每一個非易失性存儲器單元均與易失性靜態(tài)隨機訪問存儲器陣列層中的一個靜態(tài)隨機訪問存儲單元連接。工作方法包括寫入、讀出和讀出數(shù)據(jù)有效性判斷操作。本發(fā)明可斷電保存數(shù)據(jù)、提高數(shù)據(jù)恢復(fù)速度，并且減小芯片面積。
【專利說明】—種分層存儲器陣列及其工作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于存儲器設(shè)計制造領(lǐng)域，涉及一種存儲器陣列，尤其涉及一種分層存儲器陣列及其工作方法。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中，常見的片上系統(tǒng)芯片的數(shù)據(jù)存儲區(qū)不具有掉電可恢復(fù)性，比如靜態(tài)隨機訪問存儲器單元(SRAM)。在掉電后，存儲在靜態(tài)隨機訪問存儲器單元的數(shù)據(jù)完全丟失，不可恢復(fù)。為了保持?jǐn)?shù)據(jù)不被丟失，數(shù)據(jù)存儲區(qū)需要在任何低功耗模式下一直保持通電的狀態(tài)，這樣就使系統(tǒng)功耗加大。特別是隨著制造工藝尺寸越來越小，比如在深亞微米級40nm, 28nm, 15nm,甚至尺寸更小的時候，SRAM的靜態(tài)漏電功耗逐漸增大,甚至超過其動態(tài)功耗。此外，對于傳統(tǒng)的這種存儲單元，比如SRAM存儲I位的數(shù)據(jù)需要6個晶體管，面積為120F2，占用了很多片上系統(tǒng)芯片的空間。
[0003]現(xiàn)有技術(shù)中，常見的片上系統(tǒng)芯片的非易失性程序存儲區(qū)具有掉電可恢復(fù)性，掉電后，存儲的數(shù)據(jù)保存在非易失性材料中，解決了掉電數(shù)據(jù)丟失的問題，其優(yōu)點包括:面積小，靜態(tài)漏電小且具有非易失性。缺點包括:讀寫速度慢。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提出了一種分層非易失性靜態(tài)隨機訪問存儲器陣列及工作方法，克服了現(xiàn)有技術(shù)SRAM中靜態(tài)漏電功耗過大、大量占用芯片面積以及嵌入式非易失性存儲器訪問速度慢等缺陷。
[0005]為達到上述目的，具體技術(shù)方案如下:
[0006]一方面，提供了一種分層存儲器陣列，包括:
[0007]易失性靜態(tài)隨機訪問存儲器陣列層(0)，包括由若干靜態(tài)隨機訪問存儲單元(11)組成的陣列，用于在上電的情況下鎖存靜態(tài)隨機訪問存儲單元的值；
[0008]L層非易失性存儲器陣列層(I至L)，每一層所述非易失性存儲器陣列層中包括由若干非易失性存儲器單元(21)組成的陣列，實現(xiàn)保存所述靜態(tài)隨機訪問存儲單元(11)中的數(shù)據(jù)；
[0009]控制端組，包括易失性控制端組(WLs.1至WLs.m)和非易失性控制端組(WLnv.1.L至WLnv.m.L);所述易失性控制端組(WLs.1至WLs.m)與靜態(tài)隨機訪問存儲單元(11)相連，用于實現(xiàn)控制易失性靜態(tài)隨機訪問存儲器的讀寫操作；所述非易失性控制端組(WLnv.1.L至WLnv.m.L)與非易失性存儲器單元(21)相連，用于實現(xiàn)控制調(diào)節(jié)所述非易失性存儲器陣列層(I至L)保存或恢復(fù)所述易失性靜態(tài)隨機訪問存儲器陣列層(O)的數(shù)據(jù)；
[0010]所述非易失性存儲器陣列層(I至L)中的每一個非易失性存儲器單元(21)均與所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的一個靜態(tài)隨機訪問存儲單元(11)連接；
[0011]所述非易失性存儲器陣列層(I至L)中的每一個非易失性存儲器單元(21)均與所述非易失性控制端組(WLnv.1.L至WLnv.m.L)中的一個控制端連接；[0012]所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的每一個易失性靜態(tài)隨機訪問存儲單元(11)均與所述易失性控制端組(WLs.1至WLs.m)中的一個控制端連接。
[0013]優(yōu)選的，所述靜態(tài)隨機訪問存儲器單元(11)包括第一晶體管(N3)、第二晶體管(PO)、第三晶體管(NO)、第四晶體管(P1)、第五晶體管(NI)、第六晶體管(N4)、位線(BL)與
反位線(BI )、控制線、電源線(100)和地線(101);所述第一晶體管(N3)的源極與所述位線
(BL)連接，所述第一、第六晶體管(N3、N4)的柵極與所述控制線連接；所述第一、第二、第三晶體管(N3、P0、N0)的漏極與所述第四、第五晶體管(P1、N1)的柵極連接；所述第二、第四晶體管(P0、P1)的源極與所述電源線(100)連接；所述第二、第三晶體管(Ρ0、Ν0)柵極與所述第四、第五、第六晶體管(P1、N1、N4)的漏極連接；所述第三、第五晶體管(N0、N1)的源級與
所述地線(101)連接，所述第六晶體管(N4)的源級與所述反位線(江)連接。
[0014]優(yōu)選的，所述非易失性存儲器單元(21)包括第一電阻(211)、第二電阻(212)、第一晶體管(213)、第二晶體管(214)、非易失性位線(215)與非易失性反位線(216);所述第一電阻(211)的一端與所述靜態(tài)隨機訪問存儲單元(11)的一端連接；所述第一電阻(211)的另一端與所述第一晶體管(213)的源極連接；所述第一晶體管(213)的柵極與所述控制端(WLnv.m)連接；所述第一晶體管(213)的漏極與所述非易失性位線(215)連接；所述第二電阻(212)的一端與所述靜態(tài)隨機訪問存儲單元(11)的另一端連接；所述第二電阻(212)的另一端與所述第二晶體管(214)的源極連接；所述第二晶體管(214)的柵極與所述控制端(WLnv.m)連接；所述第二晶體管(214)的漏極與所述非易失性反位線(216)連接。
[0015]另一方面，還提供了一種分層存儲器陣列的工作方法，包括寫入操作與讀出操作。
[0016]優(yōu)選的，所述寫入操作包括:
[0017]步驟Al:將所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的所述易失性控制端組(WLs.1至WLs.m)中的η個控制端接高電平(m+l>n>0)；
[0018]步驟A2:所述非易失性存儲器陣列層(I至L)中的某一層上相應(yīng)的所述非易失性控制端組(WLnv.1.L至WLnv.m.L)中的η個控制端接高電平；
[0019]步驟A3:將與步驟Α2中所述η個控制端連接的所述非易失性存儲器單元(21)的非易失性位線(215)與非易失性反位線(216)均接地，調(diào)節(jié)步驟Α2中所述η個控制端的電壓大小，所在行的所述非易失性存儲器單元(21)的第一電阻(211)或第二電阻(212)中形成編程電流，所述第一電阻(211)或第二電阻(212)被置為低阻態(tài)或高阻態(tài)；
[0020]步驟Α4:將所述非易失性位線(215)與非易失性反位線(216)置為高電平，調(diào)節(jié)步驟Α2中所述η個控制端的電壓大小，所在行的所述非易失性存儲器單元(21)的所述第一電阻(211)或第二電阻(212)中形成編程電流，所述第一電阻(211)或第二電阻(212)被置為高阻態(tài)或低阻態(tài)；與所述非易失性存儲器單元(21)連接的所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的所述靜態(tài)隨機訪問存儲單元(11)的兩個相反值的數(shù)據(jù)被分別保存至所述第一電阻(211)和第二電阻(212)中；
[0021]步驟Α5:將步驟Α2中所述η個控制端置為低電平。
[0022]優(yōu)選的，所述讀出操作包括:
[0023]步驟B1:對所述非易失性存儲器單元(21)的所述非易失性位線(215)與非易失性反位線(216)預(yù)充電，將與所述非易失性存儲器單元(21)相連的控制端置為高電平；[0024]步驟B2:電流分別經(jīng)過所述第一電阻(211)與第二電阻(212)流向所述靜態(tài)隨機訪問存儲單元(11)的兩端，所述靜態(tài)隨機訪問存儲單元(11)的兩端的數(shù)據(jù)依據(jù)所述第一電阻(211)與第二電阻(212)的低阻態(tài)或高阻態(tài)被分別恢復(fù)為高電平數(shù)據(jù)“I”或者低電平數(shù)據(jù)“O” ；
[0025]步驟B3:將與所述非易失性存儲器單元(21)相連的控制端置為低電平，將于所述易失性靜態(tài)隨機訪問存儲器單元(11)相連的控制端置為高電平，恢復(fù)所述靜態(tài)隨機訪問存儲器單元(11)中的數(shù)據(jù)。
[0026]優(yōu)選的，還包括讀出數(shù)據(jù)有效性判斷操作。
[0027]優(yōu)選的，所述讀出數(shù)據(jù)有效性判斷操作包括:
[0028]步驟Cl:分別記錄第η層對同一地址上內(nèi)容相鄰兩次先寫后讀操作時間，計算得到兩者間隔Λ T(L+l>n>0)；
[0029]步驟C2:若Λ T大于非易失性存儲器的數(shù)據(jù)保持時間，則進入步驟C3，否則，把非易失性存儲器上的數(shù)據(jù)恢復(fù)到靜態(tài)隨機訪問存儲器中；
[0030]步驟C3:終止讀操作。
[0031]相對于現(xiàn)有技術(shù)，本發(fā)明的技術(shù)方案克服了現(xiàn)有技術(shù)SRAM中靜態(tài)漏電功耗過大、大量占用芯片面積以及嵌入式非易失性存儲器訪問速度慢等缺陷。
【專利附圖】

【附圖說明】
[0032]構(gòu)成本發(fā)明的一部分的附圖用來提供對本發(fā)明的進一步理解，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中:
[0033]圖1為本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列的三維立體結(jié)構(gòu)示意圖；
[0034]圖2為本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列的每層存儲區(qū)域上同一根控制線組成的垂直方向結(jié)構(gòu)示意圖；
[0035]圖3為本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列的每層存儲區(qū)域同一根控制線組成的垂直方向?qū)嶋H電路圖；
[0036]圖4為本發(fā)明中靜態(tài)隨機訪問存儲單元與相變存儲器單元的連接示意圖；
[0037]圖5為本發(fā)明中寫入操作的流程圖；
[0038]圖6為本發(fā)明中讀出操作的流程圖；
[0039]圖7為本發(fā)明中數(shù)據(jù)恢復(fù)判斷操作的流程圖。
【具體實施方式】
[0040]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0041]需要說明的是，在不沖突的情況下，本發(fā)明中的實施例及實施例中的特征可以相
互組合。
[0042]以下將結(jié)合附圖對本發(fā)明的實施例做具體闡釋。[0043]如圖1所示，其為本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列的三維立體結(jié)構(gòu)示意圖。圖1中O為易失性靜態(tài)隨機訪問存儲器陣列層，1、2至L為非易失性存儲器陣列層。
[0044]所述易失性靜態(tài)隨機訪問存儲器陣列層O包含M條控制線(WLs.UffLs.2至WLs.m)和N條位線(BLs.1、BLs2.至BLs.η)和N條反位線(BLs.1、BLs.2至as.n )。其中模塊11為靜態(tài)隨機訪問存儲器的基本單元，其WLs端與相應(yīng)的M條控制線中的某一條相連，其BLs與?；端分別與相應(yīng)的N條位線與反位線中的某一條位線與反位線相連。至此組成了
一個由M*N個靜態(tài)隨機訪問存儲器單元組成的靜態(tài)隨機訪問存儲器陣列層。
[0045]所述非易失性存儲器陣列層I至L均包含M條控制線(WLnv.1、WLnv.2至WLnv.m);其中I至L層中的任意一層上的模塊21代表為非易失性存儲器基本單元，其WLnv端與
其共層上的相應(yīng)的M條控制線中的某一條相連，其BLnv與‘端分別與其它所有層上的同一根控制線下同一位置的非易失性存儲單元的BLnv與‘或是易失性靜態(tài)隨機訪問存儲器單元的BL.s與^端上下相連。至此組成了一個由M*N個非易失性存儲器單元組成的L層非易失性存儲器陣列層。
[0046]在垂直方向上，每個層上同一控制線上的每個基本單元的BLs與?端(靜態(tài)隨機
訪問存儲器陣列層)或BLnv與‘端(非易失性存儲器陣列層)上下分別互連，在垂直方向上組成了一個由N個靜態(tài)隨機訪問存儲器單元和N*L個非易失性存儲器單元組成的分層非易失性靜隨機訪問存儲器陣列的垂直層，垂直方向上的位線與反位線為BLm.η和Bk1.η
t
其中m代表每個水平面上的第M根控制線，η代表靜態(tài)隨機訪問存儲器陣列層上的第N條位線或反位線。最終，第O層靜態(tài)隨機訪問存儲器陣列層和L層非易失性存儲器層上下通
過BLl.1至BLm.η和BH.1至BLm.η相連，組成了一個由Μ*Ν個靜態(tài)隨機訪問存儲器單元和
M*N*L個非易失性存儲器單元組成的分層非易失性靜態(tài)隨機訪問存儲器陣列。
[0047]如圖2所示，其為本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列的每層存儲區(qū)域上同一根控制線組成的垂直方向結(jié)構(gòu)示意圖。展示了圖1中垂直方向上的一個分層非易失性靜態(tài)隨機訪問存儲器陣列垂直層。O為連接在第一根控制線上的易失性靜態(tài)隨機訪問存儲器陣列層，1、2至L為連接在每層第一根控制線上的分層非易失性存儲器陣列層，每
一個靜態(tài)隨機訪問存儲單元11通過一組縱向的BLl.η和連接L個非易失性相變存儲
單元21。組成了由N個靜態(tài)隨機訪問存儲單元和N*L個非易失性存儲單元在垂直方向上的分層非易失性靜態(tài)隨機訪問存儲器陣列。
[0048]如圖3所示，其為本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列的每層存儲區(qū)域上同一根控制線組成的垂直方向?qū)嶋H電路圖(以相變存儲器為例)。本發(fā)明中的分層非易失性靜態(tài)隨機訪問存儲器陣列垂直層包括:易失性靜態(tài)隨機訪問存儲器陣列1，其包括多個靜態(tài)隨機訪問存儲單元11 (由6個晶體管吧、財、？0、？1、腸、附組成)，用于在上電的情況下鎖存靜態(tài)隨機訪問存 儲器的值；非易失性相變存儲器陣列2，其包括由相變存儲器單元21 (由2個相變電阻Rn (2n-l)和Rn.2n以及兩個晶體管Nn.(2n_l)和Nn.2n組成)組成的陣列，實現(xiàn)保存靜態(tài)隨機訪問存儲單元11中的數(shù)據(jù)；控制端組3，分別實現(xiàn)控制易失性靜態(tài)隨機訪問存儲器的讀寫操作和調(diào)節(jié)非易失性相變存儲器陣列2保存或恢復(fù)易失性靜態(tài)隨機訪問存儲器陣列I的數(shù)據(jù)。
[0049]如圖4所示，其為本發(fā)明中靜態(tài)隨機訪問存儲單元11與相變存儲器單元21的連接示意圖。所述靜態(tài)隨機訪問存儲單元11的第一晶體管N3的源極與所述位線BL連接，所述第一、第六晶體管N3、N4的柵極與所述控制線WLs.m連接；所述第一、第二、第三晶體管N3.P0.N0的漏極與所述第四、第五晶體管PUNl的柵極連接；所述第二、第四晶體管P0、P1的源極與所述電源線100連接；所述第二、第三晶體管Ρ0、Ν0柵極與所述第四、第五、第六晶體管P1、N1、N4的漏極連接；所述第三、第五晶體管NO、NI的源級與所述地線101連接，所
述第六晶體管N4的源級與所述反位線?連接；所述相變存儲器單元21的第一電阻211的
一端連接著靜態(tài)隨機訪問存儲單元11的BL端，第一電阻211的另一端和第一晶體管213的源極相連，第一晶體管213的柵極被控制端WLnv.m控制，漏極和位線QW相連。靜態(tài)隨機訪問存儲單元11的另一端￡連接著第二電阻212的一端，第二電阻212的另一端和第二晶
體管214的源極相連，第二晶體管214的柵極被WLnv.m控制，漏極和QBW相連。其中第一電阻211和第二電阻212都是用鍺銻碲(GST)材料來做的，GST材料有個特性就是寫進去的值會被保存，即使在掉電的情況也不會改變。比如存儲數(shù)據(jù)時，QW和QBW接地，當(dāng)BL的值為I時，?為0，WLnv.m變?yōu)楦唠娖剑谝痪w管213和第二晶體管214同時被打開，會有電流流過第一電阻211然后流到QW。通過控制WLnv.m的電壓大小，可以控制流過第一電阻211的電流脈沖波形。假設(shè)低阻態(tài)為1，由于相變材料的特性，第一電阻211會被合適編程電流
置成低阻態(tài)。由于Fl為0，第二電阻212上沒有編程電流，保持不變。QBW和QW同時接高電
平，WLnv.m仍為高電平，在相變材料的第二電阻212上也會形成編程電流，此電流與第一電阻211上的編程電流反向，第二電阻212被置成高阻態(tài)。同樣如果假設(shè)高阻態(tài)為1，則第一電阻211會被合適編程電流置成高阻態(tài)，第二電阻212被置成低阻態(tài)，這樣數(shù)據(jù)就被保存下來。數(shù)據(jù)恢復(fù)時，先對QBW和QW進行預(yù)充電達到一定電位，然后WLnv.m變成高電平，第一晶體管213和第二晶體管214同時被打開，假設(shè)電流從低阻態(tài)的第一電阻211流向BL端，
從而BL恢復(fù)為I。而對于QBW的高阻態(tài)，很少電流可以滲透到￡，因此i會被恢復(fù)為0，通
過雙穩(wěn)態(tài)結(jié)構(gòu)，BL和?分別被重新寫成I和O。恢復(fù)后把WLnv.m置為0，關(guān)閉第一晶體管
213和第二晶體管214，這樣易失性靜態(tài)隨機訪問存儲器此前的狀態(tài)就被恢復(fù)了，之后易失性靜態(tài)隨機訪問存儲器進入正常的邏輯功能操作，從而達到了掉電后靜態(tài)隨機存儲器依然保存數(shù)據(jù)的效果。
[0050]本發(fā)明分層非易失性靜態(tài)隨機訪問存儲器陣列的工作方法包括寫入操作、讀出操作，進一步包括數(shù)據(jù)恢復(fù)判斷操作。如圖1中第O層靜態(tài)隨機訪問存儲器層上的基本單元11的讀寫訪問與傳統(tǒng)的一致，第I至第L層非易失性存儲器層上的基本單元21的讀寫操作如下所述。
[0051]寫入操作的實施流程如圖5所示，先將靜態(tài)隨機訪問存儲器層上的控制端組中的η (η>0)個控制端調(diào)節(jié)至高電平；再將某非易失性存儲器層上的控制端組中相應(yīng)的η (η>0)個控制端調(diào)節(jié)至高電平；然后將非易失性存儲單元的位線與反位線都接地調(diào)節(jié)其控制端的電壓大小使第一電阻和或第二電阻被置為低阻態(tài)或高阻態(tài)；接著將非易失性存儲單元的位線與反位線都接高電平調(diào)節(jié)其控制端的電壓大小使第一電阻和或第二電阻被置為高阻態(tài)或低阻態(tài)；最后將非易失性存儲單元控制端接低電平。(假設(shè)低阻態(tài)為1，高阻態(tài)為O ;BL為
“I”，遼為“O” ；如圖3所示，以把第O層第I行SRAM的數(shù)據(jù)寫到第L層第I行相變存儲器
為例)如需要把當(dāng)前易失性靜態(tài)隨機訪問存儲器單元中的值保存到分層非易失性靜態(tài)隨機訪問存儲器陣列的存儲單元中。此時接受到寫入信號后，首先，將所述靜態(tài)隨機訪問存儲器陣列中的第I行的控制端WLs.1接高電平，再把第L層的第I行的控制端WLnv.1.L變?yōu)楦唠娖竭x擇第L層第I行所有的相變存儲器單元21，第L層的第I行所有的位線(QWl至QWn)和反位線(QBW至QBWn)均接地，易失性靜態(tài)隨機訪問存儲器陣列I中的所有靜態(tài)隨機訪
問存儲單元11的一端(BLl到BLn)變?yōu)镮,另一端(BLL到BIn )為O,因為WLnv.1.L為高電
平，所以第L層第I行上所有的相變存儲器單元21的所有晶體管(N1.(2n-l)和N1.2n至Nn.(2n-l)和Nn.2n)同時被打開，會有電流從所有的位線(BL1.1至BLl.η)流過相應(yīng)的電阻(R1.(2η-1)至Rn.(2η_1))然后流到對應(yīng)的QW上。通過控制WLnv.1.L的電壓大小，使所有Rl.(2η-1)至Rn.(2η_1)被編程電流置成低阻態(tài)。然后，所有的QBW和QW同時接高電
平，WLnv.1.L仍為高電平，所有和?連接的電阻上也會形成編程電流，且Rl.2n至Rn.2n被
置成高阻態(tài)，這樣數(shù)據(jù)就被保存在第L層的第I行相變存儲器單元21中。然后，WLnv.1.L變成低電平使第L層的第I行上的所有相變存儲單元不可操作。
[0052]讀出操作的實施流程如圖6所示，先對非易失性存儲器單元的位線和反位線預(yù)充電；將某非易失性存儲器層上的控制端組中的η (η>0)個控制端調(diào)節(jié)至高電平；靜態(tài)隨機存儲器單元兩端的數(shù)據(jù)依據(jù)相變存儲器`的第一第二電阻的低阻態(tài)或高阻態(tài)被分別恢復(fù)為“I”或“O”;最后將非易失性存儲器儲器控制端置為低電平，將靜態(tài)隨機訪問存儲器層上的控制端組中相應(yīng)的η(η>0)個控制端調(diào)節(jié)至高電平恢復(fù)靜態(tài)隨機訪問存儲器中的數(shù)據(jù)。(假設(shè)需要恢復(fù)的數(shù)據(jù)為1，低阻態(tài)為I;如圖3所示，以把第L層第I行相變存儲器數(shù)據(jù)讀出為例)本發(fā)明中分層非易失性靜態(tài)隨機訪問存儲器陣列上接受到讀出信號，數(shù)據(jù)恢復(fù)時，先對第L層第I行上的QBW和QW進行預(yù)充電達到一定電位，然后WLnv.1.L變成高電平，和WLnv.1.L連接的所有晶體管同時被打開，電流從和BL連接的低阻態(tài)電阻Rl (2η-1)至Rn (2η_1)上
流過，流向所有的BL端，從而BL恢復(fù)為I。而對于QBW的高阻態(tài)，很少電流可以滲透到il，因此所有的ii會被恢復(fù)為0，通過雙穩(wěn)態(tài)結(jié)構(gòu)，BL和G分別被重新寫成I和O?；謴?fù)后把WLnv.1.L置為0，關(guān)閉所有和該WLnv.1.L鏈接的晶體管。從BL，F(xiàn)l上把數(shù)據(jù)送到靜態(tài)隨機訪問存儲器陣列的第一行靜態(tài)隨機訪問存儲單元中。
[0053]讀出操作時，對于一般的CPU系統(tǒng)，每個時鐘周期只恢復(fù)一個靜態(tài)隨機訪問存儲單元的數(shù)據(jù)，數(shù)據(jù)的大小取決于系統(tǒng)的設(shè)計。比如ARM32位系統(tǒng)，讀出操作時，讀出32位的數(shù)據(jù)放入到一組靜態(tài)隨機訪問存儲器陣列的一個靜態(tài)隨機訪問存儲單元中。假如非易失性相變存儲器存儲數(shù)據(jù)大小為96位，被保存到3個32位中。在讀出時，系統(tǒng)需要讀3次才能把數(shù)據(jù)完全讀出。在本發(fā)明中，當(dāng)進行讀出操作時，當(dāng)WLnv.1.L為I時，所有和該WLnv.1.L相連的相變存儲單元上的數(shù)據(jù)一起被讀出。也就是說，在本發(fā)明中，不管寫入數(shù)據(jù)有多大，數(shù)據(jù)被恢復(fù)時，所有的數(shù)據(jù)可以一次被讀出，且恢復(fù)的速度可以達到只需一個時鐘周期。
[0054]本發(fā)明中相變存儲單元的材料是鍺，銻和碲(GST)，由于GST材料的特性，編程(寫)的速度相對于讀操作來說很慢，所以在數(shù)據(jù)被保存到相變存儲單元中時，速度會相對較慢。如果對一個運行速度要求很高的CPU系統(tǒng)來說，寫速度要非?？?，在本發(fā)明中可以把相變存儲單元中寫速度慢的GST組份換成寫速度快的組份，比如改變GST的組分，降低G的含量，增大T的含量，編程速度得到了提升，可以達到和動態(tài)隨機訪問存儲器(DRAM)—樣的寫速度，但這樣的GST材料組份構(gòu)成的相變存儲器數(shù)據(jù)保持性變差，有可能會造成數(shù)據(jù)丟失。因此在讀出操作時，首先要進行一次數(shù)據(jù)有效性的判斷。假設(shè)GST數(shù)據(jù)保持時間為tl、第一層非易失性相變存儲器單元寫入時間為Til、下一次操作為讀操作，且讀出操作的時間為Tol，如果Tol減Til的時間大于tl，存儲單元中的數(shù)據(jù)因為丟失而不能恢復(fù)正確的數(shù)據(jù)到SRAM中。同樣的，假設(shè)第二層非易失性相變存儲器單元寫入時間為Ti2、下一次操作為讀操作，且讀出操作的時間為To2，如果To2減Ti2的時間大于tl，存儲單元中的數(shù)據(jù)因為丟失而不能恢復(fù)正確的數(shù)據(jù)到SRAM中。以此類推，假設(shè)第L層非易失性相變存儲器單元寫入時間為Til、下一次操作為讀操作，且讀出操作的時間為Tol，如果Tol減Til的時間大于tl，存儲單元中的數(shù)據(jù)因為丟失而不能恢復(fù)正確的數(shù)據(jù)到SRAM中。對于這種情況，本發(fā)明中設(shè)計了一套方案用來檢測數(shù)據(jù)是否丟失。流程如圖7所示，某一層在寫入操作時，系統(tǒng)會記錄當(dāng)前時間Ti，若某層下一次操作為讀操作時，系統(tǒng)會分別記錄當(dāng)前時間To。分別把同一層的寫入讀出時間相減得到Λ Τ，然后把Λ T與GST的數(shù)據(jù)保持時間tl做對比，Λ T大于GST的數(shù)據(jù)保持時間tl的話，說明該層之前保存在相變存儲單元中的數(shù)據(jù)丟失，不能恢復(fù)，系統(tǒng)會終止恢復(fù)，且標(biāo)識本層非易失性靜態(tài)存儲器陣列中的所有保存值失效。若Λ T小于GST的數(shù)據(jù)保持時間tl的話，則該層都可正常執(zhí)行，且恢復(fù)數(shù)據(jù)。
[0055]以上對本發(fā)明的具體實施例進行了詳細(xì)描述，但其只作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領(lǐng)域技術(shù)人員而言，任何對該實用進行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種分層存儲器陣列,其特征在于,包括: 易失性靜態(tài)隨機訪問存儲器陣列層(0)，包括由若干靜態(tài)隨機訪問存儲單元(11)組成的陣列，用于在上電的情況下鎖存靜態(tài)隨機訪問存儲單元的值； L層非易失性存儲器陣列層(1至L)，每一層所述非易失性存儲器陣列層中包括由若干非易失性存儲器單元(21)組成的陣列，實現(xiàn)保存所述靜態(tài)隨機訪問存儲單元(11)中的數(shù)據(jù)；控制端組，包括易失性控制端組(WLs.1至WLs.m)和非易失性控制端組(WLnv.1.L至WLnv.m.L);所述易失性控制端組(WLs.1至WLs.m)與靜態(tài)隨機訪問存儲單元(11)相連，用于實現(xiàn)控制易失性靜態(tài)隨機訪問存儲器的讀寫操作；所述非易失性控制端組(WLnv.1.L至WLnv.m.L)與非易失性存儲器單元(21)相連，用于實現(xiàn)控制調(diào)節(jié)所述非易失性存儲器陣列層(I至L)保存或恢復(fù)所述易失性靜態(tài)隨機訪問存儲器陣列層(O)的數(shù)據(jù)； 所述非易失性存儲器陣列層(1至L)中的每一個非易失性存儲器單元(21)均與所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的一個靜態(tài)隨機訪問存儲單元(11)連接； 所述非易失性存儲器陣列層(1至L)中的每一個非易失性存儲器單元(21)均與所述非易失性控制端組(WLnv.1.L至WLnv.m.L)中的一個控制端連接； 所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的每一個易失性靜態(tài)隨機訪問存儲單元(11)均與所述易失性控制端組(WLs.1至WLs.m)中的一個控制端連接。
2.如權(quán)利要求1所述分層存儲器陣列，其特征在于，所述靜態(tài)隨機訪問存儲器單元(11)包括第一晶體管(N3)、第二晶體管(PO)、第三晶體管(NO)、第四晶體管(P1)、第五晶體管(NI)、第六晶體管(N4)、位線(BL)與反位線(I )、控制線、電源線(100)和地線(101);所述第一晶體管(N3)的源極與所述位線(BL)連接，所述第一、第六晶體管(N3、N4)的柵極與所述控制線連接；所述第一、第二、第三晶體管(N3、P0、N0)的漏極與所述第四、第五晶體管(PU NI)的柵極連接；所述第二、第四晶體管(PO、Pl)的源極與所述電源線(100)連接；所述第二、第三晶體管(PO、NO)柵極與所述第四、第五、第六晶體管(P1、N1、N4)的漏極連接；所述第三、第五晶體管(N0、N1)的源級與所述地線(101)連接，所述第六晶體管(N4)的源級與所述反位線(BL )連接。
3.如權(quán)利要求1所述分層存儲器陣列，其特征在于，所述非易失性存儲器單元(21)包括第一電阻(211)、第二電阻(212)、第一晶體管(213)、第二晶體管(214)、非易失性位線(215)與非易失性反位線(216);所述第一電阻(211)的一端與所述靜態(tài)隨機訪問存儲單元(11)的一端連接；所述第一電阻(211)的另一端與所述第一晶體管(213)的源極連接；所述第一晶體管(213)的柵極與所述控制端(WLnv.m)連接；所述第一晶體管(213)的漏極與所述非易失性位線(215)連接；所述第二電阻(212)的一端與所述靜態(tài)隨機訪問存儲單元(11)的另一端連接；所述第二電阻(212)的另一端與所述第二晶體管(214)的源極連接；所述第二晶體管(214)的柵極與所述控制端(WLnv.m)連接；所述第二晶體管(214)的漏極與所述非易失性反位線(216)連接。
4.一種如權(quán)利要求3所述的分層存儲器陣列的工作方法，其特征在于，包括寫入操作與讀出操作。
5.如權(quán)利要求4所述的分層存儲器陣列的工作方法，其特征在于，所述寫入操作包括: 步驟Al:將所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的所述易失性控制端組(WLs.1至WLs.m)中的η個控制端接高電平(m+l>n>0)； 步驟A2:所述非易失性存儲器陣列層(I至L)中的某一層上相應(yīng)的所述非易失性控制端組(WLnv.1.L至WLnv.m.L)中的η個控制端接高電平； 步驟A3:將與步驟Α2中所述η個控制端連接的所述非易失性存儲器單元(21)的非易失性位線(215)與非易失性反位線(216)均接地，調(diào)節(jié)步驟Α2中所述η個控制端的電壓大小，所在行的所述非易失性存儲器單元(21)的第一電阻(211)或第二電阻(212)中形成編程電流，所述第一電阻(211)或第二電阻(212)被置為低阻態(tài)或高阻態(tài)； 步驟Α4:將所述非易失性位線(215)與非易失性反位線(216)置為高電平，調(diào)節(jié)步驟Α2中所述η個控制端的電壓大小，所在行的所述非易失性存儲器單元(21)的所述第一電阻(211)或第二電阻(212)中形成編程電流，所述第一電阻(211)或第二電阻(212)被置為高阻態(tài)或低阻態(tài)；與所述非易失性存儲器單元(21)連接的所述易失性靜態(tài)隨機訪問存儲器陣列層(O)中的所述靜態(tài)隨機訪問存儲單元(11)的兩個相反值的數(shù)據(jù)被分別保存至所述第一電阻(211)和第二電阻(212)中； 步驟Α5:將步驟Α2中所述η個控制端置為低電平。
6.如權(quán)利要求4所述的分層存儲器陣列的工作方法，其特征在于，所述讀出操作包括: 步驟B1:對所述非易失性存儲器單元(21)的所述非易失性位線(215)與非易失性反位線(216)預(yù)充電，將與所述非易失性存儲器單元(21)相連的控制端置為高電平； 步驟Β2:電流分別經(jīng) 過所述第一電阻(211)與第二電阻(212)流向所述靜態(tài)隨機訪問存儲單元(11)的兩端，所述靜態(tài)隨機訪問存儲單元(11)的兩端的數(shù)據(jù)依據(jù)所述第一電阻(211)與第二電阻(212)的低阻態(tài)或高阻態(tài)被分別恢復(fù)為高電平數(shù)據(jù)“I”或者低電平數(shù)據(jù)“O”； 步驟Β3:將與所述非易失性存儲器單元(21)相連的控制端置為低電平，將于所述易失性靜態(tài)隨機訪問存儲器單元(11)相連的控制端置為高電平，恢復(fù)所述靜態(tài)隨機訪問存儲器單元(11)中的數(shù)據(jù)。
7.如權(quán)利要求4所述的分層存儲器陣列的工作方法，其特征在于，還包括讀出數(shù)據(jù)有效性判斷操作。
8.如權(quán)利要求7所述的分層存儲器陣列的工作方法，其特征在于，所述讀出數(shù)據(jù)有效性判斷操作包括: 步驟Cl:分別記錄第η層對同一地址上內(nèi)容相鄰兩次先寫后讀操作時間，計算得到兩者間隔AT(L+l>n>0)； 步驟C2:若Λ T大于非易失性存儲器的數(shù)據(jù)保持時間，則進入步驟C3，否則，把非易失性存儲器上的數(shù)據(jù)恢復(fù)到靜態(tài)隨機訪問存儲器中； 步驟C3:終止讀操作。
【文檔編號】G11C11/413GK103811051SQ201410053297
【公開日】2014年5月21日 申請日期:2014年2月17日 優(yōu)先權(quán)日:2014年2月17日
【發(fā)明者】景蔚亮, 陳邦明 申請人:上海新儲集成電路有限公司