源極線浮置電路、包括其的存儲器件和讀取其數據的方法
【專利摘要】源極線浮置電路包括多個浮置單元。所述浮置單元分別直接接收經解碼的行地址信號或所述字線的電壓作為浮置控制信號。響應于行地址信號選擇性地激活經解碼的行地址信號。所述浮置單元在讀操作中響應于所述浮置控制信號控制源極線與源電壓之間的電連接。還描述了相關的器件和方法。
【專利說明】源極線浮置電路、包括其的存儲器件和讀取其數據的方法
[0001]相關申請的交叉引用
[0002]本申請要求于2013年3月13日提交的韓國專利申請第10-2013-0026945號的優(yōu)先權,其全部內容通過引用并入此處。

【技術領域】
[0003]示例實施例通常涉及半導體集成電路，并且更加具體來說，涉及存儲器件和電路，以及讀取存儲器件中的數據的方法。

【背景技術】
[0004]半導體存儲器件包括以多個行和多個列的矩陣形式排列的多個存儲單元。在非易失性存儲器件中，存儲單元耦接在多個源極線與多個位線之間。每個位線耦接到由各自的字線選擇的存儲單元。在讀操作中，在公共稱接到相同位線的存儲單元當中選擇一個存儲單元，并且感測電流經由選定存儲單元從位線流到源極線，其中感測電流取決于狀態(tài)，也就是說，選定存儲單元的存儲數據?？梢曰诟袦y電流或者由于感測電流而造成的電壓改變來讀出存儲數據。在這些讀操作中，位線電壓可能受到由耦接到相同位線的未選擇的存儲單元而造成的漏電流的影響，并且因此可能降低讀操作或者讀數據的可靠性。


【發(fā)明內容】

[0005]本發(fā)明構思的至少一個示例實施例提供一種源極線浮置電路，其能夠通過降低由于未選擇的存儲單元造成的漏電流來增強讀操作的可靠性。
[0006]本發(fā)明構思的至少一個示例實施例提供一種能夠使用源極線浮置電路增強讀操作的可靠性的存儲器件。
[0007]本發(fā)明構思的至少一個示例實施例提供一種讀取存儲器件中的數據的方法，其能夠通過降低由于未選擇的存儲單元造成的漏電流來增強讀數據的可靠性。
[0008]根據示例實施例，存儲器件包括存儲單元陣列、行選擇電路和源極線浮置電路。
[0009]所述存儲單元陣列包括以多個行和多個列的矩陣形式排列的多個存儲單元。所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間。所述存儲單元被沿行方向延伸的多個字線逐行選擇。
[0010]所述行選擇電路生成響應于行地址信號被選擇性地激活的多個經解碼的行地址信號，并且響應于經解碼的行地址信號使能字線當中的一個選定字線。
[0011]所述源極線浮置電路在讀操作中將源極線的一個選定源極線連接到源電壓，并且被配置為將除了所述一個選定源極線之外的未選擇的源極線從源電壓斷開連接以將未選擇的源極線浮置，其中所述一個選定源極線耦接到被耦接到所述一個選定字線的存儲單
J Li ο
[0012]所述源極線浮置電路可以包括分別直接接收經解碼的行地址信號或者所述字線的電壓作為浮置控制信號的多個浮置單元，并且所述浮置單元可以響應于所述浮置控制信號控制所述源極線與所述源電壓之間的電連接。
[0013]源極線中的每一個可以耦接到一行的存儲單元。
[0014]浮置單元中的每一個可以包括耦接在相應源極線和所述源電壓之間的開關元件，并且所述開關元件可以響應于與所述一行相應的浮置控制信號執(zhí)行開關操作。
[0015]所述源極線中的每一個可以共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元。
[0016]浮置單元中的每一個都可以包括或(OR)門和開關元件NT。或門可以對與所述偶數編號行和所述奇數編號行相應的兩個浮置控制信號執(zhí)行或邏輯操作。所述開關元件可以耦接在相應源極線和所述源電壓之間，所述開關元件可以響應于或門的輸出執(zhí)行開關操作。
[0017]所述存儲器件還可以包括被配置為取決于操作模式將高電壓施加到所述源極線的多個源極線驅動單元。源極線驅動單元中的每一個可以包括下拉晶體管和上拉晶體管。所述下拉晶體管可以耦接在源電壓與相應源極線之間，而且下拉晶體管的柵極可以接收驅動信號。所述上拉晶體管可以耦接在高電壓與相應源極線之間，而且上拉晶體管的柵極可以接收反相的驅動信號。
[0018]浮置單元中的每一個可以包括開關元件，其與所述下拉晶體管串聯耦接在相應源極線與源電壓之間。
[0019]上拉晶體管和下拉晶體管可以用具有相對較高耐電壓的高電壓晶體管實現，并且開關元件可以用具有相對較低耐電壓的低電壓晶體管實現。
[0020]源極線中的每一個可以耦接到一行的存儲單元，所述開關元件可以用響應于與所述一行相應的浮置控制信號而導通的低電壓晶體管實現。
[0021]所述源極線中的每一個可以共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元。浮置單元中的每一個還可以包括被配置為對與偶數編號行和奇數編號行相應的兩個浮置控制信號執(zhí)行或邏輯操作的或門，所述開關元件可以用響應于或門的輸出導通的低電壓晶體管實現。
[0022]存儲單元中的每一個可以包括耦接在相應位線和相應源極線之間的快閃單元晶體管，并且所述快閃單元晶體管的控制柵極可以耦接到相應字線。
[0023]存儲單元中的每一個都可以包括開關晶體管和快閃單元晶體管。所述開關晶體管可以耦接在相應位線和相應源極線之間，所述開關晶體管的柵極可以耦接到相應字線。所述快閃單元晶體管可以與所述開關晶體管串聯耦接在相應位線和相應源極線之間，并且所述快閃單元晶體管的控制柵極可以耦接到多個控制線的相應控制線。
[0024]在讀操作中，讀電壓可以施加于所有控制線，字線使能電壓可以施加于一個選定字線，并且字線禁用電壓可以施加于未選擇的字線。字線使能電壓可以低于讀電壓，并且字線禁用電壓可以低于字線使能電壓。
[0025]存儲單元中的每一個都可以包括開關晶體管和電阻性元件。所述開關晶體管可以耦接在相應位線和相應源極線之間，并且所述開關晶體管的柵極可以耦接到相應字線。所述電阻性元件可以與所述開關晶體管串聯耦接在相應位線與相應源極線之間。
[0026]所述存儲單元陣列可以包括相變隨機存取存儲(PRAM)單元、電阻性隨機存取存儲(RRAM)單元或磁阻性隨機存取存儲(MRAM)單元。
[0027]所述存儲單元陣列可以包括自旋轉移力矩磁阻性隨機存取存儲(STT-MRAM)單元。
[0028]所述存儲器件可以是與至少一個處理器集成在單個芯片中的嵌入式非易失性存儲器件。
[0029]根據示例實施例，提供一種讀取存儲器件中數據的方法。所述存儲器件包括其中多個存儲單元以多個行和列的矩陣形式排列的存儲單元陣列，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，并且所述存儲單元被配置為由沿行方向延伸的多個字線逐行選擇。所述方法包括:生成響應于行地址信號選擇性地被激活的多個經解碼的行地址信號；響應于經解碼的行地址信號使能所述字線當中的一個選定字線；接收經解碼的行地址信號或所述字線的電壓作為浮置控制信號；以及響應于讀操作中的浮置控制信號，將源極線的一個選定源極線連接到源電壓，并且將所述一個選定源極線之外的未選擇的源極線從源電壓斷開連接以將未選擇的源極線浮置，所述一個選定源極線耦接到被耦接到所述一個選定字線的存儲單元。
[0030]所述源極線中的每一個可以耦接到一行的存儲單元，并且所述源極線中的每一個在讀操作中可以響應于浮置控制信號的一個浮置控制信號被浮置。
[0031]所述源極線中的每一個可以共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元，并且所述源極線中的每一個可以在讀操作中響應于所述浮置控制信號的兩個浮置控制信號被浮置。
[0032]所述方法還可以包括使用耦接在所述高電壓和所述源電壓之間的多個源極線驅動單元，取決于操作模式將高電壓施加于所述源極線。所述源極線驅動單元中的每一個可以響應于相應浮置控制信號連接到源電壓或從源電壓斷開連接。
[0033]所述存儲器件可以是包括閃存單元、相變隨機存取存儲(PRMA)單元、電阻性隨機存取存儲(RRAM)單元或磁阻性隨機存取存儲(MRAM)單元的非易失性存儲器件。
[0034]根據示例實施例，提供一種源極線浮置電路，其包括在存儲器件中，存儲器件包括其中多個存儲單元以多個行和列的矩陣形式排列的存儲單元陣列，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，所述存儲單元被配置為由沿行方向延伸的多個字線逐行選擇。所述源極線浮置電路包括分別直接接收經解碼的行地址信號或者所述字線的電壓作為浮置控制信號的多個浮置單元，所述經解碼的行地址信號響應于行地址信號選擇性地被激活，所述浮置單元被配置為在讀操作中響應于浮置控制信號控制所述源極線與所述源電壓之間的電連接。
[0035]浮置單元中的每一個可以直接耦接在所述源電壓和相應源極線之間。
[0036]浮置單元中的每一個可以直接耦接在所述源電壓和被配置為驅動相應源極線的源極線驅動單元之間。

【專利附圖】

【附圖說明】
[0037]從以下結合附圖的詳細說明中將更加清楚地理解本發(fā)明構思的示例實施例。
[0038]圖1是示出根據發(fā)明構思的示例實施例的存儲器件的框圖。
[0039]圖2是示出根據本發(fā)明構思的示例實施例的包括源極線浮置電路的存儲器件的電路圖。
[0040]圖3是示出根據本發(fā)明構思的另一示例實施例的包括源極線浮置電路的存儲器件的電路圖。
[0041]圖4是示出根據本發(fā)明構思的示例實施例的、讀取存儲器件中的數據的存儲器的流程圖。
[0042]圖5和圖6是示出包括在圖1中的存儲單元陣列中的閃存單元的示例的圖。
[0043]圖7和圖8是用于描述根據本發(fā)明構思的示例實施例的降低漏電流的圖。
[0044]圖9是示出包括在圖1中的存儲單元陣列中的電阻性存儲單元的示例的圖。
[0045]圖10是示出圖9的電阻性存儲單元中的單極電阻性元件的示例的圖。
[0046]圖11是示出圖9的電阻性存儲單元中的雙極電阻性元件的示例的圖。
[0047]圖12是示出包括在圖1中的存儲單元陣列中的自旋轉移力矩磁阻性隨機存取存儲(spin transfer torque magneto-resistive random access memory, STT-MRAM)單兀的示例的圖。
[0048]圖13和圖14是示出取決于寫數據的磁隧道結(magnetic tunnel junct1n,MTJ)元件的磁化方向的圖。
[0049]圖15至圖19是示出STT-MRAM單元中的MTJ元件的示例的圖。
[0050]圖20是示出圖1的存儲器件中的存儲單元陣列的示例的圖。
[0051]圖21是示出圖20的存儲單元陣列中的閃存單元的示例的圖。
[0052]圖22是示出圖1的存儲器件中的存儲單元陣列的示例的圖。
[0053]圖23和圖24是示出圖22的存儲單元陣列中的存儲單元的示例的圖。
[0054]圖25是示出根據本發(fā)明構思的示例實施例的源極線浮置電路的圖。
[0055]圖26是示出根據本發(fā)明構思的示例實施例的源極線驅動電路和源極線浮置電路的圖。
[0056]圖27和圖28是示出圖26的電路中的源極線驅動單元和源極線浮置單元的示例的電路圖。
[0057]圖29是示出用于生成提供給源極線驅動電路的驅動信號的電路的示例的電路圖。
[0058]圖30是示出圖1的存儲器件中的存儲單元陣列的示例的圖。
[0059]圖31是示出圖30的存儲單元陣列中的閃存單元的示例的圖。
[0060]圖32是用于描述在根據本發(fā)明構思的示例實施例的存儲器件中的讀操作的圖。
[0061]圖33是示出根據本發(fā)明構思的示例實施例的移動系統(tǒng)的框圖。
[0062]圖34和圖35是示出根據本發(fā)明構思的示例實施例的計算系統(tǒng)的框圖。

【具體實施方式】
[0063]將參考附圖更加充分地描述各種示例實施例，附圖中示出部分示例實施例。然而，本發(fā)明構思可以以許多不同形式具體實現而且不應當將本發(fā)明構思釋為限制為這里闡述的示例實施例。而是，提供這些示例實施例以使得本公開全面徹底并且將本發(fā)明構思的范圍充分地傳達給本領域技術人員。在附圖中，為了清楚起見，可能夸大層和區(qū)域的大小和相對大小。貫穿全文，相同標記指代同樣的元素。
[0064]應當理解，盡管這里可以使用術語第一、第二、第三等等用于描述各種元素，但是這些元素不應當受限于這些術語。這些術語用來將一個元素與其它元素區(qū)分開。因此，下面討論的第一元件能夠用術語第二元件而不脫離本發(fā)明構思的教導。如這里所使用的那樣，術語“和/或”包括一個或多個相關聯所列項的任一個或者它們的所有組合。
[0065]應當理解，當元件稱為是“連接”或者“耦接”到另一元件時，其可以直接連接或者耦接到另一個元件或者可以存在居間元件。相反，當元件稱為是“直接連接”或者“直接耦接”至另一元件時，不存在居間元件。其它用于描述元件之間關系的詞應當以類似方式解釋(例如，〃在...之間〃對“直接在...之間”，〃相鄰〃對〃直接相鄰〃等等)。
[0066]這里使用的術語僅用于描述特定示例實施例的目的，而不在于限制本發(fā)明構思。如這里所使用的那樣，單數形式“一”、“一個”和“該”是用來也包括復數形式，除非上下文清楚地表示不是如此。還將理解，術語“包括”和/或“包含”當在這里使用時指定所述特征、整體、步驟、操作、元件和/或組件的存在，但并不排除一個或多個其它特征、整體、步驟、操作、元件、組件或其群組的存在或添加。
[0067]除非另外定義，否則這里使用的全部術語(包括技術術語和科學術語)都具有本發(fā)明構思所屬領域的普通技術人員所通常理解的相同意義。還將理解，諸如通常使用的詞典中定義的那些術語的術語應當被解釋為具有與它們在相關技術中的意義一致的意義，并且除非這里明確定義如此，否則不應當解釋為理想化的或者過于形式的意義。
[0068]圖1是示出根據發(fā)明構思的示例實施例的存儲器件的框圖。
[0069]參考圖1，存儲器件1000可以包括存儲單元陣列100、行選擇電路(RSEL) 200、列選擇電路(CSEL) 300、源極線浮置電路(SLF) 400和電壓控制電路(VCON) 500。
[0070]存儲單元陣列100包括以多個行和多個列的矩陣形式排列的多個存儲單元MC。存儲單元MC耦接在沿行方向X延伸的多個源極線SLl?SLm與沿列方向Y延伸的多個位線BLl?BLn之間。存儲單元MC被沿行方向X延伸的多個字線WLl?WLm逐行選擇。
[0071]行選擇電路200生成多個經解碼的行地址信號，它們將響應于行地址信號RADD被選擇性地激活，并且行選擇電路200還響應于經解碼的行地址信號使能字線WLl?WLm當中的一個選定字線。如參考圖2和圖3所描述的那樣，行選擇電路200可以包括行解碼器、字線驅動電路等等。
[0072]在讀操作中，源極線浮置電路400將源極線SLl?SLm的一個選定源極線連接到源電壓，將除了所述一個選定源極線之外的未選擇的源極線從源電壓斷開連接以將未選擇的源極線浮置，其中所述一個選定源極線耦接到被耦接至所述一個選定字線的存儲單元。在下文中，所述源電壓假定為地電壓，但是所述源電壓可以取決于存儲器件1000的結構不同地確定。源極線浮置電路400可以利用通過源極線的這種選擇性浮置來降低漏電流，以增強讀操作的可靠性。
[0073]列選擇電路300響應于列地址信號CADD選擇位線BLl?BLn其中之一。列選擇電路300可以包括列解碼器、門電路等等。
[0074]圖1示出存儲單元陣列100的非限制結構，其中為了圖解方便起見，一個源極線耦接到與一行相應的存儲單元MC，并且本發(fā)明構思的選擇性浮置不局限于圖1的結構。例如，源極線浮置電路可以應用于這樣的結構:其中，源極線中的每一個共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相令的一個奇數編號行的存儲單元，如圖22中所示。
[0075]在部分示例實施例中，存儲單元還可以耦接到沿行方向延伸的多個控制線，如圖20和圖30中所示。而且，存儲單元還可以耦接到沿行方向延伸的多個擦除線，如圖32中所/Jn ο
[0076]電壓控制電路500可以被配置為根據操作模式提供各種電壓，操作模式諸如讀操作、寫操作、擦除操作等等。具體來說，電壓控制電路500可以包括如圖26所示的源極線驅動電路510和如圖29中所示的驅動信號生成電路520。
[0077]圖2是示出根據本發(fā)明構思的示例實施例的包括源極線浮置電路的存儲器件的電路圖。
[0078]參考圖2，存儲器件1001可以包括字線驅動電路210、行解碼器(XDEC) 220、源極線浮置電路401和存儲單元陣列100。字線驅動電路210和行解碼器220可以包括在圖1中的行選擇電路200中。圖1的部分組件在圖2中略去，并且可以略去重復的描述。
[0079]行解碼器220可以基于行地址信號RADD生成多個經解碼行地址信號DRAl?DRAm,以使得可以選擇性地僅激活與行地址信號RADD相應的一個經解碼的行地址信號。字線驅動電路210可以響應于經解碼的行地址信號DRA1、DRA2和DRAm使能字線WL1、WL2和WLm當中的一個選定字線。字線驅動電路210可以包括多個驅動單元211、212和213，并且驅動單元211、212和213中的每一個都可以響應于經解碼的行地址信號DRA1、DRA2和DRAm中的每一個來驅動每個字線。
[0080]源極線浮置電路401可以包括與源極線SL1、SL2和SLm的數目相應的多個浮置單元411,412和413。浮置單元411,412和413可以直接接收字線WLUWL2和WLm的電壓VffLU VffL2和VWLm作為浮置控制信號FC1、FC2和FCm以控制源極線SLl、SL2和SLm與諸如地電壓VGND這樣的源電壓之間的電連接。
[0081]當源極線SLl、SL2和SLm中的每一個耦接到一行的存儲單元時，如圖1和圖2中所示，浮置單元411、412和413中的每一個可以包括耦接在相應源極線與源電壓VGND之間的開關元件NT。例如，開關元件可以用N型金屬氧化物半導體(NMOS)晶體管實現。開關元件NT響應于與所述一行相應的浮置控制信號FC1、FC2或者FCm執(zhí)行開關操作。
[0082]例如，當行地址信號RADD相應于第二字線WL2時，僅第二經解碼行地址信號DRA2在邏輯高電平被激活，而其它經解碼行地址信號DRAl和DRAm在邏輯低電平被禁止。字線驅動電路210中的驅動單元211、212和213當中，僅第二驅動單元212響應于激活的第二經解碼行地址信號DRA2輸出字線使能電壓(例如，1.1V)，其它驅動單元211和213響應于禁止的經解碼行地址信號DRAl和DRAm輸出字線禁用電壓(例如，0V)。因此，僅第二浮置單元412中的開關元件NT被導通以將第二源極線SL2連接到源電壓VGND，而其它源極線SLl和SLm從源電壓VGND斷開連接以被浮置。
[0083]圖3是示出根據本發(fā)明構思的另一示例實施例的包括源極線浮置電路的存儲器件的電路圖。
[0084]參考圖3，存儲器件1002可以包括字線驅動電路210、行解碼器(XDEO220、源極線浮置電路402和存儲單元陣列100。圖3的存儲器件1002除了源極線浮置電路402之外，類似于圖2的存儲器件1001，并且可以略去重復的描述。
[0085]源極線浮置電路402可以包括與源極線SL1、SL2和SLm的數目相應的多個浮置單元411、412和413。浮置單元411、412和413可以直接接收經解碼的行地址信號DRAl、DRA2和DRAm作為浮置控制信號FC1、FC2和FCm以控制源極線SL1、SL2和SLm與源電壓之間的電連接。
[0086]當源極線SLl、SL3和SLm中的每一個耦接到一行的存儲單元時，如圖1和圖3中所示，浮置單元411、413和413中的每一個可以包括耦接在相應源極線與源電壓VGND之間的開關元件NT。例如，開關元件可以用NMOS晶體管實現。開關元件NT響應于與所述一行相應的浮置控制信號FC1、FC2或者FCm執(zhí)行開關操作。
[0087]例如，當行地址信號RADD相應于第二字線WL2時，僅第二經解碼行地址信號DRA2在邏輯高電平被激活，而其它經解碼行地址信號DRAl和DRAm在邏輯低電平被禁止。因此，僅第二浮置單元412中的開關元件NT被導通以將第二源極線SL2連接到源電壓VGND，并且其它源極線SLl和SLm從源電壓VGND斷開連接以被浮置。
[0088]如參考圖2和圖3所描述的那樣，根據本發(fā)明構思的示例實施例的源極線浮置電路401和402可以直接接收經解碼的行地址信號DRAl?DRAm或者字線電壓VWLl?VWLm作為浮置控制信號FCl?FCm。源極線浮置電路401和402可以響應于浮置控制信號FCl?FCm,分別控制源極線SLl?SLm電連接到源電壓VGND。通過這樣的源極線的選擇性浮置降低經過未選擇的存儲單元的漏電流，可以增強讀操作的可靠性。
[0089]生成經解碼的行地址信號DRAl?DRAm并且基于經解碼的行地址信號DRAl?DRAm選擇性使能字線WLl?WLm是執(zhí)行讀操作不可避免需要的。源極線浮置電路401和402可以執(zhí)行選擇性浮置源極線SLl?SLm而無需額外的解碼過程，并且因此可以增強讀操作的可靠性而不降低讀速度。
[0090]圖4是示出根據本發(fā)明構思的示例實施例的、讀取存儲器件中的數據的存儲器的流程圖。
[0091]參考圖1至圖4，行選擇電路200中的行解碼器220可以生成多個經解碼的行地址信號DRA1、DRA2和DRAm，它們響應于行地址信號RADD被選擇性地激活(S100)。經解碼的行地址信號DRAl、DRA2和DRAm的數目可以相應于字線WLl、WL2和WLm的數目。經解碼的行地址信號DRAl、DRA2和DRAm當中，與行地址信號RADD相應的一個經解碼的行地址信號可以在第一邏輯電平處(例如，邏輯高電平)被激活，其它經解碼的行地址信號可以在第二邏輯電平(例如，邏輯低電平)處被禁止。
[0092]字線驅動電路210可以響應于經解碼的行地址信號DRAl?DRAm使能字線WL1、WL2和WLm當中的一個選定字線(S200)。字線驅動電路210可以包括多個驅動單元211、212和213，并且驅動單元211、212和213中的每一個都可以響應于經解碼的行地址信號DRA1、DRA2和DRAm中的每一個來驅動每個字線。字線驅動電路210中的驅動單元211、212和213當中，字線使能電壓(例如，1.1V)可以被施加于與激活的經解碼行地址信號相應的所述一個選定字線，而字線禁用電壓(例如，0V)可以施加于其它字線。
[0093]源極線浮置電路400可以接收經解碼的行地址信號DRAl、DRA2和DRAm或者字線電壓VWL1、VWL2和VWLm作為浮置控制信號FC1、FC2和FCm (S300)。源極線浮置電路401可以接收經解碼的行地址信號DRA1、DRA2作為浮置控制信號FC1、FC2和FCm，如圖2中所示，或者源極線浮置電路402可以接收字線電壓VWLl、VWL2和VWLm作為浮置控制信號FCl、FC2和FCm，如圖3中所示。
[0094]響應于讀操作中的浮置控制信號FCl、FC2和FCm，源極線浮置電路400可以將源極線SL1、SL2和SL3的一個選定源極線連接到源電壓VGND并且將除了所述一個選定源極線之外的未選擇源極線從源電壓VGND斷開連接以將未選擇的源極線浮置(S400)。例如，源電壓VGND可以具有OV電平，或者除了 OV之外的預定電平。
[0095]為此，通過將未選擇的源極線浮置，可以降低經過耦接到未選擇的源極線的未選擇的存儲單元的漏電流。
[0096]圖5和圖6是示出包括在圖1中的存儲單元陣列中的閃存單元的示例的圖。
[0097]圖1中的存儲單元陣列100中的每個存儲單元MC可以是閃存單元601，如圖5和圖6中所示。閃存單元601可以包括耦接在相應位線BLj和相應源極線SLi之間的快閃單元晶體管FCT?？扉W單元晶體管FCT的柵極CG可以耦接到相應字線WLi。圖5示出快閃單元晶體管FCT的示例結構的剖視圖，圖6示出快閃單元晶體管FCT的等效電路。
[0098]為了形成快閃單元晶體管FCT，源極區(qū)域S和漏極區(qū)域D可以形成在半導體襯底的上部，并且浮置柵極FG和控制柵極CG可以堆疊在源極區(qū)域S與漏極區(qū)域D之間的襯底上。諸如氧化層/氮化層/氧化層(oxide/nitride/oxide,0N0)層之類的介電層可以形成在浮置柵極FG與控制柵極CG之間，并且隧道氧化物層可以形成在浮置柵極CG與襯底的上表面之間。源極區(qū)域S、控制柵極CG和漏極區(qū)域D可以分別使用垂直觸點VC1、VC2和VC3電連接到源極線SL1、字線WLi和位線BLj。沿列方向延伸的位線(BLj)可以形成在與沿行方向延伸的源極線SLi和字線WLi不同的金屬層中。可以通過控制施加于源極線SL1、字線WLi和位線BLj的電壓來執(zhí)行閃存單元601的讀操作、寫操作和擦除操作。
[0099]圖7和圖8是用于描述根據本發(fā)明構思的示例實施例的降低漏電流的圖。
[0100]參考圖7和圖8，位線BLj用預充電電壓Vpre預充電。在頁打開操作的情況下，可以相對于多個位線同時執(zhí)行讀操作。在位線BLj被預充電之后，讀電壓Vread被施加于選定字線WL2，而截至電壓Voff被施加于未選擇的字線WLl、WL3和WLm。讀電壓Vread具有這樣的電壓電平:使得具有相對較高閾值電壓的導通單元(on-cell)可以被導通，而具有相對較低閾值電壓的截止單元(off-celI)可以被截止。截止電壓Voff具有使得導通單元和截止單元都可以被截止的電壓電平。
[0101]漏電流Ik可以流經未選擇的存儲單元，即使截止電壓Voff被施加于未選擇的字線WL1、WL3和WLm以使得未選擇的存儲單元截止也是如此。大量存儲單元被耦接到一個位線BLj，因此即使經過一個存儲單元的每個漏電流Ik都足夠小到幾nA (納安)，漏電流Ik的總和也可以增加到幾μ A (微安)。漏電流隨著操作溫度升高而升高，因此確定選定存儲單元是導通單元還是截止單元的可靠性，也就是說，讀數據的可靠性可能降低，特別在高溫下。
[0102]圖8示出根據本發(fā)明構思的示例實施例的、當選定的存儲單元是導通單元時的第一位線電壓Con、當選定的存儲單元是截止單元并且所有源極線SL1、SL2、SL3和SLm都連接到源電壓時的第二位線電壓Coffl、以及當選定的存儲單元是截止單元并且僅選定的源極線SL2連接到源電壓而未選擇的源極線SL1、SL3和SLm被浮置時的第三位線電壓Coff2。如圖8中所示，通過選擇性浮置源極線降低漏電流Ik，讀感測容限(margin) SM2與傳統(tǒng)讀感測容限SMl相比較可以增加。
[0103]圖9是示出包括在圖1中的存儲單元陣列中的電阻性存儲單元的示例的圖。
[0104]參考圖9，電阻性存儲單元602可以包括電阻性元件RE和開關晶體管ST，它們串聯耦接在相應位線BLj與相應源極線SLi之間。開關晶體管ST的柵極耦接到相應字線WLi。
[0105]圖9的電阻性存儲單元602可以通過控制施加于位線BLj和源極線CLi的電壓來確定電阻性元件RE的電阻分布。當電阻性元件RE是雙極型以及單極型時可以采用圖9的電阻性存儲單元602的結構。
[0106]當電阻性元件RE是單極型時，可以通過施加的電壓的幅度控制電阻性元件RE的阻抗值。當電阻性元件RE是雙極型時，可以通過施加的電壓的方向(也即極性)以及施加的電壓的幅度控制電阻性元件RE的阻抗值?？梢酝ㄟ^將電壓施加到位線BLj和源極線SLi執(zhí)行寫操作，由此控制電阻性元件RE的兩端之間的電壓差或者控制流經電阻性元件RE的電流。
[0107]圖10是示出圖9的電阻性存儲單元中的單極電阻性元件的示例的圖。
[0108]參考圖10，電阻性元件REl可以包括第一電極E1、第二電極E2和電極El與E2之間的電阻性材料。電極El和E2可以用諸如鉭(Ta)、鉬(Pt))、等等之類的金屬形成。電阻性材料可以包括諸如氧化鈷之類的過渡金屬氧化物(VR)或者諸如鍺銻碲(GST)等等之類的相變材料。取決于加熱時間和/或加熱溫度相變材料可以是非晶狀態(tài)或者結晶狀態(tài)，因此相變材料可以根據相位改變而改變其阻抗。
[0109]使用相變材料的PRAM、使用具有可變阻抗材料的RRAM以及使用鐵磁材料的MRAM可以彼此相區(qū)別，并且它們可以集中稱作電阻性存儲器。根據本發(fā)明構思的示例實施例使用選擇性浮置源極線的方法和器件可以應用于包括PRAM、RRAM和MRAM的各種電阻性存儲器。
[0110]圖11是示出圖9的電阻性存儲單元中的雙極電阻性元件的示例的圖。
[0111]參考圖11，電阻性元件RE2可以包括第一電極E1、第二電極E2、電極EI與E2之間的非歐姆材料(NOM)和電阻性材料(RM)。在這種情況下，可以通過施加反向電壓到電極El和E2來對導通狀態(tài)和截止狀態(tài)編程或者寫入存儲單元中。換句話說，可以根據施加的電壓的極性確定導通狀態(tài)和截止狀態(tài)。
[0112]圖12是示出包括在圖1中的存儲單元陣列中的自旋轉移力矩磁阻性隨機存取存儲(spin transfer torque magneto-resistive random access memory, STT-MRAM)單兀的示例的圖。
[0113]參考圖12，STT-MRAM單元可以包括磁隧道結(MTJ)元件和單元晶體管ST。單元晶體管ST的柵極耦接到相應字線WLi，單元晶體管ST的第一電極經由MTJ元件耦接到相應位線BLj，單元晶體管ST的第二電極耦接到相應源極線SLi。
[0114]MTJ元件可以包括被釘扎層13、自由層11和在兩個層11和13之間的阻擋層12。根據寫入的數據，被釘扎層13的磁化方向是固定的但是自由層11的磁化方向可以在與被釘扎層13的磁化方向相同方向或者相反方向之間變化。在一個不例實施例中，反鐵磁層還可以包括在MTJ元件中以強制被釘扎層13的磁化方向。
[0115]例如，為了執(zhí)行STT-MRAM單元的寫操作，高電平電壓被施加于字線WLi以導通單元晶體管ST，并且寫電流被施加以在位線BLj與源極線SLi之間流動。
[0116]例如，為了執(zhí)行STT-MRAM單元的讀操作，高電平電壓被施加于字線WLi以導通單元晶體管ST，讀電流被施加以從位線BLj流到源極線SLi，并且阻抗值被測量以確定存儲在MTJ元件中的數據。
[0117]圖13和圖14是示出取決于寫數據的磁隧道結(magnetic tunnel junct1n,MTJ)的磁化方向的圖。
[0118]MTJ元件的阻抗值可以根據自由層11的磁化方向而改變。當讀電流I (A)被施加于MTJ元件時，將輸出取決于MTJ元件的阻抗值的數據電壓。讀電流I (A)的幅度遠小于寫電流的幅度，因此自由層的磁化方向將不因為讀電流I (A)而改變。
[0119]參考圖13，自由層11的磁化方向可以平行于被釘扎層13的磁化方向布置。在這種情況下，MTJ元件具有相對較小的阻抗值并且通過施加讀電流I (A)可以讀出數據‘O’。
[0120]參考圖14，自由層11的磁化方向可以與被釘扎層13的磁化方向相反布置。在這種情況下，MTJ元件具有相對較大的阻抗值并且通過施加讀電流I (A)可以讀出數據‘I’。
[0121]在這樣的讀操作中，由于通過耦接到未選擇的字線和未選擇的源極線的存儲單元的漏電流而可能降低讀數據的可靠性。根據本發(fā)明構思的示例實施例，通過選擇性浮置源極線可以降低漏電流并且由此可以提高讀操作的可靠性。
[0122]圖15至圖19是示出STT-MRAM單元中的MTJ元件的示例的圖。
[0123]圖15和圖16示出與施加的電流的方向垂直于易磁化軸的情況相應的、具有水平磁化的MTJ元件的示例。
[0124]參考圖15，MTJ元件20可以包括自由層21、阻擋層22、被釘扎層23和釘扎層24。
[0125]自由層21可以包括具有可變磁化方向的材料。自由層21的磁化方向可以取決于內部和/或外部電因素和/或磁因素而變化。自由層21可以用包括鈷(Co)、鐵(Fe)和鎳(Ni)至少其中之一的鐵磁材料實現。例如，自由層21可以包括FeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、EuO和Y3Fe5012至少其中之一。
[0126]阻擋層22可以具有比自旋擴散距離短的寬度(spin diffus1n distance)。阻擋層22可以用非磁材料實現。例如，阻擋層22可以包括Mg、T1、Al、MgZn或者MgB的氧化物和Ti或者V的氮化物至少其中之一。
[0127]被釘扎層23可以具有通過釘扎層24固定的磁化方向。被釘扎層23可以利用鐵磁材料實現。例如，被釘扎層23可以包括FeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb, Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、EuO 和 Y3Fe5012 至少其中之一。
[0128]釘扎層24可以用反鐵磁材料實現。例如，釘扎層24可以包括PtMn、IrMn、MnO、MnS, MnTe、MnF2、FeC12、FeO、CoC12、CoO、NiC12、N1 和 Cr 至少其中之一。
[0129]當自由層和被釘扎層用鐵磁材料實現時，在鐵磁材料的邊緣部分可以生成雜散場(stray field)。雜散場可以降低自由層中的磁阻或者增加阻磁性，由此導致不對稱的開關。因此，MTJ元件可能需要用于降低或者控制由于鐵磁材料造成的雜散場的結構。
[0130]參考圖16，MTJ元件30中的固定層33可以利用合成反鐵磁(SAF)實現。固定層33可以包括被釘扎層33_1、阻擋層33_2和釘扎層33_3。被釘扎層33_1和釘扎層33_3中的每一個可以包括 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、Eu0 和 Y3Fe5012 至少其中之一。被釘扎層 33_1和釘扎層33_3的磁化方向可以彼此不同，并且被釘扎層33_1和釘扎層33_3的磁化方向可以分別是固定的。阻擋層33_2可以包括Ru。
[0131]圖17示出相應于施加的電流平行于易磁化軸的情況的、具有垂直磁化的MTJ元件的示例。
[0132]參考圖17，MTJ元件40包括自由層41、阻擋層42和被釘扎層43。當自由層41的磁化方向平行于被釘扎層43的磁化方向時MTJ元件40具有相對較小的阻抗，而當自由層41的磁化方向與被釘扎層43的磁化方向相反時MTJ元件40具有相對較大的阻抗。所述數據可以存儲為阻抗值。
[0133]例如，為了實現具有垂直磁化的MTJ元件40，自由層41和被釘扎層43可以利用具有較高磁各向異性能量的材料實現，諸如非晶稀土元素的合金、像(Co/Pt)n和(Fe/Pt)n這樣的多層薄膜、具有LlO結晶結構的超晶材料。自由層41可以是包括Fe、Co、N1、Pa和Pt至少其中之一的有序合金。例如，自由層41可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金和Co-N1-Pt合金至少其中之一。量子化學上，這樣的合金可以是 Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或者 Co30Ni20Pt50。
[0134]被釘扎層43可以是包括Fe、Co、N1、Pa和Pt至少其中之一的有序合金。例如，被釘扎層43可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金和Co-N1-Pt合金至少其中之一。量子化學上，這樣的合金可以是Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50 或者 Co30Ni20Pt50。
[0135]圖18和圖19示出具有兩個被釘扎層和兩個阻擋層以自由層為中心的結構的雙MTJ元件的示例。
[0136]參考圖18，形成水平磁化的雙MTJ元件50可以包括第一被釘扎層51、第一阻擋層52、自由層53、第二阻擋層54和第二被釘扎層55。形成各個層的材料可以與圖15中的自由層21、阻擋層22和被釘扎層23的材料相同或者類似。
[0137]在一個示例實施例中，當第一被釘扎層51的磁化方向固定與第二被釘扎層55的磁化方向相反時，由于第一被釘扎層51和第二被釘扎層55造成的磁場可能會相消干涉。因此，可以使用比單MTJ元件小的寫電流在雙MTJ元件50中寫數據。而且，因為MTJ元件50由于第二阻擋層54而提供較大的阻抗值，所以可以從雙MTJ元件中讀取精確數據。
[0138]參考圖19，形成垂直磁化的雙MTJ元件60可以包括第一被釘扎層61、第一阻擋層62、自由層63、第二阻擋層64和第二被釘扎層65。形成各個層的材料可以與圖15中的自由層41、阻擋層42和被釘扎層43的材料相同或者類似。
[0139]在一個示例實施例中，當第一被釘扎層61的磁化方向固定與第二被釘扎層65的磁化方向相反時，由于第一被釘扎層61和第二被釘扎層65造成的磁場可能會相消干涉。因此，可以使用比單MTJ元件小的寫電流在雙MTJ元件60中寫數據。
[0140]圖20是示出圖1的存儲器件中的存儲單元陣列的示例的圖，并且圖21是示出圖20的存儲單元陣列中的閃存單元的示例的圖。
[0141]如圖1中的存儲單元陣列100，存儲單元陣列101可以具有這樣的結構:源極線中的每一個都耦接到一行的存儲單元。參考圖20，存儲單元陣列101包括以多個行和多個列的矩陣形式排列的多個存儲單元MC。存儲單元MC耦接在沿行方向X延伸的多個源極線SLl?SLm與沿列方向Y延伸的多個位線BLl?BLn之間。存儲單元MC被沿行方向X延伸的多個字線WLl?WLm逐行選擇。此外，存儲單元MC耦接到沿行方向X延伸的多個控制線CLl ?CLm。
[0142]參考圖21，閃存單元603可以包括快閃單元晶體管FCT和開關晶體管ST，它們串聯耦接在相應位線BLj與相應源極線SLi之間。開關晶體管ST的柵極耦接到相應字線WLi，并且快閃單元晶體管FCT的控制柵極耦接到相應控制柵極CLi。取決于讀操作、寫操作和擦除操作的電壓通過控制線CLi被施加于快閃單元晶體管FCT的控制柵極。開關晶體管ST可以用具有相對較低的耐電壓的低電壓晶體管實現。在這種情況下，通過施加相對較低的電壓到字線WLi可以減少用于選擇存儲單元603的時間，并且由此可以提高存儲器件的性倉泛。
[0143]例如，可以增加開關晶體管的柵極的長度，也就是說，在柵極下方形成的溝道的長度，以降低漏電流。但是，在這種情況下，會顯著增加存儲單元陣列的大小，因為許多存儲單元集成在存儲單元陣列中。因此，通過根據本發(fā)明構思的示例實施例選擇性浮置源極線，可以提高讀操作的可靠性而不增加存儲單元陣列的大小。
[0144]圖22是示出圖1的存儲器件中的存儲單元陣列的示例的圖，并且圖23和圖24是示出圖22的存儲單元陣列中的存儲單元的示例的圖。
[0145]與圖20的存儲單元101相比較，圖20中每一個源極線都耦接到一行的存儲單元，圖22的存儲單元陣列102可以具有這樣的結構:每一個源極線共同耦接到一行偶數編號行的存儲單元和與該偶數編號行相鄰的一行奇數編號行的存儲單元。
[0146]參考圖22，存儲單元陣列102包括以多個行和多個列的矩陣形式排列的多個存儲單元MC。存儲單元MC耦接在沿行方向X延伸的多個源極線SLl?SLm與沿列方向Y延伸的多個位線BLl?BLn之間。存儲單元MC被沿行方向X延伸的多個字線WLl?WL2m逐行選擇。
[0147]參考圖23，與奇數編號行相應的第一存儲單元604和與相鄰偶數編號行相應的第二存儲單元605可以共同耦接到一個源極線SLi。存儲單元604和605中的每一個都可以包括快閃單元晶體管FCT。兩個快閃單元晶體管FCT耦接在相應位線BLj與相應源極線SLi之間?？扉W單元晶體管FCT的控制柵極分別耦接到相應字線WL21-l和WL2i。
[0148]參考圖24,與一奇數編號行相應的第一存儲單兀606和與相鄰偶數編號行相應的第二存儲單元607可以共同耦接到一個源極線SLi。存儲單元606和607中的每一個都可以包括開關晶體管ST和電阻性元件RE。每個開關晶體管ST和每個電阻性元件RE串聯耦接在相應位線BLj與相應源極線SLi之間。開關晶體管ST的柵極分別耦接到相應字線WL21-l 和 WL2i0
[0149]為此，與這兩個相鄰行相應的存儲單元可以共同耦接到一個源極線，并且通過降低用于控制存儲單元陣列的操作的外圍電路的大小，可以降低存儲器件的集成度。
[0150]圖25是示出根據本發(fā)明構思的示例實施例的源極線浮置電路的圖。
[0151 ] 源極線浮置電路403可以應用于圖22的存儲單元陣列，其中源極線中的每一個都共同耦接到一個偶數編號行的存儲單元和與該偶數編號行相鄰的一個奇數編號行的存儲單元。
[0152]參考圖24，源極線浮置電路403可以包括與源極線SL1、SL2和SLm的數目相應的多個浮置單元421、422和423。如參考圖2和圖3所描述的那樣，浮置單元421、422和423可以直接接收經解碼的行地址信號DRAl?DRA2m或者字線電壓VWLl?VWL2m作為用于控制源極線SLl?SLm與諸如地電壓VGND這樣的源電壓之間的電連接的浮置控制信號FCl?FCm。
[0153]浮置單元421、422和423中的每一個都可以包括或門LG和開關元件NT?；蜷TLG對與奇數編號行和偶數編號行相應的兩個浮置控制信號FC21-l和FC2i (i=l, 2，…，m)執(zhí)行或邏輯操作。開關元件NT耦接在相應源極線SLi和源電壓VGND之間。開關元件NT響應于或門LG的輸出執(zhí)行開關操作。因此，通過奇數編號字線WL21-l和偶數編號字線WL2i其中之一導通開關晶體管NT以使得相應源極線SL2i可以耦接到源電壓VGND而其它源極線可以被浮置
[0154]圖26是示出根據本發(fā)明構思的示例實施例的源極線驅動電路和源極線浮置電路的圖。
[0155]源極線驅動電路510還可以包括在存儲器件中，而且例如，源極線驅動電路510可以包括在圖1中的電壓控制電路500中。源極線驅動電路510可以包括被配置為取決于操作模式將高電壓VSL施加到源極線SL1、SL2和SLm的多個源極線驅動單元511、512和513。源極線浮置電路404可以包括被配置為控制選擇性浮置源極線SL1、SL2和SLm的多個浮置單元(FU)441、442和443。如圖26中所示，浮置單元441、442和443中的每一個都可以耦接在源電壓VGND與每一個源極線驅動單元511、512和513之間。浮置單元441、442和443可以具有類似于參考圖2、圖3和圖25描述的那些結構。
[0156]圖27和圖28是示出圖26的電路中的源極線驅動單元和源極線浮置單元的示例的電路圖。
[0157]參考圖27，每個源極線驅動單元514都可以包括上拉晶體管NU和下拉晶體管ND。下拉晶體管ND耦接在源電壓VGND與相應源極線SLi之間，而且下拉晶體管ND的柵極接收驅動信號XG。上拉晶體管NU耦接在高電壓VSL與相應源極線SLi之間，而且上拉晶體管NU的柵極接收驅動信號XG的反相信號XGB。
[0158]每個浮置單元444可以包括與下拉晶體管ND串聯耦接在相應源極線SLi與源電壓VGND之間的開關元件NT。圖27中的浮置單元444可以應用于如參考圖2和圖3描述的每一個源極線都耦接到一行的存儲單元的存儲單元陣列。開關元件NT可以響應于與所述一行相應的浮置控制信號FCi而導通。
[0159]上拉晶體管NU和下拉晶體管ND可以利用具有相對較聞耐電壓的聞電壓晶體管實現，而開關元件NT可以利用具有相對較低耐電壓的低電壓晶體管實現。在這種情況下，通過利用具有快速開關速度的低電壓晶體管實現開關元件NT，由于選擇性浮置源極線而可以提高讀操作的可靠性而不降低讀速度。
[0160]圖28中的浮置單元445可以應用于每一個源極線共同耦接到如參考圖22描述的一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元的存儲單元陣列。源極線驅動單元514與參考圖27描述的源極線驅動單元513相同。
[0161]每個浮置單元445都可以包括或門LG和開關元件NT?；蜷TLG對與所述奇數編號行和所述相鄰偶數編號行相應的兩個浮置控制信號FC21-l和FC2i執(zhí)行或邏輯操作。開關元件NT與下拉晶體管ND串聯耦接在相應源極線SLi與源電壓VGND之間。換句話說，開關元件NT與源極線驅動單元514串聯耦接在高電壓VSL與源電壓VGND之間。開關元件NT響應于或門LG的輸出而導通。
[0162]即使或門LG接收到如圖28中輸入的兩個控制浮置信號FC2i_l和FC2i，或門LG還可以接收其它信號。例如，擦除使能信號也可以輸入到或門LG以使得地電壓VGND可以在擦除操作中施加于源極線。
[0163]如參考圖27描述的那樣，上拉晶體管NU和下拉晶體管ND可以利用具有相對較高耐電壓的高電壓晶體管實現，而開關元件NT可以利用具有相對較低耐電壓的低電壓晶體管實現。而且，或門LG可以利用低電壓晶體管實現。在這種情況下，通過利用具有快速操作速度的低電壓晶體管實現浮置單元445，由于選擇性浮置源極線而可以提高讀操作的可靠性而不降低讀速度。
[0164]圖29是示出用于生成提供給源極線驅動電路的驅動信號的電路的示例的電路圖。
[0165]參考圖29，驅動信號生成電路520可以包括第一邏輯門LGl、第二邏輯門LG2、倒相器INV和放大器521。放大器521可以包括耦接在電源電壓VGG和VSS之間的PMOS晶體管Pl和P2以及NMOS晶體管NI和N2，如圖29所示。第一邏輯門LGl可以是對讀使能信號RD和測試使能信號TS執(zhí)行或非(NOR)邏輯操作的或非門。讀使能信號RD可以在讀模式下在邏輯高電平處被激活，并且測試使能信號TS可以在測試模式下在邏輯高電平處被激活。第二邏輯門LG2可以是對第一邏輯門LGl的輸出和源極線選擇信號SLS執(zhí)行與(AND)邏輯操作的與門。第二邏輯門LGl的輸出和倒相器INV的反相輸出可以提供為放大器521的輸入。
[0166]當在讀操作中讀使能信號RD被激活時，無論其它信號TS和SLS，第二邏輯門LG2的輸出都可以在邏輯低電平，第一 NMOS晶體管NI導通且第二 NMOS晶體管N2截止。因此，驅動信號XG具有高電壓電平VGG，而反相的驅動信號XGB具有低電壓電平VSS。
[0167]再次參考圖27和圖28，響應于驅動信號XG和反相的驅動信號XGB，在讀操作中上拉晶體管NU截止且下拉晶體管ND導通以將源極線SLi連接到浮置單元444和445。如上所述，浮置單元444和445可以響應于一個浮置控制信號FCi或者兩個浮置控制信號FC2i_l和FC2i執(zhí)行選擇性浮置源極線。
[0168]圖30是示出圖1的存儲器件中的存儲單元陣列的示例的圖，而圖31是示出圖30的存儲單元陣列中的閃存單元的示例的圖。
[0169]如圖22的存儲單元陣列102，圖30的存儲單元陣列103可以具有這樣的結構:其中源極線中的每一個都共同耦接到一個偶數編號行的存儲單元和與該偶數編號行相鄰的一個奇數編號行的存儲單元。
[0170]參考圖30，存儲單元陣列103包括以多個行和多個列的矩陣形式排列的多個存儲單元MC。存儲單元MC耦接在沿行方向X延伸的多個源極線SLl?SLm與沿列方向Y延伸的多個位線BLl?BLn之間。存儲單元MC被沿行方向X延伸的多個字線WLl?WL2m逐行選擇。此外，存儲單元MC耦接到沿行方向X延伸的多個控制線CLl?CL2m。
[0171]參考圖31，與奇數編號行相應的第一存儲單元608和與相鄰偶數編號行相應的第二存儲單元609可以共同耦接到一個源極線SLi。存儲單元608和609中的每一個都可以包括開關晶體管ST和快閃單元晶體管FCT。每個開關晶體管ST和每個快閃單元晶體管FCT串聯耦接在相應位線BLj與相應源極線SLi之間。開關晶體管ST的柵極分別耦接到相應字線WL21-l和WL2i?？扉W單元晶體管FCT的控制柵極分別耦接到控制線CL2i_l和CL2i。如上所述，對于讀操作、寫操作、擦除操作等等，各種電壓可以通過控制線CL21-l和CL2i施加于控制柵極。
[0172]開關晶體管ST可以用具有相對較低的耐電壓的低電壓晶體管實現。在這種情況下，通過施加相對較低的電壓到字線WLi可以減少用于選擇存儲單元的時間，并且由此可以提高存儲器件的性能。此外，通過將一個源極線耦接到與兩個相鄰行相應的存儲單元，可以減小用于控制存儲單元陣列的操作的外圍電路的大小。
[0173]圖32是用于描述在根據本發(fā)明構思的示例實施例的存儲器件中的讀操作的圖。
[0174]圖32示出類似于如參考圖30和31描述的那些結構。存儲單元陣列104還可以耦接到用于將擦除電壓施加到擦除柵極的多個擦除線ELl和EL2。假設選擇耦接在第一字線WLl和第二位線BL2之間的存儲單元用于讀取其中的數據。
[0175]在讀操作中，讀電壓(例如，1.5V)預先施加給所有控制線CL1、CL2、CL3和CL4。與列地址CADD相應的第二位線BL2用預充電電壓(例如，0.5V)預充電，并且未選擇的位線BLl保持放電的電壓電平(例如,OV )。字線使能電壓(例如，1.1V )施加于與行地址RADD相應的第一字線，并且字線禁用電壓(例如，0V)被施加于未選擇的字線WL2、WL3和WL4。為此，相對較高的讀電壓可以預先施加于快閃單元晶體管的控制柵極，而相對較低的字線使能電壓可以施加于所選擇的具有快速開關速度的單元晶體管的柵極以提高讀速度。
[0176]此外，使用上面描述的源極線浮置電路，所選擇的源極線SLl連接到源電壓(例如，0V)，并且未選擇的源極線SL2可以被浮置以降低流經未選擇的存儲單元的漏電流，由此提高讀操作的可靠性。
[0177]圖33是示出根據本發(fā)明構思的示例實施例的移動系統(tǒng)的框圖。
[0178]參考圖33，移動系統(tǒng)1100包括應用處理器1110、連接單元1120、用戶界面1130、非易失性存儲器件1140、存儲器件1150和電源1160。在部分實施例中，移動系統(tǒng)1100可以是移動電話、智能電話、個人數字助理(PDA)、便攜式多媒體播放器(PMP)、數字相機、音樂播放器、便攜式游戲機、導航系統(tǒng)等等。
[0179]應用處理器1110可以運行應用，諸如web瀏覽器、游戲應用、視頻播放器等等。在部分實施例中，應用處理器1110可以包括單核或者多核。例如，應用處理器1110可以是多核處理器，諸如雙核處理器、四核處理器、六核處理器等等。應用處理器1110可以包括內部高速緩存或者外部高速緩存。
[0180]連接單元1120可以與外部設備執(zhí)行有線或無線通信。例如，連接單元1120可以執(zhí)行以太網通信、近場通信(NFC)、射頻標識符(RFID )通信、移動電信、存儲卡通信、通用串行總線(USB)通信等等。在部分實施例中，連接單元1120可以包括支持通信的基帶芯片組，諸如全球移動通信系統(tǒng)(GSM)、通用分組無線服務(GPRS)、寬帶碼分多址(WCDMA)、高速下行鏈路/上行鏈路分組訪問(HSxPA)等等。
[0181]存儲器件1150可以存儲由應用處理器1110處理的數據或者可以操作為工作存儲器(working memory)0例如，存儲器件1150可以是動態(tài)隨機存取存儲器，諸如DDR SDRAM、LPDDR SDRAM, GDDR SDRAM、RDRAM等等，或者可以是任意易失性存儲器件。
[0182]非易失性存儲器件1140可以包括根據如上所述的本發(fā)明構思的示例實施例的源極線浮置電路(SLF)400。非易失性存儲器件1140可以存儲用于引導移動系統(tǒng)1100的引導代碼。例如，非易失性存儲器件1140可以是電可擦可編程只讀存儲器(EEPR0M)、閃存、相變隨機存取存儲器(PRAM)、阻抗隨機存取存儲器(RRAM)、nano浮置柵極存儲器(NFGM)、聚合物隨機存取存儲器(PoRAM)、磁隨機存取存儲器(MRAM)、鐵電隨機存取存儲器(FRAM)等等。
[0183]用戶界面1130可以包括諸如小鍵盤、觸摸屏等等這樣的至少一個輸入設備，和諸如揚聲器、顯示設備等等之類的至少一個輸出設備。電源1160可以向移動系統(tǒng)1100提供電源電壓。在一些實施例中，移動系統(tǒng)1100還可以包括相機圖像處理器(CIS)和/或存儲器件，諸如存儲卡、固態(tài)驅動器(SSD )、硬盤驅動器(HDD )、⑶-ROM等等。
[0184]在部分實施例中，移動系統(tǒng)1100和/或移動系統(tǒng)1100的組件可以以各種形式封裝，諸如層疊封裝(package on package, PoP)、球柵陣列封裝(ball grid array,BGA)、芯片尺寸封裝(chip scale package, CSP)、有引線塑封載體(plastic leaded chipcarrier, PLCC)、塑料雙列直插式封裝(plastic dual in-line package, FOIP)、晶片包中管芯封裝(die in waffle pack)、晶片形式的管芯封裝(die in wafer fand/orm)、板上芯片技術(chip on board, COB)、陶瓷雙列直插式封裝(ceramic dual in-line package,CERDIP)、塑料公制四方扁平封裝(plastic metric quad flat pack, MQFP)、薄型四方扁平封裝(thin quad flat pack, TQFP)、小外型封裝(small outlin e, S0IC)、縮小外型封裝(shrink small outline package, SS0P)、薄型小尺寸封裝(thin small outline, TSOP)>薄型四方扁平封裝(thin quad flat pack, TQFP)、系統(tǒng)級封裝(system in package,SIP)、多芯片封裝(multi chip package,MCP)、晶片級制造封裝(wafer-level fabricatedpackage, WFP)、晶片級處理堆棧封裝(wafer-level processed stack package, WSP)等等之類。
[0185]圖34和圖35是示出根據本發(fā)明構思的示例實施例的計算系統(tǒng)的框圖。
[0186]參考圖34，計算系統(tǒng)1200包括處理器1210、輸入/輸出集線器(1H) 1220、輸入/輸出控制器集線器(ICH) 1230、至少一個存儲器模塊1240和圖形卡1250。在部分實施例中，計算系統(tǒng)1200可以是個人計算機(PC)、服務器計算機、工作站、膝上型計算機、移動電話、智能電話、個人數字助理(PDA )、便攜式多媒體播放器(PMP )、數字相機、數字電視、機頂盒、音樂播放器、便攜式游戲機、導航系統(tǒng)等等。
[0187]處理器1210可以執(zhí)行各種計算功能，諸如運行用于執(zhí)行特定計算或者任務的特定軟件。例如，處理器1210可以是微處理器、中央處理單元(CPU)、數字信號處理器等等之類。在部分實施例中，處理器1210可以包括單核或者多核。例如，應用處理器1210可以是多核處理器，諸如雙核處理器、四核處理器、六核處理器等等。盡管圖34示出包括一個處理器1210的計算系統(tǒng)1200，但是在部分實施例中，計算系統(tǒng)1200可以包括多個處理器。應用處理器1210可以包括內部高速緩存或者外部高速緩存。
[0188]處理器1210可以包括用于控制存儲器模塊1240的操作的存儲器控制器1211。包括在處理器1210中的存儲器控制器1211可以稱作集成存儲器控制器(MC)。存儲器控制器1211與存儲器模塊1240之間的存儲器接口可以用包括多個信號線的單個通道實現，或者可以用多個通道實現，至少一個存儲器模塊1240可以耦接到多個通道的每一個。在部分實施例中，存儲器控制器1211可以位于輸入/輸出集線器1220內部,輸入/輸出集線器可以稱作存儲器控制器集線器(MCH)。
[0189]存儲器模塊1240可以包括存儲從存儲器控制器1211提供的數據的多個存儲器件。根據示例實施例的至少一個源極線浮置電路可以包括在每個存儲器模塊中和/或處理器1210中的嵌入式存儲器中。
[0190]輸入/輸出集線器1220可以管理處理器1210與諸如圖形卡1250之類的設備之間的數據轉移。輸入/輸出集線器1220可以經由各種接口耦接到處理器1210。例如，處理器1210與輸入/輸出集線器1220之間的接口可以是正面總線(front side bus，FSB)、系統(tǒng)總線、超傳輸(HyperTransport)、閃電數據傳輸(lightning data transport,LDT)、快速通道互聯(QuickPath interconnect, QPI)、公共系統(tǒng)接口(CSI)、等等。盡管圖34示出包括一個輸入/輸出集線器1220的計算系統(tǒng)1200，但是在部分實施例中，計算系統(tǒng)1200可以包括多個輸入/輸出集線器。
[0191]輸入/輸出集線器1220可以向設備提供各種接口。例如，輸入/輸出集線器1220可以提供加速圖形端口( AGP )接口、外圍組件接口表示(PCIe )、通信數據流架構(CSA)接口坐坐寸寸ο
[0192]圖形卡1250可以經由AGP或者PCIe耦接到輸入/輸出集線器1220。圖形卡1250可以控制用于顯示圖像的顯示器件(未示出)。圖形卡1250可以包括用于處理圖像數據的內部處理器和內部存儲器件。在部分實施例中，輸入/輸出集線器1220可以包括在圖形卡1250之外的與圖形卡1250 —起的內部圖形器件或者代替圖形卡1250。包括在輸入/輸出集線器1220中的圖形器件可以稱作集成圖形。而且，包括內部存儲控制器和內部圖形器件的輸入/輸出集線器1220可以稱作圖形和存儲器控制器集線器(GMCH)。
[0193]輸入/輸出控制器集線器1230可以執(zhí)行數據緩沖和接口判優(yōu)以有效地操作各種系統(tǒng)接口。輸入/輸出控制器集線器1230可以經由內部總線耦接到輸入/輸出集線器1220，諸如直接介質接口(DMI )、集線器接口、企業(yè)南橋接口(ESI )、PCIe等等。輸入/輸出控制器集線器1230可以向外圍設備提供各種接口。例如，輸入/輸出控制器集線器1230可以提供通用串行總線(USB)端口、串行高級技術連接(SATA)端口、通用目的輸入/輸出(GP10)、低管腳數(low pin count，LPC)總線、串行外圍接口(SPI)、PC1、PCIe 等等。
[0194]在部分實施例中，處理器1210、輸入/輸出集線器1220和輸入/輸出控制器集線器1230可以實現為單獨的芯片組或者單獨的集成電路。在其它實施例中，處理器1210、輸入/輸出集線器1220和輸入/輸出控制器集線器1230中的至少兩個可以實現為單個芯片組。
[0195]參考圖35，計算系統(tǒng)2000包括片上系統(tǒng)(SOC) 1010、存儲設備1020、存儲器件1030、輸入/輸出(1/0)器件1040、電源1050和圖像傳感器1060。盡管圖35中未示出，但是計算系統(tǒng)2000還可以包括與視頻卡、聲卡、存儲卡、USB器件或者其它電子設備通信的端□。
[0196]S0C1010可以是包括互連設備INT和耦接到互連設備的多個知識產權的應用處理器(AP)SOC。如圖35中所示，知識產權可以包括存儲控制器MC、中央處理單元CPU、顯示器控制器DIS、文件系統(tǒng)塊FSYS、圖形處理單元GPU、圖像信號處理器ISP、多格式編解碼器塊MFC等等。
[0197]S0C1010可以經由諸如地址總線、控制總線和/或數據總線這樣的總線與存儲設備1020、儲存設備1030、輸入-輸出設備1040和圖像傳感器1060通信。在至少一個示范性實施例中，S0C1010耦接到擴展總線，諸如外圍組件互連(PCI)總線。
[0198]存儲設備1020可以存儲用于操作計算系統(tǒng)的數據。例如，存儲設備1020可以是用動態(tài)隨機存取存儲(DRAM)器件、移動DRAM器件、靜態(tài)隨機存取存儲(SRAM)器件、相位隨機存取存儲(PRAM)器件、鐵電隨機存取存儲(FRAM)器件、電阻性隨機存取存儲(RRAM)器件和/或磁隨機存取存儲(MRAM)器件實現的。存儲器件1030可以包括固態(tài)驅動器(SSD)、硬盤驅動器(HDD)、⑶-ROM等等。輸入-輸出設備1040可以包括輸入設備(例如，鍵盤、小鍵盤、鼠標等等)和輸出設備(例如，打印機、顯示器件等等)。電源1050供應用于計算系統(tǒng)2000的操作電壓。
[0199]圖像傳感器1060可以經由總線或者其它通信鏈路與S0C1010通信。如上所述，圖像傳感器1060可以與S0C1010集成在一個芯片中，或者圖像傳感器1060和S0C1010可以實現為單獨的芯片。
[0200]計算系統(tǒng)2000可以是包括至少一個SOC的任意計算系統(tǒng)。例如，計算系統(tǒng)2000可以包括數字相機、移動電話、智能電話、便攜式多媒體播放器(PMP)、個人數字助理(PDA)、平板計算機等等。
[0201]根據示例實施例的源極線浮置電路可以包括在嵌入式存儲器EMEM中和/或存儲設備1020中以降低漏電流和提高讀操作的可靠性。
[0202]本發(fā)明構思可以應用于任意存儲設備，并且具體來說諸如閃存、MRAM、PRAM、RRAM等等之類的非易失性存儲設備。本發(fā)明構思可以應用于在高溫環(huán)境下運行并且因此漏電流嚴重的存儲器件和系統(tǒng)。例如，本發(fā)明構思可以有效地應用于移動電話、智能電話、個人數字助理(PDA)、便攜式多媒體播放器(PMP)、數字相機、攝像機、個人計算機、服務器計算機、工作站、筆記本計算機、數字電視、機頂盒、音樂播放器、便攜式游戲機、導航系統(tǒng)、智能卡、打印機等等。
[0203]前述是示例實施例的說明并且將不理解為對其的限制。盡管已經描述了幾個示例實施例，但是本領域技術人員將容易地理解，在實施例中可以做許多修改而實質上不脫離本發(fā)明構思的新的教導和優(yōu)點。因此，所有這些修改將包括在如權利要求所定義的本發(fā)明構思范圍內。因此，將理解，前述是各種示例實施例的說明并且將不認為是限制所公開的特定示例實施例，并且對所公開的示例實施例以及其它示例實施例的修改將包括在所附權利要求的范圍內。
【權利要求】
1.一種存儲器件，包括: 存儲單元陣列，包括以多個行和列的矩陣形式排列的多個存儲單元，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，所述存儲單元被配置為將由沿行方向延伸的多個字線逐行選擇； 行選擇電路，被配置為生成將響應于行地址信號被選擇性地激活的多個經解碼的行地址信號，還被配置為響應于經解碼的行地址信號使能字線當中的一個選定字線；以及 源極線浮置電路，被配置為在讀操作中，將源極線的一個選定源極線連接到源電壓，以及被配置為將除了所述一個選定源極線之外的未選擇的源極線從所述源電壓斷開連接以將所述未選擇的源極線浮置，所述一個選定源極線耦接到被耦接到所述一個選定字線的存儲單元。
2.如權利要求1所述的存儲器件，其中，所述源極線浮置電路包括分別直接接收經解碼的行地址信號或者所述字線的電壓作為浮置控制信號的多個浮置單元，所述浮置單元被配置為響應于所述浮置控制信號控制所述源極線與所述源電壓之間的電連接。
3.如權利要求2所述的存儲器件，其中，所述源極線中的每一個耦接到一行的存儲單J Li ο
4.如權利要 求3所述的存儲器件，其中，所述浮置單元中的每一個包括: 耦接在相應源極線和所述源電壓之間的開關元件，所述開關元件被配置為響應于與所述一行相應的浮置控制信號執(zhí)行開關操作。
5.如權利要求2所述的存儲器件，其中，所述源極線中的每一個共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元。
6.如權利要求5所述的存儲器件，其中，所述浮置單元中的每一個包括: 或門，被配置為對與所述偶數編號行和所述奇數編號行相應的兩個浮置控制信號執(zhí)行或邏輯操作；以及 耦接在相應源極線和所述源電壓之間的開關元件，所述開關元件被配置為響應于所述或門的輸出執(zhí)行開關操作。
7.如權利要求2所述的存儲器件，還包括: 多個源極線驅動單元，被配置為取決于操作模式施加高電壓到所述源極線，所述源極線驅動單元中的每一個包括: 耦接在所述源電壓和相應源極線之間的下拉晶體管，所述下拉晶體管的柵極接收驅動信號；以及 耦接在所述高電壓和相應源極線之間的上拉晶體管，所述上拉晶體管的柵極接收反相的驅動信號。
8.如權利要求7所述的存儲器件，其中，所述浮置單元中的每一個包括: 開關元件，其與所述下拉晶體管串聯耦接在相應源極線與源電壓之間。
9.如權利要求8所述的存儲器件，其中，所述上拉晶體管和所述下拉晶體管用高電壓晶體管實現，而所述開關元件用相較所述高電壓晶體管具有較低耐電壓的低電壓晶體管實現。
10.如權利要求8所述的存儲器件，其中，所述源極線中的每一個耦接到一行的存儲單元,和其中，所述開關元件包括響應于與所述一行相應的浮置控制信號導通的低電壓晶體管。
11.如權利要求8所述的存儲器件，其中，所述源極線中的每一個共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元， 其中，浮置單元中的每一個還包括被配置為對與所述偶數編號行和所述奇數編號行相應的兩個浮置控制信號執(zhí)行或邏輯操作的或門，和 其中，所述開關元件包括響應于所述或門的輸出導通的低電壓晶體管。
12.如權利要求1所述的存儲器件，其中，所述存儲單元中的每一個包括: 耦接在相應位線和相應源極線之間的快閃單元晶體管，所述快閃單元晶體管的控制柵極耦接到相應字線。
13.如權利要 求1所述的存儲器件，其中，所述存儲單元中的每一個包括: 耦接在相應位線和相應源極線之間的開關晶體管，所述開關晶體管的柵極耦接到相應字線；以及 與相應位線和相應源極線之間的開關晶體管串聯耦接的快閃單元晶體管，所述快閃單元晶體管的控制柵極耦接到多個控制線的相應控制線。
14.如權利要求13所述的存儲器件，其中，在讀操作中，讀電壓被施加于所有控制線，字線使能電壓被施加于所述一個選定字線，以及字線禁用電壓被施加于未選擇的字線，所述字線使能電壓比所述讀電壓低，所述字線禁用電壓比所述字線使能電壓低。
15.如權利要求1所述的存儲器件，其中，所述存儲單元中的每一個包括: 耦接在相應位線和相應源極線之間的開關晶體管，所述開關晶體管的柵極耦接到相應字線；以及 電阻性元件，其與所述開關晶體管串聯耦接在相應位線與相應源極線之間。
16.如權利要求15所述的存儲器件，其中所述存儲單元陣列包括相變隨機存取存儲(PRMA)單元、電阻隨機存取存儲(RRAM)單元、磁阻隨機存取存儲(MRAM)單元或自旋轉移力矩磁阻性隨機存取存儲(STT-MRAM)單元。
17.如權利要求1所述的存儲器件，其中所述存儲器件是與至少一個處理器集成在單個芯片中的嵌入式非易失性存儲器件。
18.一種讀取存儲器件中數據的方法，所述存儲器件包括其中多個存儲單元以多個行和列的矩陣形式排列的存儲單元陣列，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，所述存儲單元被配置為由沿行方向延伸的多個字線逐行選擇，所述方法包括: 生成響應于行地址信號選擇性地被激活的多個經解碼的行地址信號； 響應于經解碼的行地址信號使能所述字線當中的一個選定字線； 接收經解碼的行地址信號或所述字線的電壓作為浮置控制信號；以及 響應于讀操作中的浮置控制信號，將源極線的一個選定源極線連接到源電壓，并且將所述一個選定源極線之外的未選擇的源極線從源電壓斷開連接以將未選擇的源極線浮置，所述一個選定源極線耦接到被耦接到所述一個選定字線的存儲單元。
19.如權利要求18所述的方法，其中，所述源極線中的每一個耦接到一行的存儲單元，并且所述源極線中的每一個在讀操作中響應于浮置控制信號的一個浮置控制信號被浮置。
20.如權利要求18所述的方法，其中，所述源極線中的每一個共同耦接到一個偶數編號行的存儲單元和與所述偶數編號行相鄰的一個奇數編號行的存儲單元，并且所述源極線中的每一個在讀操作中響應于所述浮置控制信號的兩個浮置控制信號被浮置。
21.如權利要求18所述的方法，還包括: 使用耦接在高電壓和所述源電壓之間的多個源極線驅動單元，取決于操作模式施加所述高電壓到所述源極線， 其中，所述源極線驅動單元中的每一個響應于相應浮置控制信號連接到源電壓或從源電壓斷開連接。
22.如權利要求18所述的方法，其中，所述存儲器件是包括閃存單元、相變隨機存取存儲(PRMA)單元、電阻性隨機存取存儲(RRAM)單元或磁阻性隨機存取存儲(MRAM)單元的非易失性存儲器件。
23.一種存儲器件中的源極線浮置電路，所述存儲器件包括其中多個存儲單元以多個行和列的矩陣形式排列的存儲單元陣列，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，所述存儲單元被配置為由沿行方向延伸的多個字線逐行選擇，所述源極線浮置電路包括: 多個浮置單元，分別直接接收經解碼的行地址信號或者所述字線的電壓作為浮置控制信號，所述經解碼 的行地址信號響應于行地址信號被選擇性地激活，所述浮置單元被配置為在讀操作中響應于所述浮置控制信號控制所述源極線與所述源電壓之間的電連接。
24.如權利要求23所述的源極線浮置電路，其中，所述浮置單元中的每一個直接耦接在所述源電壓與相應源極線之間。
25.如權利要求23所述的源極線浮置電路，其中，所述浮置單元中的每一個直接耦接在所述源電壓與被配置為驅動相應源極線的源極線驅動單元之間。
26.—種存儲器件,包括: 存儲單元陣列，包括以多個行和列的矩陣形式排列的多個存儲單元，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，所述存儲單元被配置為將由沿行方向延伸的多個字線逐行選擇； 行選擇電路，被配置為生成將響應于行地址信號被選擇性地激活的多個經解碼的行地址信號，并且還被配置為響應于經解碼的行地址信號使能字線當中的選定字線；以及 源極線浮置電路，也響應于經解碼的行地址信號并且被配置為將相應于所述字線當中的選定字線的、源極線的選定源極線連接到源電壓，并且還被配置為將未選擇的源極線浮置。
27.如權利要求26所述的存儲器件，其中，所述源極線浮置電路包括被配置為接收經解碼的行地址信號作為浮置控制信號的多個浮置單元，所述浮置單元被配置為響應于所述浮置控制信號控制所述源極線與所述源電壓之間的電連接。
28.如權利要求27所述的存儲器件，還包括: 多個源極線驅動單元，所述源極線驅動單元中的各個包括: 耦接在所述源電壓和相應源極線之間的下拉晶體管，所述下拉晶體管的柵極被配置為接收驅動信號；以及 耦接在高電壓和相應源極線之間的上拉晶體管，所述上拉晶體管的柵極被配置為接收反相的驅動信號。
29.如權利要求28所述的存儲器件，其中，所述浮置單元中的各個包括: 開關元件，其與所述下拉晶體管串聯耦接在相應源極線與源電壓之間； 其中，所述上拉晶體管和所述下拉晶體管用高電壓晶體管實現，并且所述開關元件用相較所述高電壓晶體管具有較低耐電壓的低電壓晶體管實現。
30.一種讀取存儲器件中數據的方法，所述存儲器件包括其中多個存儲單元以多個行和列的矩陣形式排列的存儲單元陣列，所述存儲單元耦接在沿行方向延伸的多個源極線與沿列方向延伸的多個位線之間，所述存儲單元被配置為由沿行方向延伸的多個字線逐行選擇，所述方法包括: 生成響應于行地址信號選擇性地被激活的多個經解碼的行地址信號； 響應于經解碼的行地址信號使能所述字線當中的選定字線；以及響應于所述經解碼的行地址信號，將相應于所述字線當中選定字線的、源極線的選定源極線連接到源電壓 ，并且將未選擇的源極線浮置。
【文檔編號】G11C8/10GK104051001SQ201410092954
【公開日】2014年9月17日 申請日期:2014年3月13日 優(yōu)先權日:2013年3月13日
【發(fā)明者】全昌愍, 徐輔永, 柳泰光 申請人:三星電子株式會社