一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器的制造方法
【專利摘要】本發(fā)明提供一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，寫預(yù)判比較器將前一周期寫數(shù)據(jù)與當(dāng)前寫數(shù)據(jù)進(jìn)行比較，如果不同，則將寫位線均衡信號置為有效，否則無效；當(dāng)出現(xiàn)連續(xù)的寫“0”或?qū)憽?”操作時，由于位線上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)相同，寫預(yù)判比較器將寫位線均衡信號置為無效，因此位線不發(fā)生反轉(zhuǎn)；當(dāng)連續(xù)兩次寫的數(shù)據(jù)不同時，寫預(yù)判比較器置寫位線均衡信號有效，寫位線和寫位線反上的電荷重新分配，寫位線和寫位線反被均衡至中間電平，然后寫位線均衡信號無效，寫使能有效，寫驅(qū)動器將位線和位線反驅(qū)動至新的電平。本發(fā)明與傳統(tǒng)的基于寫位線均衡技術(shù)的兩端口靜態(tài)隨機(jī)存儲器相比，在寫數(shù)據(jù)翻轉(zhuǎn)率為50%時，寫位線翻轉(zhuǎn)功耗降低50%。
【專利說明】—種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器
【【技術(shù)領(lǐng)域】】
[0001]本發(fā)明涉及靜態(tài)隨機(jī)存儲器領(lǐng)域，特別涉及一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器。
【【背景技術(shù)】】
[0002]根據(jù)國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)預(yù)測，靜態(tài)隨機(jī)存儲器的面積將越來越大，到2015年，將占到整個片上系統(tǒng)(SOC)面積的94%以上。因此，靜態(tài)隨機(jī)存儲器的功耗，將直接影響到整個SOC的功耗。
[0003]請參閱圖1所示，圖1為采用寫位線均衡技術(shù)的兩端口靜態(tài)隨機(jī)存儲器數(shù)據(jù)通路。該典型數(shù)據(jù)通路包括位線預(yù)充電與均衡電路，存儲單元，和寫驅(qū)動器。
[0004]預(yù)充電與均衡電路由PMOS晶體管105構(gòu)成。存儲單元由一對交叉耦合的反相器101、104以及NMOS傳輸管102，103構(gòu)成。寫驅(qū)動器由反相器110和三態(tài)反相器108、109組成。
[0005]在兩端口靜態(tài)隨機(jī)存儲器的寫操作時，寫位線均衡信號(EQ_N) 118有效，寫位線均衡器PMOS晶體管105打開，對寫位線(WBL) 112和寫位線反(WBLB) 113進(jìn)行均衡，存儲在寫位線電容(CWBL) 106和寫位線反電容(CWBLB) 107進(jìn)行重新分配，從而將寫位線(WBL)112和寫位線反(WBLB) 113均衡至中間電平。當(dāng)均衡操作完成時，寫位線均衡信號(EQ_N)118無效，寫使能信號(WE) 119有效，由反相器110和三態(tài)反相器108、109組成的靜態(tài)寫驅(qū)動器根據(jù)寫數(shù)據(jù)(D) 120，將對寫位線(WBL) 112和寫位線反(WBLB) 113驅(qū)動至電源VDD或地VSS。此后，寫字線(WffL) 111有效，根據(jù)寫位線(WBU112和寫位線反(WBLB)113上的電平，對由一對交叉耦合的反相器101、104以及NMOS傳輸管102，103構(gòu)成存儲單元進(jìn)行寫操作。
[0006]由于每一次寫操作都要先將寫位線(WBL) 112和寫位線反(WBLB) 113均衡，然后由反相器110和三態(tài)反相器108、109組成的靜態(tài)寫驅(qū)動器根據(jù)寫數(shù)據(jù)(D) 120，將對寫位線(WBL) 112和寫位線反(WBLB) 113驅(qū)動至相應(yīng)的電平，假設(shè)寫位線上的負(fù)載電容為C%，每一次寫操作時位線上的平均翻轉(zhuǎn)能量為0.5CblVDD2,且與寫數(shù)據(jù)翻轉(zhuǎn)的概率無關(guān)。在寫數(shù)據(jù)出現(xiàn)連續(xù)的“O”或“I”時，寫位線(WBL) 112和寫位線反(WBLB) 113上保持的值與將要寫入數(shù)據(jù)(D) 121和寫數(shù)據(jù)反(DB) 120相同時，靜態(tài)驅(qū)動器驅(qū)動寫位線的操作消耗無謂的功耗。因此，設(shè)計(jì)某種寫預(yù)判電路，降低在此種情況下寫位線的翻轉(zhuǎn)功耗是很有意義的。 【
【發(fā)明內(nèi)容】
】
[0007]本發(fā)明的目的在于提出一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，該電路在寫操作時，將上一周期的寫數(shù)據(jù)和當(dāng)前周期寫數(shù)據(jù)進(jìn)行比較來決定是否進(jìn)行寫位線的均衡操作。
[0008]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0009]一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，包括譯碼器、存儲陣列、控制電路與預(yù)譯碼器、位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器；[0010]譯碼器通過多條字線連接存儲陣列，譯碼器還通過多條預(yù)譯碼器輸出連接控制電路與預(yù)譯碼器；
[0011]存儲陣列通過多條寫位線連接位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器；
[0012]控制電路與預(yù)譯碼器通過本地時鐘和寫使能連接位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器。
[0013]本發(fā)明進(jìn)一步的改進(jìn)在于:寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器由寫位線均衡器、靜態(tài)寫驅(qū)動器、寫預(yù)判比較器組成；當(dāng)寫使能有效時，靜態(tài)寫驅(qū)動器的輸出直接驅(qū)動位線；寫位線均衡器在寫位線均衡信號有效時對寫位線與寫位線反進(jìn)行電壓均衡，使它們達(dá)到相同的中間電平；寫預(yù)判比較器將前一周期寫數(shù)據(jù)與當(dāng)前寫數(shù)據(jù)進(jìn)行比較，如果不同，則將寫位線均衡信號置為有效，否則無效；當(dāng)出現(xiàn)連續(xù)的寫“O”或?qū)憽癐”操作時，位線上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)相同，寫預(yù)判比較器將寫位線均衡信號置為無效，位線不發(fā)生反轉(zhuǎn)；當(dāng)連續(xù)兩次寫的數(shù)據(jù)不同時，寫預(yù)判比較器置寫位線均衡信號有效，寫位線和寫位線反上的電荷重新分配，寫位線和寫位線反被均衡至中間電平，然后寫位線均衡信號無效，寫使能有效，寫驅(qū)動器將位線和位線反驅(qū)動至新的電平。
[0014]本發(fā)明進(jìn)一步的改進(jìn)在于:在外部時鐘的上升沿，控制電路與譯碼器產(chǎn)生本地時鐘和寫使能信號；在本地時鐘的上升沿，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器工作，當(dāng)出現(xiàn)連續(xù)的寫“O”或?qū)憽癐”操作時，寫位線上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)相同，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器將寫數(shù)據(jù)接到寫位線上；當(dāng)連續(xù)兩次寫的數(shù)據(jù)不同時，寫位線上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)不相同，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器對寫位線先進(jìn)行均衡，然后將寫數(shù)據(jù)連接到寫位線上；根據(jù)譯碼器的寫字線譯碼結(jié)果，位線上數(shù)據(jù)被寫入存儲陣列中相應(yīng)的存儲單元。
[0015]本發(fā)明進(jìn)一步的改進(jìn)在于:在寫操作時，如果寫入數(shù)據(jù)與位線上保持的值相等，位線不發(fā)生翻轉(zhuǎn)；如果寫入數(shù)據(jù)與位線上保持的值相反，位線發(fā)生翻轉(zhuǎn)。
[0016]本發(fā)明進(jìn)一步的改進(jìn)在于:寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器包括反相器鏈和與非門組成的脈沖產(chǎn)生電路、或門、第一鎖存器、異或門、D觸發(fā)器、第二鎖存器、反相器、第一三態(tài)反相器、第二三態(tài)反相器、寫位線電容、寫位線反電容和PMOS晶體管；
[0017]本地時鐘連接與非門的第二輸入端和反相器鏈的輸入端，寫使能連接與非門的第一輸入端，反相器鏈的輸出端連接與非門的第三輸入端；與非門的輸出端連接或門的第一輸入端；
[0018]時鐘連接第一鎖存器的使能端EN、D觸發(fā)器的時鐘端CK和第二鎖存器的使能端EN ;寫入數(shù)據(jù)連接第二鎖存器的數(shù)據(jù)輸入端D ;第二鎖存器的數(shù)據(jù)輸出端Q連接異或門的第二輸入端、D觸發(fā)器的數(shù)據(jù)輸入端D、反相器的輸入端和第二三態(tài)反相器的輸入端；
[0019]D觸發(fā)器的輸出端Q連接異或門的第一輸入端，異或門的輸出端連接第一鎖存器的數(shù)據(jù)輸入端D ;第一鎖存器的輸出端Q連接或門的第二輸入端，或門的輸出端連接PMOS晶體管的柵極；
[0020]反相器的輸出端連接第一三態(tài)反相器的輸入端，第一三態(tài)反相器的輸出端連接寫位線電容一端和PMOS晶體管的漏極，寫位線電容的另一端接VSS;第二三態(tài)反相器的輸出端連接寫位線反電容一端和PMOS晶體管的源極；寫位線反電容的另一端接VSS。
[0021]本發(fā)明進(jìn)一步的改進(jìn)在于:當(dāng)或門輸出的寫位線均衡信號為低電平時，寫位線均衡器由PMOS晶體管打開，存儲在寫位線電容和寫位線反電容電荷重新分配，使寫位線和寫位線反達(dá)到一個相同的中間電平；當(dāng)寫位線均衡信號為高電平時，寫位線均衡器由PMOS晶體管關(guān)斷。
[0022]本發(fā)明進(jìn)一步的改進(jìn)在于:數(shù)據(jù)由數(shù)據(jù)鎖存器在時鐘的高電平鎖存，產(chǎn)生穩(wěn)定的寫數(shù)據(jù)；寫數(shù)據(jù)經(jīng)過反向器反相后得到寫數(shù)據(jù)反；寫數(shù)據(jù)和寫數(shù)據(jù)反分別經(jīng)過第二三態(tài)反相器和第一三態(tài)反相器連接到寫位線反和寫位線；當(dāng)寫位線均衡信號為高電平時，寫數(shù)據(jù)和寫數(shù)據(jù)反分別經(jīng)過第二三態(tài)反相器和第一三態(tài)反相器驅(qū)動寫位線反和寫位線；當(dāng)寫位線均衡信號為高電平時，第二三態(tài)反相器和第一三態(tài)反相器為高阻態(tài)。
[0023]本發(fā)明進(jìn)一步的改進(jìn)在于:在時鐘為高電平時，鎖存器將上一周期寫數(shù)據(jù)和當(dāng)前周期寫數(shù)據(jù)異或的結(jié)果鎖存至比較結(jié)果；在時鐘的上升沿，D觸發(fā)器將本周期寫數(shù)據(jù)鎖存在上一周期寫數(shù)據(jù)上；在本地時鐘的上升沿，由反相器鏈和與非門構(gòu)成的脈沖產(chǎn)生電路產(chǎn)生負(fù)脈沖信號；負(fù)脈沖信號的脈沖寬度由反相器鏈的延時決定；負(fù)脈沖信號和比較結(jié)果相或得到寫位線均衡信號。
[0024]一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，所述兩端口靜態(tài)隨機(jī)存儲器在寫操作時，寫預(yù)判電路將前一周期寫數(shù)據(jù)與當(dāng)前寫數(shù)據(jù)進(jìn)行比較，如果不同，則將寫位線均衡信號置為有效，對寫位線和寫位線反進(jìn)行均衡；如果相同，將寫位線均衡信號置為無效，寫位線和寫位線反沒有任何翻轉(zhuǎn)。
[0025]相對于現(xiàn)有技術(shù)，本發(fā)明具有以下優(yōu)點(diǎn):當(dāng)出現(xiàn)連續(xù)的寫“O”或?qū)憽癐”操作時，由于位線上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)相同，寫預(yù)判電路將寫位線均衡信號置為無效，寫位線上沒有任何翻轉(zhuǎn)，從而節(jié)省功耗。在寫數(shù)據(jù)的翻轉(zhuǎn)概率為50%的情況，本發(fā)明與傳統(tǒng)的設(shè)計(jì)相比，寫位線的翻轉(zhuǎn)功耗降低50%。
【【專利附圖】

【附圖說明】】
[0026]圖1為采用寫位線均衡技術(shù)的兩端口靜態(tài)隨機(jī)存儲器數(shù)據(jù)通路示意圖。
[0027]圖2為根據(jù)本發(fā)明實(shí)施的一個兩端口靜態(tài)隨機(jī)存儲器示意圖。
[0028]圖3為位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器的設(shè)計(jì)原理圖。
[0029]圖4為本發(fā)明中主要信號的波形圖。
【【具體實(shí)施方式】】
[0030]下面結(jié)合附圖對本發(fā)明的實(shí)施方式做進(jìn)一步描述。
[0031]如圖2所示，圖2為根據(jù)本發(fā)明實(shí)施的采用寫預(yù)判電路的兩端口靜態(tài)隨機(jī)存儲器實(shí)例。該兩端口靜態(tài)隨機(jī)存儲器包括譯碼器201、存儲陣列202、控制電路與預(yù)譯碼器204、位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205。
[0032]譯碼器201通過多條字線(WL) 206連接存儲陣列202，譯碼器201還通過多條預(yù)譯碼器輸出(PRE_DEC)208連接控制電路與預(yù)譯碼器204 ;控制電路與預(yù)譯碼器204還連接地址信號ADD、片選信號CEN、寫使能WEN和時鐘信號CLK。
[0033]存儲陣列202還通過多條寫位線(WBL)207連接位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205 ；
[0034]控制電路與預(yù)譯碼器204還通過本地時鐘(LCLK) 209和寫使能(WEN_INT) 210連接位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205。
[0035]其具體工作原理如下:
[0036]在外部時鐘(CLK)213的上升沿，控制電路與譯碼器204產(chǎn)生本地時鐘209(LCLK)和寫使能信號210 (WE_INT)。在本地時鐘209 (LCLK)的上升沿，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205工作，當(dāng)出現(xiàn)連續(xù)的寫“O”或?qū)憽癐”操作時，由于寫位線(WBL) 207上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)(D) 212相同，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205將寫數(shù)據(jù)(0)212連接到寫位線(180207上。當(dāng)連續(xù)兩次寫的數(shù)據(jù)不同時，由于寫位線(WBD207上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)(D)212不相同，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205對寫位線(WBL) 207先進(jìn)行均衡，然后將寫數(shù)據(jù)(D) 212連接到寫位線(WBL)207上。根據(jù)譯碼器201的寫字線206 (WL)譯碼結(jié)果，位線207 (WBL)上數(shù)據(jù)被寫入存儲陣列中202中相應(yīng)的存儲單元。
[0037]在寫操作時，如果寫入數(shù)據(jù)212 (D)與位線207 (WBL)上保持的值相等，則位線207 (WBL)不發(fā)生翻轉(zhuǎn)，翻轉(zhuǎn)能量為O ;如果寫入數(shù)據(jù)212 (D)與位線207 (WBL)上保持的值相反，則位線207 (WBL)發(fā)生翻轉(zhuǎn)，翻轉(zhuǎn)能量為0.5CbJDD2。如果寫入數(shù)據(jù)212 (D)的翻轉(zhuǎn)概率為50%，則寫操作時，位線的翻轉(zhuǎn)能量的平均值為0.25C&VDD2，與傳統(tǒng)的基于寫位線均衡技術(shù)的設(shè)計(jì)的寫位線平均翻轉(zhuǎn)功耗0.5CblVDD2相比，下降50%。
[0038]請參閱圖3，圖3為寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205的設(shè)計(jì)原理，其由寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器組成。
[0039]寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器205包括反相器鏈301?303和與非門304組成的脈沖產(chǎn)生電路、或門305、第一鎖存器306、異或門307、D觸發(fā)器308、第二鎖存器309、反相器310、第一三態(tài)反相器311、第二三態(tài)反相器312、寫位線電容(Cm) 313、寫位線反電容(CmB) 314和PMOS晶體管315。
[0040]本地時鐘(LCLK)209連接與非門304的第二輸入端和反相器鏈301?303的輸入端，寫使能(WEN_INT) 210連接與非門304的第一輸入端，反相器鏈301?303的輸出端連接與非門304的第三輸入端；與非門304的輸出端連接或門305的第一輸入端。
[0041]時鐘(CLK)連接第一鎖存器306的使能端EN、D觸發(fā)器308的時鐘端CK和第二鎖存器309的使能端EN ;寫入數(shù)據(jù)(D)連接第二鎖存器309的數(shù)據(jù)輸入端D ;第二鎖存器309的數(shù)據(jù)輸出端Q連接異或門307的第二輸入端、D觸發(fā)器308的數(shù)據(jù)輸入端D、反相器310的輸入端和第二三態(tài)反相器312的輸入端。
[0042]D觸發(fā)器308的輸出端Q連接異或門307的第一輸入端，異或門307的輸出端連接第一鎖存器306的數(shù)據(jù)輸入端D ;第一鎖存器306的輸出端Q連接或門305的第二輸入端，或門305的輸出端連接PMOS晶體管315的柵極。
[0043]反相器310的輸出端連接第一三態(tài)反相器311的輸入端，第一三態(tài)反相器311的輸出端連接寫位線電容(Cm)313 —端和PMOS晶體管315的漏極，寫位線電容(Cm)313的另一端接VSS ;第二三態(tài)反相器312的輸出端連接寫位線反電容(CmB) 314 一端和PMOS晶體管315的源極；寫位線反電容(CmB) 314的另一端接VSS。
[0044]寫位線均衡器由PMOS晶體管315組成。當(dāng)寫位線均衡信號(EQ_N) 319為低電平時，寫位線均衡器由PMOS晶體管315打開，存儲在寫位線電容(Cm) 313和寫位線反電容(Cwblb) 314電荷將重新分配，從而使寫位線(WBL)和寫位線反(WBLB)達(dá)到一個相同的中間電平。當(dāng)寫位線均衡信號(EQ_N) 319為高電平時，寫位線均衡器由PMOS晶體管315關(guān)斷。
[0045]靜態(tài)寫驅(qū)動器由數(shù)據(jù)鎖存器309、反相器310、第一三態(tài)反相器311和第二三態(tài)反相器312構(gòu)成。數(shù)據(jù)212 (D)由數(shù)據(jù)鎖存器309在時鐘(CLK)213的高電平鎖存，產(chǎn)生穩(wěn)定的寫數(shù)據(jù)(WD) 326。寫數(shù)據(jù)(WD) 326經(jīng)過反向器310反相后得到寫數(shù)據(jù)反(WDB) 327。寫數(shù)據(jù)(WD) 326和寫數(shù)據(jù)反(WDB) 327分別經(jīng)過第二三態(tài)反相器312和第一三態(tài)反相器311連接到寫位線反(WBLB) 329和寫位線(WBL) 328。當(dāng)寫位線均衡信號(EQ_N) 319為高電平時，寫數(shù)據(jù)(WD) 326和寫數(shù)據(jù)反(WDB) 327分別經(jīng)過第二三態(tài)反相器312和第一三態(tài)反相器311驅(qū)動寫位線反(WBLB)和寫位線(WBL)。當(dāng)寫位線均衡信號(EQ_N) 319為高電平時，第二三態(tài)反相器312和第一三態(tài)反相器311為高阻態(tài)。[0046]寫預(yù)判比較器由D觸發(fā)器308、異或門307、鎖存器306、或門305及由反相器鏈301~303和與非門組成的脈沖產(chǎn)生電路構(gòu)成。在時鐘(CLK) 213為高電平時，鎖存器306將上一周期寫數(shù)據(jù)(LD)324和當(dāng)前周期寫數(shù)據(jù)(WD)326異或的結(jié)果(C0MP_INT)323鎖存至比較結(jié)果(COMP)320上。在時鐘(CLK)213的上升沿，D觸發(fā)器308將本周期寫數(shù)據(jù)鎖存在上一周期寫數(shù)據(jù)(LD) 324上。在本地時鐘(LCLK) 209的上升沿，由反相器鏈301~303和與非門構(gòu)成的脈沖產(chǎn)生電路產(chǎn)生負(fù)脈沖信號(EQ_N_INT) 318。負(fù)脈沖信號(EQ_N_INT) 318的脈沖寬度由反相器鏈301~303的延時決定。負(fù)脈沖信號(EQ_N_INT) 318和比較結(jié)果(COMP) 320相或得到寫位線均衡信號(EQ_N) 319。
[0047]在寫操作時，當(dāng)本周期寫數(shù)據(jù)(WD) 326與上一周期寫數(shù)據(jù)(LD) 324相同時，寫位線均衡信號(EQ_N) 319為高電平，寫位線均衡器由PMOS晶體管315關(guān)斷；寫數(shù)據(jù)(WD) 326和寫數(shù)據(jù)反(WDB) 327分別經(jīng)過第二三態(tài)反相器312和第一三態(tài)反相器311驅(qū)動寫位線反(WBLB)和寫位線(WBL)。
[0048]在寫操作時，當(dāng)本周期寫數(shù)據(jù)(WD)326與上一周期寫數(shù)據(jù)(LD)324不同時，寫位線均衡信號(EQ_N) 319為低電平，寫位線均衡器由PMOS晶體管315打開，存儲在寫位線電容(Cwbl) 313和寫位線反(Cib) 314電荷將重新分配，從而使寫位線(WBL)和寫位線反(WBLB)達(dá)到一個相同的中間電平；第二三態(tài)反相器312和第一三態(tài)反相器311為高阻態(tài)。
[0049]請參閱圖4，圖4為本發(fā)明中主要信號的波形圖。在本地時鐘(LCLK)的上升沿，由圖3中反相器鏈301~303和與非門構(gòu)成的脈沖產(chǎn)生電路產(chǎn)生負(fù)脈沖信號(EQ_N_INT)318。負(fù)脈沖信號(EQ_N_INT) 318的脈沖寬度由反相器鏈301~303的延時決定。在時鐘(CLK)為高電平時，鎖存器306將上一周期寫數(shù)據(jù)(LD) 324和當(dāng)前周期寫數(shù)據(jù)(WD) 326異或的結(jié)果(0)1^_1見')323鎖存至比較結(jié)果(0)1^) 320上。在時鐘(CLK)的上升沿，D觸發(fā)器308將本周期寫數(shù)據(jù)鎖存在上一周期寫數(shù)據(jù)(LD) 324上。
[0050]如圖4中第一個時鐘(CLK)周期的波形所示，并參閱圖3。上一周期寫數(shù)據(jù)(LD)324與本周寫數(shù)據(jù)(WD) 326相同，比較結(jié)果(COMP) 320為高。負(fù)脈沖信號(EQ_N_INT) 318與比較結(jié)果(COMP) 320相或得到寫位線均衡信號(EQ_N) 319為高電平。寫位線(WBL)和寫位線反(WBLB)不發(fā)生任何翻轉(zhuǎn)。
[0051]如圖4中第二個時鐘(CLK)周期的波形所示，并參閱圖3。上一周期寫數(shù)據(jù)(LD)324與本周寫數(shù)據(jù)(WD) 326不同，比較結(jié)果(COMP) 320為低。負(fù)脈沖信號(EQ_N_INT) 318與比較結(jié)果(COMP)320相或得到寫位線均衡信號(EQ_N)319為一負(fù)脈沖信號。在寫位線均衡信號(EQ_N)的下降沿，寫位線(WBL)和寫位線反(WBLB)開始均衡，寫位線(WBL)和寫位線反(WBLB)被均衡至中間電平；在寫位線均衡信號(EQ_N)的上升沿，寫數(shù)據(jù)(WD) 326和寫數(shù)據(jù)反(WDB) 327分別經(jīng)過第二三態(tài)反相器312和第一三態(tài)反相器311驅(qū)動寫位線反(WBLB)和寫位線(WBL)，寫位線(WBL)和寫位線反(WBLB)分別被驅(qū)動到相應(yīng)的電平。
【權(quán)利要求】
1.一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，包括譯碼器、存儲陣列、控制電路與預(yù)譯碼器、位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器； 譯碼器通過多條字線(WL)連接存儲陣列，譯碼器還通過多條預(yù)譯碼器輸出(PRE_DEC)連接控制電路與預(yù)譯碼器； 存儲陣列通過多條寫位線(WBL)連接位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器； 控制電路與預(yù)譯碼器通過本地時鐘(LCLK)和寫使能(WEN_INT)連接位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器。
2.根據(jù)權(quán)利要求1所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器由寫位線均衡器、靜態(tài)寫驅(qū)動器、寫預(yù)判比較器組成；當(dāng)寫使能(WEN_INT)有效時，靜態(tài)寫驅(qū)動器的輸出直接驅(qū)動位線；寫位線均衡器在寫位線均衡信號有效時對寫位線與寫位線反進(jìn)行電壓均衡，使它們達(dá)到相同的中間電平；寫預(yù)判比較器將前一周期寫數(shù)據(jù)與當(dāng)前寫數(shù)據(jù)進(jìn)行比較，如果不同，則將寫位線均衡信號置為有效，否則無效；當(dāng)出現(xiàn)連續(xù)的寫“O”或?qū)憽?”操作時，位線上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)相同，寫預(yù)判比較器將寫位線均衡信號置為無效，位線不發(fā)生反轉(zhuǎn)；當(dāng)連續(xù)兩次寫的數(shù)據(jù)不同時，寫預(yù)判比較器置寫位線均衡信號有效，寫位線和寫位線反上的電荷重新分配，寫位線和寫位線反被均衡至中間電平，然后寫位線均衡信號無效，寫使能有效，寫驅(qū)動器將位線和位線反驅(qū)動至新的電平。
3.根據(jù)權(quán)利要求1所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，在外部時鐘(CLK)的上升沿，控制電路與譯碼器產(chǎn)生本地時鐘(LCLK)和寫使能信號(WE_INT)；在本地時鐘(LCLK)的上升沿，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器工作，當(dāng)出現(xiàn)連續(xù)的寫“O”或?qū)憽癐”操作時，寫位線(WBL)上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)(D)相同，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器將寫數(shù)據(jù)(D)連接到寫位線(WBL)上；當(dāng)連續(xù)兩次寫的數(shù)據(jù)不同時，寫位線(WBL)上保持的數(shù)據(jù)與需要寫入的數(shù)據(jù)(D)不相同，位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器對寫位線(WBL)先進(jìn)行均衡，然后將寫數(shù)據(jù)(D)連接到寫位線(WBL)上；根據(jù)譯碼器的寫字線(WL)譯碼結(jié)果，位線(WBL)上數(shù)據(jù)被寫入存儲陣列中相應(yīng)的存儲單兀。
4.根據(jù)權(quán)利要求3所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，在寫操作時，如果寫入數(shù)據(jù)(D)與位線(WBL)上保持的值相等，位線(WBL)不發(fā)生翻轉(zhuǎn)；如果寫入數(shù)據(jù)(D)與位線(WBL)上保持的值相反，位線(WBL)發(fā)生翻轉(zhuǎn)。
5.根據(jù)權(quán)利要求1所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，寫位線均衡器、靜態(tài)寫驅(qū)動器和寫預(yù)判比較器包括反相器鏈和與非門(304)組成的脈沖產(chǎn)生電路、或門(305)、第一鎖存器(306)、異或門(307)、D觸發(fā)器(308)、第二鎖存器(309)、反相器(310)、第一三態(tài)反相器(311)、第二三態(tài)反相器(312)、寫位線電容(CWBL)、寫位線反電容(CWBLB)和 PMOS 晶體管(315)； 本地時鐘(LCLK)連接與非門(304)的第二輸入端和反相器鏈的輸入端，寫使能(WEN_INT)連接與非門(304)的第一輸入端，反相器鏈的輸出端連接與非門(304)的第三輸入端；與非門(304)的輸出端連接或門(305)的第一輸入端； 時鐘(CLK)連接第一鎖存器(306)的使能端EN、D觸發(fā)器(308)的時鐘端CK和第二鎖存器(309)的使能端EN ;寫入數(shù)據(jù)(D)連接第二鎖存器(309)的數(shù)據(jù)輸入端D ;第二鎖存器(309)的數(shù)據(jù)輸出端Q連接異或門(307)的第二 輸入端、D觸發(fā)器(308)的數(shù)據(jù)輸入端D、反相器(310)的輸入端和第二三態(tài)反相器(312)的輸入端； D觸發(fā)器(308)的輸出端Q連接異或門(307)的第一輸入端，異或門(307)的輸出端連接第一鎖存器(306)的數(shù)據(jù)輸入端D ;第一鎖存器(306)的輸出端Q連接或門(305)的第二輸入端，或門(305)的輸出端連接PMOS晶體管(315)的柵極； 反相器(310)的輸出端連接第一三態(tài)反相器(311)的輸入端，第一三態(tài)反相器(311)的輸出端連接寫位線電容(CWBL) —端和PMOS晶體管(315)的漏極，寫位線電容(CWBL)的另一端接VSS ;第二三態(tài)反相器(312)的輸出端連接寫位線反電容(CWBLB) —端和PMOS晶體管(315)的源極；寫位線反電容(CWBLB)的另一端接VSS。
6.根據(jù)權(quán)利要求5所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，當(dāng)或門(305 )輸出的寫位線均衡信號(EQ_N)為低電平時，寫位線均衡器由PMOS晶體管(315 )打開，存儲在寫位線電容(CWBL)和寫位線反電容(CWBLB)電荷重新分配，使寫位線(WBL)和寫位線反(WBLB)達(dá)到一個相同的中間電平；當(dāng)寫位線均衡信號(EQ_N)為高電平時，寫位線均衡器由PMOS晶體管(315)關(guān)斷。
7.根據(jù)權(quán)利要求6所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，數(shù)據(jù)(D)由數(shù)據(jù)鎖存器(309)在時鐘(CLK)的高電平鎖存，產(chǎn)生穩(wěn)定的寫數(shù)據(jù)(WD);寫數(shù)據(jù)(WD)經(jīng)過反向器(310)反相后得到寫數(shù)據(jù)反(WDB);寫數(shù)據(jù)(WD)和寫數(shù)據(jù)反(WDB)分別經(jīng)過第二三態(tài)反相器(312)和第一三態(tài)反相器(311)連接到寫位線反(WBLB)和寫位線(WBL);當(dāng)寫位線均衡信號(EQ_N)為高電平時，寫數(shù)據(jù)(WD)和寫數(shù)據(jù)反(WDB)分別經(jīng)過第二三態(tài)反相器(312)和第一三態(tài)反相器(311)驅(qū)動寫位線反(WBLB)和寫位線(WBL);當(dāng)寫位線均衡信號(EQ_N)為高電平時，第二三態(tài)反相器(312)和第一三態(tài)反相器(311)為高阻態(tài)。
8.根據(jù)權(quán)利要求6所述的一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，在時鐘(CLK)為高電平時，鎖存器(306)將上一周期寫數(shù)據(jù)(LD)和當(dāng)前周期寫數(shù)據(jù)(WD)異或的結(jié)果(C0MP_INT)鎖存至比較結(jié)果(C0MP);在時鐘(CLK)的上升沿，D觸發(fā)器(308)將本周期寫數(shù)據(jù)鎖存在上一周期寫數(shù)據(jù)(LD)上；在本地時鐘(LCLK)的上升沿，由反相器鏈和與非門構(gòu)成的脈沖產(chǎn)生電路產(chǎn)生負(fù)脈沖信號(EQ_N_INT);負(fù)脈沖信號(EQ_N_INT)的脈沖寬度由反相器鏈的延時決定；負(fù)脈沖信號(EQ_N_INT)和比較結(jié)果(COMP)相或得到寫位線均衡信號(EQ_N)。
9.一種低寫功耗的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，所述兩端口靜態(tài)隨機(jī)存儲器在寫操作時，寫預(yù)判電路將前一周期寫數(shù)據(jù)與當(dāng)前寫數(shù)據(jù)進(jìn)行比較，如果不同，則將寫位線均衡信號置為有效，對寫位線和寫位線反進(jìn)行均衡；如果相同，將寫位線均衡信號置為無效，寫位線和寫位線反沒有任何翻轉(zhuǎn)。
【文檔編號】G11C11/413GK103903646SQ201410127211
【公開日】2014年7月2日 申請日期:2014年3月31日 優(yōu)先權(quán)日:2014年3月31日
【發(fā)明者】熊保玉, 拜福君 申請人:西安華芯半導(dǎo)體有限公司