多個(gè)獨(dú)立的串行鏈接存儲(chǔ)器的制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)一種用于在半導(dǎo)體存儲(chǔ)器中串行數(shù)據(jù)鏈接接口和存儲(chǔ)體之間控制數(shù)據(jù)傳輸?shù)难b置、系統(tǒng)和方法。在一實(shí)施例中，本發(fā)明公開(kāi)了一種具有多個(gè)串行數(shù)據(jù)鏈接和多個(gè)存儲(chǔ)體的閃爍存儲(chǔ)器設(shè)備，其中，所述鏈接獨(dú)立于所述多個(gè)體。所述閃爍存儲(chǔ)器設(shè)備可以以菊花鏈配置級(jí)聯(lián)，并在存儲(chǔ)器設(shè)備之間使用回波信號(hào)線(xiàn)串行通信。此外，本發(fā)明描述了一種虛擬多鏈接配置，其中使用單個(gè)鏈接來(lái)模擬多鏈接。
【專(zhuān)利說(shuō)明】多個(gè)獨(dú)立的串行鏈接存儲(chǔ)器
[0001]本申請(qǐng)是申請(qǐng)?zhí)枮?00680036462.2、申請(qǐng)日為2006年9月29日、發(fā)明名稱(chēng)為“多個(gè)獨(dú)立的串行鏈接存儲(chǔ)器”的申請(qǐng)的分案申請(qǐng)。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及半導(dǎo)體存儲(chǔ)器設(shè)備，更具體地，本發(fā)明涉及一種用來(lái)提高半導(dǎo)體閃爍存儲(chǔ)器設(shè)備的速度和/或容量的存儲(chǔ)器結(jié)構(gòu)。
【背景技術(shù)】
[0003]諸如數(shù)碼照相機(jī)、便攜式數(shù)字助理、便攜式音頻/視頻播放器和移動(dòng)終端的移動(dòng)電子設(shè)備一直以來(lái)要求大容量存儲(chǔ)器，優(yōu)選的是具有不斷增加容量和速度能力的非易失性存儲(chǔ)器。例如，目前使用的音頻播放器可以具有介于256M字節(jié)至40G字節(jié)的用于存儲(chǔ)音頻/視頻數(shù)據(jù)的存儲(chǔ)器。由于在沒(méi)有電力的情況下非易失性存儲(chǔ)器可以保存數(shù)據(jù)，優(yōu)先選擇諸如閃爍存儲(chǔ)器和硬盤(pán)驅(qū)動(dòng)器的非易失性存儲(chǔ)器，因此延長(zhǎng)了電池壽命。
[0004]目前，硬盤(pán)驅(qū)動(dòng)器具有可以存儲(chǔ)20-40G字節(jié)數(shù)據(jù)的高密度，但體積相對(duì)龐大。但是，閃爍存儲(chǔ)器，也被稱(chēng)作固態(tài)驅(qū)動(dòng)器，由于其高密度、非易失性和相對(duì)硬盤(pán)驅(qū)動(dòng)器的較小尺寸而受到歡迎。閃爍存儲(chǔ)器技術(shù)是基于EPROM和EEPROM技術(shù)的。選擇術(shù)語(yǔ)“閃爍”是由于其一次可擦除大量存儲(chǔ)器單元，這區(qū)別于只能單獨(dú)擦除每一字節(jié)的EEPR0M。多層單元(MLC)的出現(xiàn)相對(duì)于單層單元進(jìn)一步增加了閃爍存儲(chǔ)器密度。本領(lǐng)域內(nèi)技術(shù)人員清楚地知道閃爍存儲(chǔ)器可以被配置為或非(NOR)閃爍或者與非(NAND)閃爍，其中，NAND閃爍由于其更緊密存儲(chǔ)器陣列結(jié)構(gòu)而相對(duì)給定面積具有更高密度。為了進(jìn)一步討論，所提及到的閃爍存儲(chǔ)器可以被理解為NOR、NAND或者其它類(lèi)型閃爍存儲(chǔ)器。
[0005]雖然，現(xiàn)有閃爍存儲(chǔ)器模塊對(duì)于目前的消費(fèi)電子設(shè)備具有足夠速度運(yùn)行，但是用于要求高數(shù)據(jù)速率的其他設(shè)備中可能并不足夠。例如，記錄高分辨率移動(dòng)圖像的移動(dòng)多媒體設(shè)備可能要求存儲(chǔ)模塊具有至少lOMB/s的編程吞吐量，而現(xiàn)有閃爍存儲(chǔ)器技術(shù)難以達(dá)至IJ，因?yàn)楝F(xiàn)有閃爍存儲(chǔ)器技術(shù)典型的編程數(shù)據(jù)率為7MB/s。由于編程單元需要的多步驟編程序列，多層單元閃爍存儲(chǔ)器具有1.5MB/s的更低的速率。
[0006]通過(guò)增加閃爍存儲(chǔ)器的運(yùn)行頻率，可以直接增加閃爍存儲(chǔ)器的編程和讀取吞吐量。例如，目前大約20-30MHZ的運(yùn)行頻率可以被增加一個(gè)數(shù)量級(jí)到大約200MHz。雖然這種解決方案顯得直截了當(dāng)，但是在如此高的頻率下信號(hào)質(zhì)量會(huì)有顯著問(wèn)題，這就對(duì)閃爍存儲(chǔ)器的運(yùn)行頻率設(shè)置了一個(gè)實(shí)際應(yīng)用上的限制。特別地，閃爍存儲(chǔ)器使用一組并行輸入/輸出(I/O)引腳與其他元件通信，根據(jù)期望配置，所述引腳數(shù)量為8或者16，用于接收命令指令、接收輸入數(shù)據(jù)和提供輸出數(shù)據(jù)。這通常被稱(chēng)作并行接口。高速運(yùn)行將會(huì)導(dǎo)致眾所周知的諸如串?dāng)_、信號(hào)偏移和信號(hào)衰減的通信退化效應(yīng)，從而降低信號(hào)質(zhì)量。
[0007]上述并行接口使用大量引腳來(lái)讀取和寫(xiě)入數(shù)據(jù)。隨著輸入引腳和線(xiàn)路的增加，許多不期望的效應(yīng)也在增加。這些效應(yīng)包括符號(hào)間干擾、信號(hào)偏移和串?dāng)_。符號(hào)間干擾來(lái)自沿線(xiàn)路傳輸?shù)男盘?hào)的衰減以及當(dāng)多個(gè)元件連接到線(xiàn)路時(shí)所造成的反射(reflection)。當(dāng)信號(hào)沿著具有不同長(zhǎng)度和/或特性的線(xiàn)路傳輸并且在不同時(shí)間到達(dá)端點(diǎn)時(shí)，產(chǎn)生信號(hào)偏移。串?dāng)_是指在非常接近的線(xiàn)路上的信號(hào)的不期望的耦合。隨著存儲(chǔ)器設(shè)備的運(yùn)行速度增加，串?dāng)_越來(lái)越成為一個(gè)問(wèn)題。
[0008]因此，在本【技術(shù)領(lǐng)域】中需要這樣的存儲(chǔ)器模塊用于移動(dòng)電子設(shè)備和固態(tài)驅(qū)動(dòng)器應(yīng)用中，其具有增加的存儲(chǔ)容量和/或運(yùn)行速度，并且最小化存取存儲(chǔ)器模塊所需的輸入引腳和線(xiàn)路的數(shù)量。

【發(fā)明內(nèi)容】

[0009]以下說(shuō)明本發(fā)明的一些實(shí)施例的簡(jiǎn)要概括，用來(lái)提供對(duì)本發(fā)明多個(gè)方面的基本認(rèn)識(shí)。此概要并不是本發(fā)明的詳盡的全面概述，其用意并非是標(biāo)識(shí)本發(fā)明的關(guān)鍵或者重要部分，也不是界定本發(fā)明的范圍。其唯一目的是以簡(jiǎn)化形式提供本發(fā)明的一些實(shí)施例，作為下述的更加詳細(xì)描述的前序。
[0010]根據(jù)本發(fā)明的多個(gè)方面，本發(fā)明公開(kāi)了具有多個(gè)存儲(chǔ)體和多個(gè)串行數(shù)據(jù)鏈接接口的半導(dǎo)體存儲(chǔ)器設(shè)備。在一個(gè)實(shí)施例中，存儲(chǔ)器設(shè)備包括獨(dú)立控制鏈接接口和存儲(chǔ)體之間的數(shù)據(jù)傳輸?shù)目刂齐娐?。在一些?shí)例中，所述存儲(chǔ)體為非易失性存儲(chǔ)器。本發(fā)明的控制電路可以與存儲(chǔ)器設(shè)備內(nèi)的多個(gè)模塊和其他電路通信。例如，所述控制電路產(chǎn)生驅(qū)動(dòng)多個(gè)所述模塊的控制信號(hào)。
[0011]本發(fā)明也公開(kāi)了半導(dǎo)體閃爍存儲(chǔ)器設(shè)備中實(shí)行并發(fā)存儲(chǔ)器操作的方法。還包括了用于每一個(gè)串行數(shù)據(jù)鏈接接口和存儲(chǔ)體的狀態(tài)指示器。當(dāng)所述存儲(chǔ)體忙碌(或者返回就緒)時(shí)，以及當(dāng)鏈接接口忙碌(或者返回就緒)時(shí)，更新這些狀態(tài)指示器。此外，虛擬多鏈接特征允許具有減少引腳數(shù)量的存儲(chǔ)器設(shè)備以高于現(xiàn)有技術(shù)中設(shè)備的吞吐量運(yùn)行。
[0012]根據(jù)本發(fā)明的多個(gè)方面，本發(fā)明公開(kāi)了一種具有多個(gè)級(jí)聯(lián)存儲(chǔ)器設(shè)備的存儲(chǔ)器系統(tǒng)。所述存儲(chǔ)器設(shè)備可以被串行連接，并且外部存儲(chǔ)器控制器可以接收和提供數(shù)據(jù)和控制信號(hào)給所述存儲(chǔ)器系統(tǒng)。在本發(fā)明的其他實(shí)施例中，用來(lái)實(shí)現(xiàn)所公開(kāi)方法的可執(zhí)行指令被存儲(chǔ)為控制邏輯或者諸如光盤(pán)或者磁盤(pán)的計(jì)算機(jī)可讀媒介上的計(jì)算機(jī)可讀指令。在本發(fā)明的一些實(shí)施例中，每一個(gè)閃爍存儲(chǔ)器設(shè)備可以包括一個(gè)唯一的設(shè)備識(shí)別符?？梢耘渲盟鲈O(shè)備用來(lái)解析串行輸入數(shù)據(jù)中的目標(biāo)設(shè)備信息域，將目標(biāo)設(shè)備信息與所述設(shè)備的所述唯一設(shè)備識(shí)別號(hào)碼相關(guān)聯(lián)，來(lái)判斷所述設(shè)備是否是所述目標(biāo)設(shè)備。本說(shuō)明書(shū)全文也公開(kāi)了本發(fā)明的多個(gè)其他方面。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0013]通過(guò)示例性實(shí)施例來(lái)說(shuō)明本發(fā)明，但本發(fā)明并不限于相應(yīng)附圖，其中相同附圖標(biāo)號(hào)表不同一部件。
[0014]圖1A、1B、1C為根據(jù)本發(fā)明多個(gè)方面說(shuō)明允許并發(fā)操作的示例性存儲(chǔ)器設(shè)備的高級(jí)示意圖；
[0015]圖2A為根據(jù)本發(fā)明多個(gè)方面的示例性存儲(chǔ)器設(shè)備的高級(jí)框圖；
[0016]圖2B為根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A所示的串行數(shù)據(jù)鏈接的示意圖；
[0017]圖2C為根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A所示的輸入串行到并行的寄存器塊的示意圖；[0018]圖2D為根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A所示的路徑開(kāi)關(guān)電路的示意圖；
[0019]圖2E為根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A所示的輸出并行到串行寄存器塊的示意圖；
[0020]圖3A、圖4、圖5A、圖6A和圖7為根據(jù)本發(fā)明多個(gè)方面的由存儲(chǔ)器設(shè)備執(zhí)行的存儲(chǔ)器操作的時(shí)序圖；圖38、圖5B和圖6B為根據(jù)本發(fā)明多個(gè)方面的設(shè)備中分別說(shuō)明圖3A、5A和6A的所述存儲(chǔ)器操作的流程圖；
[0021]圖8A、8B和SC為根據(jù)本發(fā)明多個(gè)方面的存儲(chǔ)器設(shè)備中執(zhí)行的并發(fā)存儲(chǔ)器操作的時(shí)序圖；
[0022]圖9和圖10為根據(jù)本發(fā)明多個(gè)方面的控制多個(gè)串行數(shù)據(jù)鏈接接口和多個(gè)存儲(chǔ)體之間的數(shù)據(jù)傳輸?shù)姆椒ǖ牧鞒虉D；
[0023]圖11為根據(jù)本發(fā)明的多個(gè)方面的設(shè)備中存儲(chǔ)器設(shè)備的輸出引腳配置方框圖；
[0024]圖12為根據(jù)本發(fā)明的在裝備有虛擬多鏈接特征的多個(gè)方面的存儲(chǔ)器設(shè)備中執(zhí)行存儲(chǔ)器操作的時(shí)序圖；
[0025]圖13描述根據(jù)本發(fā)明多個(gè)方面的多個(gè)存儲(chǔ)器設(shè)備的級(jí)聯(lián)配置的高級(jí)框圖；
[0026]圖14為根據(jù)本發(fā)明一些方面的級(jí)聯(lián)配置中的存儲(chǔ)器設(shè)備上執(zhí)行的存儲(chǔ)器操作的簡(jiǎn)化時(shí)序圖。
【具體實(shí)施方式】
[0027]本發(fā)明公開(kāi)了具有至少兩個(gè)存儲(chǔ)體的半導(dǎo)體存儲(chǔ)器的串行數(shù)據(jù)接口。此串行數(shù)據(jù)接口可以包括一個(gè)或者多個(gè)與中央控制邏輯通信的串行數(shù)據(jù)鏈接，其中，每一個(gè)串行數(shù)據(jù)鏈接可以串行接收命令和數(shù)據(jù)，可以串行提供輸出數(shù)據(jù)。每一個(gè)串行數(shù)據(jù)鏈接可以存取存儲(chǔ)器中的任一存儲(chǔ)體用來(lái)編程和讀取數(shù)據(jù)。串行接口的至少一個(gè)優(yōu)點(diǎn)是在不同密度下具有標(biāo)準(zhǔn)輸出引腳而引腳數(shù)少的設(shè)備，因此，允許將來(lái)相兼容地升級(jí)到更高密度而無(wú)需重新設(shè)計(jì)電路板。
[0028]圖1A和IB為根據(jù)本發(fā)明多個(gè)方面說(shuō)明支持并發(fā)操作的示例性存儲(chǔ)器設(shè)備的高級(jí)示意圖。圖1A示出具有多個(gè)串行數(shù)據(jù)鏈接接口 102和104以及多個(gè)存儲(chǔ)體106和108的存儲(chǔ)器設(shè)備。此處所示布置被稱(chēng)作雙端口配置。每一串行數(shù)據(jù)鏈接接口具有相連接的輸入/輸出引腳以及數(shù)據(jù)輸入和數(shù)據(jù)輸出電路，并將結(jié)合圖2A進(jìn)一步詳細(xì)描述。通過(guò)串行數(shù)據(jù)鏈接接口傳輸?shù)臄?shù)據(jù)以串行方式(例如以單個(gè)比特寬度的數(shù)據(jù)流)傳輸，所述存儲(chǔ)器設(shè)備內(nèi)的每一個(gè)數(shù)據(jù)鏈接接口 102和104都是獨(dú)立的，可以傳輸數(shù)據(jù)出入存儲(chǔ)體106和108中的任一個(gè)。例如，串行數(shù)據(jù)鏈接102可以傳輸數(shù)據(jù)出入存儲(chǔ)體106或者108。類(lèi)似地，串行數(shù)據(jù)鏈接104可以傳輸數(shù)據(jù)出入存儲(chǔ)體106和108。由于所示兩個(gè)串行數(shù)據(jù)鏈接接口是獨(dú)立的，所以它們可以并發(fā)的傳輸數(shù)據(jù)出入單獨(dú)的存儲(chǔ)體。此處所述的“鏈接”是指電路，所述電路可以為數(shù)據(jù)出入所述一個(gè)或多個(gè)存儲(chǔ)體提供路徑，并控制其傳輸?？刂颇K110可以使用命令進(jìn)行配置，以控制數(shù)據(jù)在每一個(gè)串行數(shù)據(jù)鏈接接口 102和104與每一個(gè)存儲(chǔ)體106和108之間交換。例如，控制模塊110可以被配置為允許串行數(shù)據(jù)鏈接接口 102讀取來(lái)自存儲(chǔ)體106的數(shù)據(jù)，同時(shí)允許串行數(shù)據(jù)鏈接接口 104寫(xiě)數(shù)據(jù)到存儲(chǔ)體108中。這個(gè)特征增強(qiáng)了系統(tǒng)設(shè)計(jì)的靈活性并提高了設(shè)備利用率(例如，總線(xiàn)利用率和核心利用率)。如下所示，控制模塊110可以包括控制電路、寄存器和開(kāi)關(guān)電路。[0029]圖1B示出一個(gè)實(shí)施例，其中，單個(gè)串行數(shù)據(jù)鏈接接口 120通過(guò)控制模塊126鏈接到多個(gè)存儲(chǔ)體122和124。此處所示布置在此稱(chēng)為單端口配置，并且相對(duì)于圖1A所示的雙端口配置，使用較少的存儲(chǔ)器設(shè)備的輸入/輸出引腳。配置控制模塊126來(lái)運(yùn)行或者執(zhí)行兩個(gè)操作過(guò)程或者線(xiàn)程，使得串行數(shù)據(jù)鏈接接口 120可以與存儲(chǔ)體122和124以流水線(xiàn)方式交換數(shù)據(jù)。例如，當(dāng)數(shù)據(jù)被寫(xiě)入存儲(chǔ)體122時(shí)，數(shù)據(jù)鏈接接口 120可以同時(shí)讀取存儲(chǔ)體124的數(shù)據(jù)。根據(jù)本發(fā)明的多個(gè)方面并且如下進(jìn)一步詳細(xì)描述，存儲(chǔ)器設(shè)備使用圖1B所示的單鏈接配置模擬了多鏈接操作。使用此單鏈接結(jié)合多存儲(chǔ)體配置，此處被稱(chēng)之為虛擬多鏈接，可以在其他存儲(chǔ)體可能處于忙碌狀態(tài)時(shí)存取任一可用存儲(chǔ)體。因此，通過(guò)連接仲裁電路存取其他可用存儲(chǔ)體，此存儲(chǔ)器設(shè)備可以提升單鏈接配置的利用率。
[0030]圖1A和圖1B所示的存儲(chǔ)器設(shè)備包括僅用于說(shuō)明目的的兩個(gè)存儲(chǔ)體。本領(lǐng)域內(nèi)技術(shù)人員可以意識(shí)到此處公開(kāi)的本發(fā)明的多個(gè)方面是可以縮放的，并且允許使用多個(gè)存儲(chǔ)體和多個(gè)串行數(shù)據(jù)鏈接接口。例如，單個(gè)存儲(chǔ)器設(shè)備可以包括例如2、4或者多個(gè)存儲(chǔ)體。圖1C示出一個(gè)實(shí)施例，其中，在控制模塊150的控制下，配置有四個(gè)獨(dú)立的串行數(shù)據(jù)鏈接132、134、136和138，用來(lái)與四個(gè)存儲(chǔ)體140、142、144和146交換數(shù)據(jù)。當(dāng)使用虛擬多鏈接配置，僅有一個(gè)鏈接是必要的，其余的鏈接(例如圖1A中的雙鏈接或者圖1C中的四鏈接輸出引腳配置)并不使用，并被認(rèn)為是沒(méi)有連接(NC)。相比傳統(tǒng)的并行接口結(jié)構(gòu)，串行數(shù)據(jù)鏈接接口至少有一個(gè)優(yōu)點(diǎn)，就是在保持鏈接靈活性和大密度的同時(shí)，降低了存儲(chǔ)器設(shè)備上的引腳數(shù)量。例如，當(dāng)傳統(tǒng)的閃爍存儲(chǔ)器設(shè)備可以要求在封裝的多個(gè)面上有48個(gè)引腳時(shí)，根據(jù)本發(fā)明的存儲(chǔ)器設(shè)備可以在標(biāo)準(zhǔn)封裝1100的單面上使用很少的引腳(例如，11個(gè)引腳)，如圖11所示?；蛘呤?，由于需要較少的內(nèi)部接合焊盤(pán)，所以可以使用不同的、更小類(lèi)型的封裝。
[0031]根據(jù)本發(fā)明的一個(gè)具體實(shí)施例，圖2A示例性說(shuō)明圖1A所示的存儲(chǔ)器設(shè)備的更詳細(xì)的示意圖。存儲(chǔ)器設(shè)備200中的每一個(gè)存儲(chǔ)體的結(jié)構(gòu)可以相同或者相似于NAND閃爍存儲(chǔ)器核心結(jié)構(gòu)。圖2A示出和本發(fā)明相關(guān)的這些電路，并且有目的地省略了某些電路塊來(lái)簡(jiǎn)化圖2A，例如，使用閃爍存儲(chǔ)器核心結(jié)構(gòu)的存儲(chǔ)器設(shè)備200將包括高壓產(chǎn)生電路，此電路對(duì)存儲(chǔ)單元的編程和擦除是必要的。此處所用的核心結(jié)構(gòu)(或者核心電路)是指包括存儲(chǔ)單元陣列和相關(guān)聯(lián)的存取電路(例如解碼和數(shù)據(jù)傳輸電路)的電路。由于標(biāo)準(zhǔn)存儲(chǔ)器結(jié)構(gòu)是眾所周知的，因此與所選擇的結(jié)構(gòu)相關(guān)聯(lián)的原始操作也是公知的，這一點(diǎn)本領(lǐng)域內(nèi)技術(shù)人員應(yīng)該了解。本領(lǐng)域內(nèi)的技術(shù)人員更應(yīng)明白，任何已知的非易失性或者易失性存儲(chǔ)器結(jié)構(gòu)可以用在本發(fā)明的替代實(shí)施例中。
[0032]存儲(chǔ)器設(shè)備200包括多個(gè)具有各自數(shù)據(jù)、控制和尋址電路的同樣的存儲(chǔ)體，諸如存儲(chǔ)體A202和存儲(chǔ)體B204，地址和數(shù)據(jù)路徑開(kāi)關(guān)電路206連接到存儲(chǔ)體202和204，并且連接到與各存儲(chǔ)體相關(guān)聯(lián)的同樣的接口電路205和207用于提供到開(kāi)關(guān)電路206和接收來(lái)自開(kāi)關(guān)電路206的數(shù)據(jù)。例如，存儲(chǔ)體202和204優(yōu)選的是非易失性存儲(chǔ)器，諸如閃爍存儲(chǔ)器。邏輯上，由存儲(chǔ)體202接收和提供的信號(hào)被標(biāo)以字母“A”，同時(shí)由存儲(chǔ)體204接收和提供的信號(hào)被標(biāo)以字母“B”。類(lèi)似地，由接口電路205接收和提供的信號(hào)被標(biāo)以數(shù)字“0”，由接口電路207接收和提供的信號(hào)被標(biāo)以數(shù)字“I”。每一接口電路205/207以串行數(shù)據(jù)流接收存取數(shù)據(jù)，其中例如，所述存取數(shù)據(jù)可以包括用于編程操作的命令、地址信息和輸入數(shù)據(jù)。在讀取操作中，接口電路將響應(yīng)于讀取命令和地址數(shù)據(jù)提供輸出數(shù)據(jù)作為串行數(shù)據(jù)流。存儲(chǔ)器設(shè)備200進(jìn)一步包括全局電路(global circuit)，諸如控制接口 208和狀態(tài)/ID寄存器電路210，用來(lái)提供諸如時(shí)鐘信號(hào)sclki和reset的全局信號(hào)給存儲(chǔ)體202和204 二者的電路以及各自的接口電路205和207。前述電路將在以下進(jìn)一步討論。
[0033]存儲(chǔ)體202包括公知的存儲(chǔ)器外圍電路，諸如用于提供輸出數(shù)據(jù)00爪_八和用于接收輸入編程數(shù)據(jù)DIN_A的感應(yīng)放大器和頁(yè)面緩沖電路塊212，還有行解碼塊214。本領(lǐng)域內(nèi)技術(shù)人員可以明白，塊212也將包括列解碼電路?？刂坪皖A(yù)解碼電路塊216經(jīng)由信號(hào)線(xiàn)ADDR_A接收地址信號(hào)和控制信號(hào)，并且提供預(yù)解碼地址信號(hào)給行解碼器214、感應(yīng)放大器和頁(yè)面緩沖電路塊212。
[0034]存儲(chǔ)體204的外圍電路與前面描述的存儲(chǔ)體202的外圍電路相同。存儲(chǔ)體B的電路包括用于提供輸出數(shù)據(jù)D0UT_B和用于接收輸入編程數(shù)據(jù)DIN_B的感應(yīng)放大器和頁(yè)面緩沖電路塊218，還有行解碼塊220以及控制和預(yù)解碼電路塊222?？刂坪皖A(yù)解碼電路塊222經(jīng)由信號(hào)線(xiàn)ADDR_B接收地址信號(hào)和控制信號(hào)，并且提供預(yù)解碼地址信號(hào)給行解碼器220、感應(yīng)放大器和頁(yè)面緩沖電路塊222。每一個(gè)存儲(chǔ)體和相應(yīng)的外圍電路可以使用公知的結(jié)構(gòu)配置。
[0035]在一般操作中，每一個(gè)存儲(chǔ)體對(duì)特定的命令和地址響應(yīng)，并且如果必要，對(duì)輸入數(shù)據(jù)響應(yīng)。例如，存儲(chǔ)體202將響應(yīng)讀取命令和讀取地址而提供輸出數(shù)據(jù)D0UT_A，并且可以響應(yīng)編程命令和編程地址而對(duì)輸入數(shù)據(jù)編程。例如，每一個(gè)存儲(chǔ)體可以響應(yīng)諸如擦除命令的其它命令。
[0036]在目前所示實(shí)施例中，路徑開(kāi)關(guān)206為雙端口電路，可以在兩種模式的其中之一中運(yùn)行用來(lái)在存儲(chǔ)體202和204與接口電路205和207之間傳遞信號(hào)。第一種是直接傳輸模式，其中，存儲(chǔ)體202和接口電路205的信號(hào)互相傳遞。同時(shí)，在所述直接傳輸模式中，存儲(chǔ)體204和接口電路207的信號(hào)互相傳遞。第二種是交叉?zhèn)鬏?cross — transfer)模式，其中，存儲(chǔ)體202和接口電路207的信號(hào)互相傳遞，同時(shí)，存儲(chǔ)體204和接口電路205的信號(hào)互相傳遞。稍后將討論路徑開(kāi)關(guān)206的單端口配置。
[0037]如上提及的，接口電路205和207以串行數(shù)據(jù)流方式接收和提供數(shù)據(jù)，這是為了在高運(yùn)行頻率下提高總的信號(hào)吞吐量的同時(shí)，降低芯片的輸出引腳的需求。由于存儲(chǔ)體202和204的電路通常被配置為用于并行地址和數(shù)據(jù)，所以需要轉(zhuǎn)換電路。
[0038]接口電路205包括串行數(shù)據(jù)鏈接230，輸入串行到并行寄存器塊232和輸出并行到串行寄存器塊234。串行數(shù)據(jù)鏈接230接收串行輸入數(shù)據(jù)SIP0、輸入使能信號(hào)IPEO和輸出使能信號(hào)0ΡΕ0，并且提供串行輸出數(shù)據(jù)S0P0、輸入使能回波信號(hào)IPEQO和輸出使能回波信號(hào)0PEQ0。信號(hào)SIPO (和SIP1)為串行數(shù)據(jù)流，其中，每一信號(hào)可以包括地址、命令和輸入數(shù)據(jù)。串行數(shù)據(jù)鏈接230提供相應(yīng)于SIPO的緩沖的串行輸入數(shù)據(jù)SER_IN0并且接收來(lái)自輸出并行到串行寄存器塊234的串行輸出數(shù)據(jù)SER_0UT0。輸入串行到并行寄存器塊232接收SER_IN0并且將其轉(zhuǎn)換為一組并行信號(hào)PAR_IN0。輸出并行到串行寄存器塊234接收一組并行輸出數(shù)據(jù)PAR_0UT0并且將其轉(zhuǎn)換為串行輸出數(shù)據(jù)SER_0UT0，其被隨后提供作為數(shù)據(jù)流S0P0。輸出并行到串行寄存器塊234也可以接收來(lái)自狀態(tài)/ID寄存器電路210的數(shù)據(jù)，用來(lái)輸出其中存儲(chǔ)的數(shù)據(jù)，而不是PAR_0UT0的數(shù)據(jù)。這個(gè)特定特征的細(xì)節(jié)將隨后進(jìn)一步描述。此外，串行數(shù)據(jù)鏈接230配置成為另一存儲(chǔ)器設(shè)備200提供控制信號(hào)和數(shù)據(jù)信號(hào)的菊花鏈的級(jí)聯(lián)。[0039]串行接口電路207與接口電路205相同地配置，并且包括串行數(shù)據(jù)鏈接236、輸入串行到并行寄存器塊240和輸出并行到串行寄存器塊238。串行數(shù)據(jù)鏈接236接收串行輸入數(shù)據(jù)SIP1、輸入使能信號(hào)IPEl和輸出使能信號(hào)OPEI，并且提供串行輸出數(shù)據(jù)S0P1、輸入使能回波信號(hào)IPEQl和輸出使能回波信號(hào)OPEQl。串行數(shù)據(jù)鏈接236提供相應(yīng)于SIPl的緩沖的串行輸入數(shù)據(jù)SER_IN1，并且接收來(lái)自輸出并行到串行寄存器塊238的串行輸出數(shù)據(jù)SER_0UT1。輸入串行到并行寄存器塊238接收SER_IN1并且將其轉(zhuǎn)換為一組并行信號(hào)PAR_INI。輸出并行到串行寄存器塊240接收一組并行輸出數(shù)據(jù)PAR_0UT1并且將其轉(zhuǎn)換為串行輸出數(shù)據(jù)SER_0UT1，其被隨后提供作為數(shù)據(jù)流SOPl。輸出并行到串行寄存器塊240也可以接收來(lái)自狀態(tài)/ID寄存器電路210的數(shù)據(jù)，用來(lái)輸出其中存儲(chǔ)的數(shù)據(jù)，而不是PAR_0UT1的數(shù)據(jù)。如同串行數(shù)據(jù)鏈接230 —樣，串行數(shù)據(jù)鏈接236配置成為另一存儲(chǔ)器設(shè)備200提供控制信號(hào)和數(shù)據(jù)信號(hào)的菊花鏈的級(jí)聯(lián)。
[0040]控制接口 208包括標(biāo)準(zhǔn)輸入緩沖器電路，并且產(chǎn)生分別對(duì)應(yīng)于CS#、SCLK和RST#的內(nèi)部芯片選擇信號(hào)chip_sel、內(nèi)部時(shí)鐘信號(hào)sclki和內(nèi)部復(fù)位信號(hào)reset。雖然信號(hào)chip_sel主要由串行數(shù)據(jù)鏈接230和236使用，但是reset和sclki通過(guò)存儲(chǔ)器設(shè)備200被許多電路使用。
[0041]圖2B為根據(jù)本發(fā)明的一個(gè)實(shí)施例的串行數(shù)據(jù)鏈接230的示意圖。串行數(shù)據(jù)鏈接230包括用于接收輸入信號(hào)0ΡΕ0、IPEO和SIPO的輸入緩沖器242、用于驅(qū)動(dòng)信號(hào)S0P0、IPEQO和OPEQO的輸出驅(qū)動(dòng)器244、用于按拍輸出(clocking)信號(hào)out_en0和in_en0的觸發(fā)器電路246以及反相器248和多路轉(zhuǎn)換器(MUX) 250。響應(yīng)信號(hào)chip_Sel來(lái)啟動(dòng)信號(hào)OPEO和SIPO的輸入緩沖器，響應(yīng)經(jīng)反相器248反相的chip_Sel啟動(dòng)信號(hào)SOPO的輸出驅(qū)動(dòng)器。信號(hào)out_en0啟動(dòng)輸出緩沖器(后面圖2E中示出)并且提供信號(hào)SER_0UT0。信號(hào)in_en0啟動(dòng)輸入串行到并行寄存器塊232來(lái)鎖存SER_IN0數(shù)據(jù)。信號(hào)in_en0、Out_en0和SER INO。
[0042]串行數(shù)據(jù)鏈接230包括啟動(dòng)將存儲(chǔ)器設(shè)備200和其它存儲(chǔ)器設(shè)備級(jí)聯(lián)的菊花鏈的電路。更具體地，串行輸入數(shù)據(jù)流SIPO和使能信號(hào)OPEO和IPEO可以通過(guò)串行數(shù)據(jù)鏈接230傳遞到另一存儲(chǔ)器設(shè)備的相應(yīng)引腳。當(dāng)in_en0在激活的高邏輯水平時(shí)，SER_IN0被與邏輯門(mén)252接收并傳遞到相應(yīng)的觸發(fā)器246。與此同時(shí)，處于激活的高邏輯水平的in_en0將控制MUX250來(lái)傳輸Si_next0到輸出驅(qū)動(dòng)器244。類(lèi)似地，IPEO和OPEO也可以通過(guò)各自的觸發(fā)器246被按拍輸出到IPEQO和0PEQ0。雖然此處描述串行數(shù)據(jù)鏈接230，應(yīng)該清楚串行數(shù)據(jù)鏈接236也包括相同元件，它們按照與圖2B所示串行數(shù)據(jù)鏈接230相同的方式相互連接。
[0043]圖2C為輸入串行到并行寄存器塊232的示意圖。此寄存器塊接收時(shí)鐘信號(hào)sclk1、使能信號(hào)in_en0和輸入數(shù)據(jù)流SER_IN0，并且轉(zhuǎn)換SER_IN0為一組并行數(shù)據(jù)。特別地，可以轉(zhuǎn)換SER_IN0來(lái)提供命令CMDJK列地址C_ADD0、行地址R_ADD0和輸入數(shù)據(jù)DATA_IN0。本發(fā)明公開(kāi)的實(shí)施例優(yōu)選地在高頻下運(yùn)行，例如在200MHz。以此速度，串行輸入數(shù)據(jù)流可以在快過(guò)解碼所接收的命令的速度下接收。正是由于此原因，串行輸入數(shù)據(jù)流初始被緩沖在一組寄存器中。應(yīng)該明白，本發(fā)明所示的示意圖也適用于輸入串行到并行寄存器塊240，唯一不同之處是信號(hào)名稱(chēng)的標(biāo)號(hào)不同。
[0044]輸入串行到并行寄存器塊232包括輸入控制器254、命令寄存器256、臨時(shí)寄存器258和串行數(shù)據(jù)寄存器260，其中，輸入控制器254用來(lái)接收in_en0和sclki。由于串行輸入數(shù)據(jù)流的數(shù)據(jù)結(jié)構(gòu)是預(yù)先確定的，所以可以將特定位數(shù)的輸入數(shù)據(jù)流分配到前述的寄存器中。例如，與命令相應(yīng)的位可以被存儲(chǔ)到命令寄存器256中，與行地址和列地址相應(yīng)的位可以被存儲(chǔ)到臨時(shí)寄存器258中，與輸入數(shù)據(jù)相應(yīng)的位可以被存儲(chǔ)到串行數(shù)據(jù)寄存器260中。串行輸入數(shù)據(jù)流的位分配可以由輸入控制器254控制，其可以包括計(jì)數(shù)器，用于在接收到每一預(yù)先確定的位數(shù)之后產(chǎn)生合適的寄存器啟動(dòng)控制信號(hào)。換句話(huà)說(shuō)，三個(gè)寄存器的每一個(gè)可以被順序啟動(dòng)以根據(jù)串行輸入數(shù)據(jù)流的預(yù)先確定的數(shù)據(jù)結(jié)構(gòu)來(lái)接收和存儲(chǔ)串行輸入數(shù)據(jù)流的數(shù)據(jù)位。
[0045]命令解釋器(interpreter) 262并行接收來(lái)自命令寄存器256的命令信號(hào)，并且產(chǎn)生一個(gè)經(jīng)過(guò)解碼的命令CMD_0。命令解釋器262是由互相連接的邏輯門(mén)或者固件實(shí)現(xiàn)的標(biāo)準(zhǔn)電路，用于解碼接收到的命令。如圖4所示，CMD_0可以包括信號(hào)cmd_status和cmd_id。開(kāi)關(guān)控制器264接收一個(gè)或者多個(gè)來(lái)自CMD_0的信號(hào)，用來(lái)控制一個(gè)簡(jiǎn)單的開(kāi)關(guān)電路266。開(kāi)關(guān)電路266并行地接收存儲(chǔ)在臨時(shí)寄存器258中的所有數(shù)據(jù)，并且根據(jù)經(jīng)過(guò)解碼的命令CMD_0加載數(shù)據(jù)到列地址寄存器268和行/體寄存器270的二者或其中之一。由于臨時(shí)寄存器不總是包括列和行/體地址數(shù)據(jù)兩者，所以?xún)?yōu)選的進(jìn)行這一解碼。例如，具有塊擦除命令的串行輸入數(shù)據(jù)流將僅使用行地址，此情況中，僅有存儲(chǔ)在臨時(shí)寄存器258中的相應(yīng)位加載到行/體寄存器270。列地址寄存器268提供并行信號(hào)C_ADD0，行/體地址寄存器270提供并行信號(hào)R_ADD0，并且數(shù)據(jù)寄存器272提供并行信號(hào)DATA_IN0，用于編程操作。CMDJKC_ADD0、R_ADD0和Data_IN0 (可選)共同形成并行信號(hào)PAR_IN0。每一并行信號(hào)的位寬尚未被指定，因?yàn)樗璧膶挾仁且环N設(shè)計(jì)參數(shù)，可以根據(jù)特定標(biāo)準(zhǔn)定制或者設(shè)計(jì)。
[0046]用于閃爍核心結(jié)構(gòu)實(shí)現(xiàn)的存儲(chǔ)器設(shè)備200的一些操作的實(shí)例如下表I所示。表I列出可能的用于CMD_0的操作(OP)代碼和列地址(C_ADD0)、行/體地址(R_ADD0)和輸入數(shù)據(jù)(DATA_IN0)的相應(yīng)狀態(tài)。
[0047]表I命令集
[0048]
【權(quán)利要求】
1.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括: 多個(gè)可獨(dú)立控制的存儲(chǔ)塊； 多個(gè)數(shù)據(jù)鏈接接口，可操作地獨(dú)立傳輸在多個(gè)數(shù)據(jù)鏈接接口的其中任一個(gè)和多個(gè)存儲(chǔ)塊的其中任一個(gè)之間的輸入數(shù)據(jù)或輸出數(shù)據(jù)，并且所述多個(gè)數(shù)據(jù)鏈接接口的每一個(gè)具有用于接收所述輸入數(shù)據(jù)的輸入電路和用于輸出所述輸出數(shù)據(jù)的輸出電路；以及 控制電路，用于控制在所述多個(gè)數(shù)據(jù)鏈接接口的其中任一個(gè)和多個(gè)存儲(chǔ)塊其中任一之間并發(fā)進(jìn)行的數(shù)據(jù)傳輸。
2.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)塊包括非易失性存儲(chǔ)塊。
3.權(quán)利要求2的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述非易失性存儲(chǔ)塊包括閃爍存儲(chǔ)塊。
4.權(quán)利要求3的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述閃爍存儲(chǔ)塊包括串聯(lián)的晶體管存儲(chǔ)器單元。
5.權(quán)利要求4的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述閃爍存儲(chǔ)塊包括并聯(lián)的晶體管存儲(chǔ)器單元。
6.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述控制電路接收計(jì)算機(jī)可執(zhí)行指令用來(lái)控制所述輸入和輸出數(shù)據(jù)進(jìn)出多個(gè)存儲(chǔ)塊的其中之一的傳輸。
7.權(quán)利要求6的半導(dǎo)體存儲(chǔ)器設(shè)備，其中， 所述輸入和輸出數(shù)據(jù)包括串行輸入和輸出數(shù)據(jù)；并且 所述控制電路響應(yīng)地址信息控制所述串行輸入數(shù)據(jù)的傳輸，其中，所述地址信息包含在所述串行輸入數(shù)據(jù)的地址域中。
8.權(quán)利要求6的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)存儲(chǔ)塊、所述多個(gè)數(shù)據(jù)鏈接接口和所述控制電路位于具有單面焊盤(pán)結(jié)構(gòu)的單獨(dú)封裝中。
9.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口包括兩個(gè)數(shù)據(jù)鏈接接口。
10.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口包括四個(gè)數(shù)據(jù)鏈接接口。
11.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述控制電路被配置來(lái)控制在所述多個(gè)存儲(chǔ)塊的至少兩個(gè)與所述多個(gè)數(shù)據(jù)鏈接接口的至少兩個(gè)之間的并發(fā)進(jìn)行的數(shù)據(jù)傳輸。
12.權(quán)利要求3的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述設(shè)備通過(guò)所述數(shù)據(jù)鏈接接口的其中一個(gè)在所述多個(gè)閃爍存儲(chǔ)塊的其中之一中執(zhí)行讀操作，并發(fā)通過(guò)所述數(shù)據(jù)鏈接接口的另一個(gè)在所述多個(gè)閃爍存儲(chǔ)塊的另一個(gè)中執(zhí)行寫(xiě)操作。
13.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口串行接收數(shù)據(jù)。
14.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口包括用于串行輸出數(shù)據(jù)的電路。
15.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，多個(gè)數(shù)據(jù)鏈接接口可操作地訪(fǎng)問(wèn)交疊時(shí)間周期中的多個(gè)存儲(chǔ)塊的至少兩個(gè)。
16.權(quán)利要求15的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述交迭時(shí)間周期期間發(fā)生的操作包括頁(yè)面讀取、編程和擦除操作的至少兩個(gè)。
17.權(quán)利要求15的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述交迭時(shí)間周期期間發(fā)生的操作包括數(shù)據(jù)傳輸操作以及頁(yè)面讀取、編程和擦除操作三者的至少一個(gè)。
18.權(quán)利要求15的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，通過(guò)多個(gè)接口的兩個(gè)或者多個(gè)啟動(dòng)所述交迭時(shí)間周期期間的操作。
19.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)存儲(chǔ)塊包括多個(gè)與非閃爍存儲(chǔ)塊。
20.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口可獨(dú)立控制來(lái)訪(fǎng)問(wèn)多個(gè)存儲(chǔ)塊的任意一個(gè)中的任意地址。
21.權(quán)利要求20的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口可獨(dú)立控制來(lái)訪(fǎng)問(wèn)多個(gè)存儲(chǔ)塊的任一個(gè)中的任一行。
22.權(quán)利要求20的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口可獨(dú)立控制來(lái)訪(fǎng)問(wèn)多個(gè)存儲(chǔ)塊的任一個(gè)中的任一列。
23.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口可獨(dú)立控制來(lái)執(zhí)行頁(yè)面讀取、編程和擦除操作的至少兩個(gè)。
24.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口可獨(dú)立控制來(lái)執(zhí)行數(shù)據(jù)傳輸操作以及頁(yè)面讀取、編程和擦除操作三者的至少一個(gè)。
25.權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括:用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入引腳。
26.權(quán)利要求25的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，使用所述時(shí)鐘信號(hào)同步所述多個(gè)數(shù)據(jù)鏈接接口。
27.權(quán)利要求26的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，具有輸出使能端口的多個(gè)數(shù)據(jù)鏈接接口的每一個(gè)用于接收指示讀取數(shù)據(jù)何時(shí)被提供到各自數(shù)據(jù)鏈接接口的信號(hào)。
28.權(quán)利要求27的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，在每一時(shí)鐘信號(hào)周期所述讀取數(shù)據(jù)被提供到所述各自數(shù)據(jù)接口上。
29.權(quán)利要求28的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口接收命令數(shù)據(jù)和寫(xiě)數(shù)據(jù)，并且其中所述多個(gè)數(shù)據(jù)鏈接接口的每一個(gè)還包括輸入使能端口，用于接收指示命令數(shù)據(jù)或者寫(xiě)數(shù)據(jù)何時(shí)提供到所述數(shù)據(jù)接口的信號(hào)。
30.權(quán)利要求29的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，在時(shí)鐘信號(hào)的每一周期期間在數(shù)據(jù)接口上接收所述命令數(shù)據(jù)或者寫(xiě)數(shù)據(jù)一次。
31.權(quán)利要求29的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述輸入使能端口上接收的所述信號(hào)具有用于指示命令或者寫(xiě)數(shù)據(jù)何時(shí)提供到所述多個(gè)數(shù)據(jù)鏈接接口的其中一個(gè)上的第一邏輯電平和指示命令或者寫(xiě)數(shù)據(jù)何時(shí)不提供到所述多個(gè)數(shù)據(jù)鏈接接口的其中一個(gè)上的第二邏輯電平。
32.權(quán)利要求27的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口串行接收和輸出數(shù)據(jù)。
33.權(quán)利要求27的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)數(shù)據(jù)鏈接接口以單個(gè)比特寬度的數(shù)據(jù)流來(lái)接收和輸出。
34.權(quán)利要求27的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述輸出使能端口上接收的所述信號(hào)具有用于指示讀數(shù)據(jù)何時(shí)提供到所述多個(gè)數(shù)據(jù)鏈接接口的其中一個(gè)上的第一邏輯電平和指示讀數(shù)據(jù)何時(shí)不提供到所述多個(gè)數(shù)據(jù)鏈接接口的其中一個(gè)上的第二邏輯電平。
35.一種半導(dǎo)體存儲(chǔ)器設(shè)備,包括: 多個(gè)可獨(dú)立控制存儲(chǔ)塊；多個(gè)串行數(shù)據(jù)鏈接接口，可操作地獨(dú)立傳輸在多個(gè)串行數(shù)據(jù)鏈接接口的至少一個(gè)和多個(gè)存儲(chǔ)塊的其中任一個(gè)之間的數(shù)據(jù),并且所述多個(gè)串行數(shù)據(jù)鏈接接口的每一個(gè)包括輸入數(shù)據(jù)端口和輸出數(shù)據(jù)端口 ；以及 控制電路，配置成控制在所述多個(gè)串行數(shù)據(jù)鏈接接口的其中任一個(gè)和多個(gè)存儲(chǔ)塊其中任一之間并發(fā)進(jìn)行的數(shù)據(jù)傳輸。
36.一種半導(dǎo)體存儲(chǔ)器設(shè)備,包括: 多個(gè)存儲(chǔ)體； 多個(gè)數(shù)據(jù)鏈接接口，所述多個(gè)數(shù)據(jù)鏈接接口的每一個(gè)包括輸入數(shù)據(jù)端口和輸出數(shù)據(jù)端口 ；以及 控制電路，用于執(zhí)行多個(gè)指令來(lái)控制數(shù)據(jù)在所述數(shù)據(jù)鏈接接口和多個(gè)存儲(chǔ)體中至少兩個(gè)之間傳輸?shù)慕坏?br> 37.權(quán)利要求36的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述存儲(chǔ)體包括非易失性存儲(chǔ)體。
38.權(quán)利要求37的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述非易失性存儲(chǔ)體包括閃爍存儲(chǔ)體。
39.權(quán)利要求37的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述閃爍存儲(chǔ)體包括串聯(lián)的晶體管存儲(chǔ)器單元或并聯(lián)的晶體管存儲(chǔ)器單元。
40.權(quán)利要求36的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，利用計(jì)算機(jī)可執(zhí)行指令對(duì)所述控制電路進(jìn)行編程，來(lái)分析輸入數(shù) 據(jù)的地址域和控制數(shù)據(jù)傳輸?shù)降刂酚蛑兄付ǖ亩鄠€(gè)存儲(chǔ)體的其中之一 O
41.權(quán)利要求36的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述多個(gè)存儲(chǔ)體、所述數(shù)據(jù)鏈接接口和所述控制電路位于具有單面焊盤(pán)結(jié)構(gòu)的單獨(dú)封裝中。
42.權(quán)利要求36的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，所述控制電路被配置來(lái)同時(shí)存取多個(gè)存儲(chǔ)體中的至少兩個(gè)。
【文檔編號(hào)】G11C7/10GK103985404SQ201410195813
【公開(kāi)日】2014年8月13日 申請(qǐng)日期:2006年9月29日 優(yōu)先權(quán)日:2005年9月30日
【發(fā)明者】金鎮(zhèn)祺, 潘弘柏 申請(qǐng)人:莫塞德技術(shù)公司