移位暫存器電路的制作方法
【專利摘要】本發(fā)明有關(guān)于一種移位暫存器電路，其包括第一晶體管、電容、上拉控制電路、第一下拉電路、下拉控制電路、第二下拉電路、以及補(bǔ)償電路。上述的補(bǔ)償電路包括第二晶體管、第三晶體管、第四晶體管、第五晶體管、及第六晶體管，其中第二晶體管、第三晶體管、第四晶體管及第五晶體管用以產(chǎn)出補(bǔ)償脈沖，第六晶體管用以將補(bǔ)償脈沖傳送至第一晶體管的控制端以補(bǔ)償控制信號(hào)。
【專利說(shuō)明】移位暫存器電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種移位暫存器電路，尤其是有關(guān)于一種具有較佳充放電能力的 移位暫存器。

【背景技術(shù)】
[0002] 現(xiàn)有的移位暫存器依據(jù)其內(nèi)部的一控制信號(hào)來(lái)決定是否輸出一柵極驅(qū)動(dòng)信號(hào)，且 在移位暫存器不需要輸出柵極驅(qū)動(dòng)信號(hào)的時(shí)段中，將輸出柵極驅(qū)動(dòng)信號(hào)以及控制信號(hào)穩(wěn)定 在低電位，以避免移位暫存器在錯(cuò)誤的時(shí)間輸出柵極驅(qū)動(dòng)信號(hào)驅(qū)動(dòng)錯(cuò)誤的柵極線。因此，如 何在移位暫存器不需要輸出柵極驅(qū)動(dòng)信號(hào)的時(shí)段中，正確且快速的將輸出柵極驅(qū)動(dòng)信號(hào)以 及控制信號(hào)穩(wěn)定在低電位，變成為重要的課題。


【發(fā)明內(nèi)容】

[0003] 為了在移位暫存器不需要輸出柵極驅(qū)動(dòng)信號(hào)的時(shí)段中，正確且快速的將輸出柵極 驅(qū)動(dòng)信號(hào)以及控制信號(hào)穩(wěn)定在低電位，本發(fā)明所提供的移位暫存器電路實(shí)施例包括第一晶 體管，具有第一端、第二端與控制端，第一端用以接收第η級(jí)時(shí)脈信號(hào)，而第二端用以作為 移位暫存器電路的輸出端，并輸出第η級(jí)柵極脈沖；電容，其一端電性耦接第一晶體管的控 制端；上拉控制電路，用以接收并傳送第η-2級(jí)柵極脈沖至第一晶體管的控制端；第一下拉 電路，用以依據(jù)第η+2級(jí)柵極脈沖而決定是否將移位暫存器電路的輸出端的電平下拉至預(yù) 設(shè)低電位，以及決定是否將第一晶體管的控制端電性耦接至輸出端；第二下拉電路，用以依 據(jù)一下拉控制信號(hào)的狀態(tài)而決定是否將第一晶體管的控制端電性耦接至輸出端，以及決定 是否將電容的另一端的電平與輸出端的電平皆下拉至預(yù)設(shè)低電位；下拉控制電路，用以提 供下拉控制信號(hào)，并依據(jù)第一晶體管控制端的電平來(lái)決定下拉控制信號(hào)的狀態(tài)；以及，補(bǔ)償 電路，用以產(chǎn)生一補(bǔ)償脈沖，并用以依據(jù)控制端的電平來(lái)決定是否輸出補(bǔ)償脈沖至電容的 另一端，其中第η級(jí)時(shí)脈信號(hào)的其中一脈沖的致能期間于補(bǔ)償脈沖的致能期間內(nèi)，且補(bǔ)償 脈沖的致能期間長(zhǎng)于脈沖的致能期間。
[0004] 在本發(fā)明的較佳實(shí)施例中，上述的補(bǔ)償電路更包括第二晶體管，具有第一端、第二 端與控制端，第二晶體管的控制端用以接收第η+1級(jí)時(shí)脈信號(hào)，第二晶體管的第一端用以 接收預(yù)設(shè)高電位；第三晶體管，具有第一端、第二端與控制端，第三晶體管的控制端用以接 收第η-1級(jí)時(shí)脈信號(hào)，第三晶體管的第一端與第二晶體管的第一端電性耦接，第三晶體管 的第二端與第二晶體管的第二端電性耦接，第三晶體管的第二端并用以輸出上述的補(bǔ)償脈 沖；第四晶體管，具有第一端、第二端與控制端，第四晶體管的控制端用以接收第η+2級(jí)時(shí) 脈信號(hào)，第四晶體管的第一端并與第二晶體管的第二端電性耦接；第五晶體管，具有第一 端、第二端與控制端，第五晶體管的控制端用以接收第η-2級(jí)時(shí)脈信號(hào)，第五晶體管的第一 端與第二晶體管的第二端電性耦接，第五晶體管的第二端與第四晶體管的第二端及預(yù)設(shè)低 電位電性耦接；以及，第六晶體管，具有第一端、第二端與控制端，第六晶體管的控制端與第 一晶體管的控制端電性耦接，第六晶體管的第一端與第二晶體管的第二端電性耦接，第六 晶體管的第二端與電容的另一端電性耦接。
[0005] 根據(jù)以上所述，本發(fā)明因具有補(bǔ)償電路，可輸出補(bǔ)償脈沖至電容的另一端，也就是 第一晶體管的控制端，又第η級(jí)時(shí)脈信號(hào)的其中一脈沖的致能期間于補(bǔ)償脈沖的致能期間 內(nèi)，且補(bǔ)償脈沖的致能期間長(zhǎng)于脈沖的致能期間，第一晶體管的控制端的補(bǔ)償期間會(huì)因補(bǔ) 償脈沖而長(zhǎng)于現(xiàn)有的補(bǔ)償時(shí)間，第一晶體管的控制端的電平也因此高于現(xiàn)有的電平。因此 當(dāng)移位暫存器電路的輸出端以及第一晶體管的控制端欲同時(shí)穩(wěn)定于預(yù)設(shè)低電位時(shí)，第一晶 體管的控制端因具有較高的電平，第一晶體管不會(huì)因控制端與輸出端同時(shí)下拉而造成跨壓 不足，因而導(dǎo)致第一晶體管充放電能力低落的情況，因此，根據(jù)上述的內(nèi)容，本發(fā)明所提出 的移位暫存器電路實(shí)施例可快速且正確的將輸出端穩(wěn)定于預(yù)設(shè)低電位，避免錯(cuò)誤的柵極線 開啟而導(dǎo)致顯示數(shù)據(jù)錯(cuò)充的情況發(fā)生。

【專利附圖】

【附圖說(shuō)明】
[0006] 圖1為本發(fā)明的實(shí)施例示意圖；
[0007] 圖2為本發(fā)明的時(shí)序?qū)嵤├疽鈭D；
[0008] 圖3為本發(fā)明的實(shí)驗(yàn)數(shù)據(jù)示意圖一；
[0009] 圖4為本發(fā)明的實(shí)驗(yàn)數(shù)據(jù)示意圖二。
[0010] 其中，附圖標(biāo)記：
[0011] Tl，Til, Τ21，Τ22, Τ31，Τ32, Τ33, Τ34, Τ41，Τ42, Τ43, Τ51，Τ52, Τ53, Τ54, Τ55 晶體管
[0012] C1 電容
[0013] VGH預(yù)設(shè)高電位
[0014] VGL預(yù)設(shè)低電位
[0015] Q (η)控制信號(hào)
[0016] Ρ (η)下拉控制信號(hào)
[0017] G (η-2)第η-2級(jí)柵極脈沖
[0018] G (η)第η級(jí)柵極脈沖
[0019] G (η+2)第η+2級(jí)柵極脈沖
[0020] H_1補(bǔ)償脈沖
[0021] HC (η)第η級(jí)時(shí)脈信號(hào)
[0022] HC(n_l)第η_1級(jí)時(shí)脈/[目號(hào)
[0023] HC (η-2)第η-2級(jí)時(shí)脈信號(hào)
[0024] HC(n+l)第η+1級(jí)時(shí)脈信號(hào)
[0025] HC (η+2)第η+2級(jí)時(shí)脈信號(hào)
[0026] 10上拉控制電路
[0027] 20第一下拉電路
[0028] 30下拉控制電路
[0029] 40第二下拉電路
[0030] 50補(bǔ)償電路
[0031] 301、302、401、402 曲線

【具體實(shí)施方式】
[0032] 以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。
[0033] 請(qǐng)參閱圖1及圖2,圖1為本發(fā)明所提出的移位暫存器電路實(shí)施例，其包括晶體管 T1、電容C1、上拉控制電路10、第一下拉電路20、下拉控制電路30、第二下拉電路40、以及補(bǔ) 償電路50。
[0034] 圖2為本發(fā)明時(shí)序?qū)嵤├?，包括第n-2級(jí)柵極脈沖G(n-2)、第η級(jí)柵極脈沖G(n)、 第n+2級(jí)柵極脈沖G(n+2)、控制信號(hào)Q(n)、補(bǔ)償脈沖H_l，第n-2級(jí)時(shí)脈信號(hào)HC(n-2)、第 n-l級(jí)時(shí)脈/[目號(hào)HC(n_l)、第η級(jí)時(shí)脈/[目號(hào)HC(n)、第n+1級(jí)時(shí)脈 /[目號(hào)HC(n+l)、以及第n+2 級(jí)時(shí)脈/[目號(hào)HC(n+2)。其中第n_2級(jí)時(shí)脈 /[目號(hào)HC(n_2)、第n_l級(jí)時(shí)脈/[目號(hào)HC(n_l)、第η級(jí) 時(shí)脈信號(hào)HC(n)、第η+1級(jí)時(shí)脈信號(hào)HC(n+l)、以及第n+2級(jí)時(shí)脈信號(hào)HC(n+2)具有相同長(zhǎng) 度的致能期間，第n-2級(jí)時(shí)脈信號(hào)HC(n-2)超前該第n-1級(jí)時(shí)脈信號(hào)HC(n-l) -預(yù)設(shè)時(shí)間， 第n-1級(jí)時(shí)脈信號(hào)HC(n-l)超前第η級(jí)時(shí)脈信號(hào)HC(n)上述的預(yù)設(shè)時(shí)間，第η級(jí)時(shí)脈信號(hào) HC (η)超前第η+1級(jí)時(shí)脈信號(hào)HC (η+1)上述的預(yù)設(shè)時(shí)間，第η+1級(jí)時(shí)脈信號(hào)HC (η+1)超前第 n+2級(jí)時(shí)脈信號(hào)HC(n+2)上述的預(yù)設(shè)時(shí)間。
[0035] 上述的晶體管T1具有第一端、第二端與控制端，控制端與上拉控制電路10電性耦 接，晶體管T1的第一端用以接收第η級(jí)時(shí)脈信號(hào)HC (η)，而晶體管T1的第二端則是用以作 為移位暫存器電路的輸出端，并用以輸出第η級(jí)柵極脈沖G(n)。電容C1其一端與晶體管 T1的控制端電性耦接，另一端則與上述的補(bǔ)償電路50電性耦接，電容C1用以接收補(bǔ)償電路 50所輸出的補(bǔ)償脈沖H_l，并根據(jù)電容的特性將補(bǔ)償脈沖H_1傳送至晶體管T1的控制端。
[0036] 上述的上拉控制電路10包括晶體管T11，晶體管T11具有第一端、第二端、以及控 制端，晶體管ΤΙ 1的控制端及第一端用以接收第n-2級(jí)柵極脈沖G (n-2)，晶體管ΤΙ 1的第二 端則與晶體管T1的控制端電性耦接，用以將接收的第n-2級(jí)柵極脈沖G(n-2)輸出為一控 制信號(hào)Q(n)，并傳送至晶體管T1的控制端。
[0037] 上述的第一下拉電路20是用以依據(jù)第n+2級(jí)柵極脈沖G (n+2)而決定是否將輸出 端的電平下拉至預(yù)設(shè)低電位VGL，以及決定是否將晶體管T1的控制端電性耦接至輸出端。 第一下拉電路20包括晶體管T21以及晶體管T22,晶體管T21具有第一端、第二端、以及控 制端，晶體管T21的控制端用以接收第n+2級(jí)柵極脈沖G (n+2)，晶體管T21的第一端用以與 晶體管T1的控制端電性耦接，晶體管T21的第二端用以與輸出端電性耦接，因此晶體管T21 用以根據(jù)第n+2級(jí)柵極脈沖G(n+2)將晶體管T1的控制端電性耦接至輸出端。晶體管T22 具有第一端、第二端、以及控制端，晶體管T22的控制端用以接收第n+2級(jí)柵極脈沖G (n+2)， 晶體管T22的第一端與輸出端電性耦接，晶體管T22的第二端與預(yù)設(shè)低電位VGL電性耦接， 晶體管T22用以根據(jù)第n+2級(jí)柵極脈沖G (n+2)將輸出端的電平下拉至預(yù)設(shè)低電位VGL。因 此當(dāng)?shù)趎+2級(jí)柵極脈沖G(n+2)為致能期間時(shí)，晶體管T21及晶體管T22將被致能，并將晶 體管T1的控制端電性耦接至輸出端，以及將輸出端的電平下拉至預(yù)設(shè)低電位VGL。
[0038] 上述的下拉控制電路30與第二下拉電路40電性耦接，用以提供下拉控制信號(hào) P(n)至第二下拉電路40,并依據(jù)晶體管T1控制端的電平來(lái)決定下拉控制信號(hào)P(n)的狀 態(tài)。下拉控制電路30更包括晶體管T31、晶體管T32、晶體管T33以及晶體管T34。晶體管 T31具有第一端、第二端、以及控制端，晶體管T31的控制端及第一端用以接收預(yù)設(shè)高電位 VGH ;晶體管T33,具有第一端、第二端、以及控制端，晶體管T33的控制端與晶體管T31的 第二端電性耦接，晶體管T33的第一端與晶體管T31的控制端及晶體管T31的第一端電性 耦接，以接收預(yù)設(shè)高電位VGH，晶體管T33的第二端則是用以將第一端所接收的預(yù)設(shè)高電位 VGH輸出為下拉控制信號(hào)Ρ (η);晶體管T32具有第一端、第二端、以及控制端，晶體管T32的 控制端用以與晶體管Τ1的控制端電性耦接，晶體管Τ32的第一端用以與晶體管Τ31的第二 端以及晶體管Τ33的控制端電性耦接，晶體管Τ32的第二則端用以與預(yù)設(shè)低電位VGL電性 耦接；晶體管Τ34,其具有第一端、第二端、以及控制端，晶體管Τ34的控制端用以與晶體管 Τ32的控制端電性耦接，晶體管Τ34的第一端與晶體管Τ33的第二端電性耦接，晶體管Τ34 的第二端用以與預(yù)設(shè)低電位VGL電性耦接。因此當(dāng)晶體管Τ32的控制端以及晶體管Τ34被 控制信號(hào)Q(n)致能時(shí)，晶體管Τ32的第一端以及晶體管Τ34的第一端皆會(huì)被下拉至預(yù)設(shè)低 電位VGL的電平，因此晶體管T33的控制端以及第二端被晶體管T32及晶體管T34下拉至 預(yù)設(shè)低電位VGL，也就是下拉控制信號(hào)Ρ (η)被下拉至預(yù)設(shè)低電位VGL，因此根據(jù)下拉控制信 號(hào)Ρ (η)而決定是否運(yùn)作的第二下拉電路40將不會(huì)被致能，使晶體管Τ1可正確輸出第η級(jí) 柵極脈沖。
[0039] 上述的第二下拉電路40是用以依據(jù)上述的下拉控制信號(hào)Ρ (η)的狀態(tài)而決定是否 將晶體管Τ1的控制端電性耦接至輸出端，以及決定是否將電容的另一端的電平與輸出端 的電平皆下拉至預(yù)設(shè)低電位VGL。第二下拉電路40包括晶體管Τ41、晶體管Τ42及晶體管 Τ43,晶體管Τ41具有第一端、第二端、以及控制端，晶體管Τ41的控制端用以接收下拉控制 信號(hào)Ρ(η)，晶體管Τ41的第一端用以與晶體管Τ1的控制端電性耦接，晶體管Τ41的第二端 則用以與輸出端電性耦接，晶體管Τ41是用以依據(jù)下拉控制信號(hào)Ρ (η)的狀態(tài)而決定是否將 晶體管Τ1的控制端電性耦接至輸出端。晶體管Τ42具有第一端、第二端、以及控制端，晶體 管Τ42的控制端用以接收下拉控制信號(hào)Ρ (η)，晶體管Τ42的第一端與輸出端電性耦接，晶 體管Τ42的第二端與預(yù)設(shè)低電位VGL電性耦接，晶體管Τ42是用以依據(jù)下拉控制信號(hào)Ρ (η) 的狀態(tài)而決定是否將輸出端電性耦接至預(yù)設(shè)低電位VGL。晶體管Τ43具有第一端、第二端、 以及控制端，晶體管T43的控制端用以接收下拉控制信號(hào)Ρ (η)，晶體管T43的第一端與電容 C1的另一端電性耦接，其第四晶體管的第二端用以與預(yù)設(shè)低電位VGL電性耦接，晶體管Τ43 是用以依據(jù)下拉控制信號(hào)Ρ(η)的狀態(tài)而決定是否將電容C1的另一端電性耦接至預(yù)設(shè)低電 位 VGL。
[0040] 上述的補(bǔ)償電路50包括晶體管Τ51、晶體管Τ52、晶體管Τ53、晶體管Τ54、以及晶 體管Τ55,其中晶體管Τ51、晶體管Τ52、晶體管Τ53、及晶體管Τ54是用以根據(jù)個(gè)別的控制端 所接收的時(shí)脈信號(hào)來(lái)產(chǎn)生上述的補(bǔ)償脈沖H_l，晶體管Τ55是用以依據(jù)晶體管Τ1的控制端 的電平來(lái)決定是否輸出補(bǔ)償脈沖H_1至電容C1的另一端。晶體管Τ51具有第一端、第二端 與控制端，晶體管T51的控制端用以接收第n+1級(jí)時(shí)脈信號(hào)HC(n+1)，晶體管T51的第一端 用以接收預(yù)設(shè)高電位VGH，晶體管T51的第二端根據(jù)所接收的預(yù)設(shè)高電位VGH輸出補(bǔ)償脈沖 H_1。晶體管T52具有第一端、第二端與控制端，晶體管T52的控制端用以接收第n-1級(jí)時(shí)脈 信號(hào)HC(n-l)，晶體管T52的第一端與晶體管T51的第一端電性耦接，用以接收預(yù)設(shè)高電位 VGH，晶體管T52的第二端與晶體管T51的第二端電性耦接，用以根據(jù)所接收的預(yù)設(shè)高電位 VGH輸出補(bǔ)償脈沖H_1。晶體管T53具有第一端、第二端與控制端，晶體管T53的控制端用以 接收第n+2級(jí)時(shí)脈信號(hào)HC(n+2)，晶體管T53的第一端與晶體管T51的第二端電性耦接，晶 體管T53的第二端與預(yù)設(shè)低電位VGL電性耦接，晶體管T53依據(jù)第n+2級(jí)時(shí)脈信號(hào)HC (n+2) 將補(bǔ)償脈沖H_1下拉至預(yù)設(shè)低電位VGL。晶體管T54具有第一端、第二端與控制端，晶體管 T54的控制端用以接收第n-2級(jí)時(shí)脈信號(hào)HC(n-2)，晶體管T54的第一端與晶體管T52的第 二端電性耦接，晶體管T54的第二端與晶體管T53的第二端及預(yù)設(shè)低電位VGL電性耦接，晶 體管T54依據(jù)第n-2級(jí)時(shí)脈信號(hào)HC(n-2)將補(bǔ)償脈沖H_1下拉至預(yù)設(shè)低電位VGL。而晶體 管T55具有第一端、第二端與控制端，晶體管T55的控制端與晶體管T1的控制端電性耦接， 晶體管T55的第一端與晶體管T51以及晶體管T52的第二端電性耦接，用以接收上述的補(bǔ) 償脈沖H_1，晶體管T55的第二端與電容C1的另一端電性耦接，用以將第一端所接收的補(bǔ)償 脈沖H_1輸出至電容C1的另一端，因此晶體管T55用以根據(jù)晶體管T1的控制端的電平?jīng)Q 定是否輸出補(bǔ)償脈沖H_1至電容C1的另一端，其中第η級(jí)時(shí)脈信號(hào)HC(η)的其中一脈沖的 致能期間于補(bǔ)償脈沖H_1的致能期間內(nèi)，且補(bǔ)償脈沖H_1的致能期間長(zhǎng)于脈沖的致能期間， 如圖2補(bǔ)償脈沖H_1所示。
[0041] 以下配合圖1及圖2說(shuō)明本發(fā)明實(shí)施例的運(yùn)作方法。首先，上拉控制電路10的 晶體管T11將接收的第n-2級(jí)柵極脈沖G (n-2)輸出為控制信號(hào)Q (η)，并將控制信號(hào)Q (η) 傳送至晶體管Τ1的控制端以據(jù)以致能晶體管Τ1。同時(shí)，下拉控制電路30也接收控制信號(hào) Q(n)，當(dāng)控制信號(hào)Q(n)于致能期間時(shí)，晶體管Τ32以及晶體管Τ34也相應(yīng)致能，因此晶體管 T32將晶體管T33的控制端的電平下拉至預(yù)設(shè)低電位VGL，而晶體管T34將晶體管T33的第 二端的電平也下拉至預(yù)設(shè)低電位VGL，也就是下拉控制信號(hào)Ρ (η)的電平被下拉至預(yù)設(shè)低電 位VGL，因此此時(shí)第二下拉電路40將不會(huì)致能。當(dāng)晶體管Τ1被致能的同時(shí)，晶體管Τ55同 時(shí)也被致能，此時(shí)晶體管Τ55將其第一端所接收的補(bǔ)償脈沖H_1傳送至第二端，并通過(guò)電容 C1的另一端將補(bǔ)償脈沖H_1補(bǔ)償至晶體管T1的控制端，又第η級(jí)時(shí)脈信號(hào)HC (η)的其中一 脈沖的致能期間于補(bǔ)償脈沖H_1的致能期間內(nèi)，且補(bǔ)償脈沖H_1的致能期間長(zhǎng)于脈沖的致 能期間，因此，如圖2所示，控制信號(hào)Q(η)因接收補(bǔ)償脈沖H_1的補(bǔ)償而在補(bǔ)償脈沖H_1致 能期間內(nèi)提高其電平。
[0042] 請(qǐng)參閱圖3,圖3為本發(fā)明的實(shí)驗(yàn)數(shù)據(jù)實(shí)施例，其中X軸為時(shí)間，Y軸為電壓電平， 曲線301為經(jīng)由補(bǔ)償脈沖H_1補(bǔ)償后的控制信號(hào)Q(n)，曲線302為現(xiàn)有的控制信號(hào)Q(n)， 現(xiàn)有的移位暫存器電路將第η級(jí)柵極脈沖G (η)，也就是第η級(jí)時(shí)脈信號(hào)HC (η)補(bǔ)償至晶體 管Τ1的控制端。由圖2及圖3中可以看出，由于補(bǔ)償脈沖H_1的致能期間長(zhǎng)于第η級(jí)時(shí)脈 信號(hào)HC(n)的脈沖的致能期間，又補(bǔ)償脈沖H_1的致能期間早于第η級(jí)時(shí)脈信號(hào)HC(n)的 致能期間，因此曲線301早于曲線302的時(shí)間得到補(bǔ)償，如圖3中A點(diǎn)所示，又補(bǔ)償脈沖H_1 持續(xù)對(duì)控制信號(hào)Q (η)進(jìn)行補(bǔ)償，故曲線301較曲線302有更高的電壓電平，晶體管T1因而 具有較佳的充放電能力。此外，由于補(bǔ)償脈沖H_1的致能期間長(zhǎng)于第η級(jí)時(shí)脈信號(hào)HC (η) 的脈沖的致能期間，又補(bǔ)償脈沖H_1的致能期間晚于第η級(jí)時(shí)脈信號(hào)HC (η)的致能期間結(jié) 束，因此當(dāng)?shù)谝幌吕娐?0接收到第Ν+2級(jí)柵極脈沖G(n+2)并開始下拉時(shí)，由于控制信號(hào) Q(n)因補(bǔ)償脈沖H_1的補(bǔ)償具有較高的電壓電平，即圖3中B點(diǎn)所示，即便第一下拉電路 20開始執(zhí)行下拉動(dòng)作，控制信號(hào)Q(n)仍保有一定的電平，因此晶體管T1的跨壓不會(huì)快速的 降低，使晶體管T1仍保有良好充放電能力，因此第η級(jí)柵極脈沖G (η)可快速的下拉至預(yù)設(shè) 低電壓VGL，避免錯(cuò)誤的柵極線被驅(qū)動(dòng)而發(fā)生數(shù)據(jù)錯(cuò)充的情況。
[0043] 請(qǐng)參閱圖4,圖4為本發(fā)明的實(shí)驗(yàn)數(shù)據(jù)另一實(shí)施例，其中X軸為時(shí)間，Υ軸為電壓 電平，曲線401為本發(fā)明的第η級(jí)柵極脈沖G(n)，曲線402為現(xiàn)有的第η級(jí)柵極脈沖G(n)。 由圖4中可以看出，由于補(bǔ)償后的控制信號(hào)Q(n)具有較高的電平，使晶體管T1具有較佳的 充放電能力，因此晶體管Τ1輸出的第η級(jí)柵極脈沖G(n)，也就是曲線401較曲線402快速 的上升至所需的電壓電平，曲線401在進(jìn)行下拉時(shí)也較曲線402快速的下降至預(yù)設(shè)低電壓 VGL，因此本發(fā)明的移位暫存器電路實(shí)施例明顯可增進(jìn)晶體管T1的充放電能力，使第η級(jí)柵 極脈沖G(n)在正確的時(shí)間內(nèi)快速下拉至預(yù)設(shè)低電壓VGL，大幅減少錯(cuò)誤的柵極線被驅(qū)動(dòng)而 發(fā)生數(shù)據(jù)錯(cuò)充的情況。
[0044] 綜以上所述，本發(fā)明的移位暫存器電路實(shí)施例因具有補(bǔ)償電路，可通過(guò)電容輸出 補(bǔ)償脈沖至第一晶體管的控制端，又第η級(jí)時(shí)脈信號(hào)的其中一脈沖的致能期間于補(bǔ)償脈沖 的致能期間內(nèi)，且補(bǔ)償脈沖的致能期間長(zhǎng)于脈沖的致能期間，因此晶體管Τ1的控制端的電 平會(huì)因補(bǔ)償脈沖而高于現(xiàn)有的電平，晶體管Τ1的控制端的補(bǔ)償時(shí)間更長(zhǎng)于現(xiàn)有的補(bǔ)償時(shí) 間，因此當(dāng)移位暫存器電路的輸出端以及晶體管Τ1的控制端欲同時(shí)穩(wěn)定于預(yù)設(shè)低電位時(shí)， 較高的電壓電平以及較長(zhǎng)的補(bǔ)償時(shí)間使晶體管Τ1不會(huì)因跨壓不足的因素導(dǎo)致充放電能力 低落，可快速將輸出端穩(wěn)定于預(yù)設(shè)低電位，避免錯(cuò)誤的柵極線開啟而導(dǎo)致顯示數(shù)據(jù)錯(cuò)充的 情況發(fā)生。
[0045] 惟以上所述，僅為本發(fā)明的較佳實(shí)施例而已，當(dāng)不能以此限定本發(fā)明實(shí)施的范圍， 凡依本發(fā)明申請(qǐng)專利范圍及說(shuō)明書內(nèi)容所做的等效變化或修飾，皆仍屬本發(fā)明專利涵蓋的 范圍內(nèi)。
【權(quán)利要求】
1. 一種移位暫存器電路，其特征在于，包括： 一第一晶體管，具有一第一端、一第二端與一控制端，該第一端用以接收一第N級(jí)時(shí)脈 信號(hào)，而該第二端用以作為該移位暫存器電路的一輸出端，并用以輸出一第N級(jí)柵極脈沖； 一電容，其一端電性耦接該控制端； 一上拉控制電路，用以接收并傳送一第N-2級(jí)柵極脈沖至該控制端； 一第一下拉電路，用以依據(jù)一第N+2級(jí)柵極脈沖而決定是否將該輸出端的電平下拉至 一預(yù)設(shè)低電位，以及決定是否將該控制端電性耦接至該輸出端； 一第二下拉電路，用以依據(jù)一下拉控制信號(hào)的狀態(tài)而決定是否將該控制端電性耦接至 該輸出端，以及決定是否將該電容的另一端的電平與該輸出端的電平皆下拉至該預(yù)設(shè)低電 位； 一下拉控制電路，用以提供該下拉控制信號(hào)，并依據(jù)該控制端的電平來(lái)決定該控制信 號(hào)的狀態(tài)；以及 一補(bǔ)償電路，用以產(chǎn)生一補(bǔ)償脈沖，并用以依據(jù)該控制端的電平來(lái)決定是否輸出該補(bǔ) 償脈沖至該電容的另一端，其中該第N級(jí)時(shí)脈信號(hào)的其中一脈沖的致能期間位于該補(bǔ)償脈 沖的致能期間內(nèi)，且該補(bǔ)償脈沖的致能期間長(zhǎng)于該脈沖的致能期間。
2. 根據(jù)權(quán)利要求1所述的移位暫存器電路，其特征在于，該補(bǔ)償電路包括： 一第二晶體管，具有一第一端、一第二端與一控制端，該第二晶體管的該控制端用以接 收一第N+1級(jí)時(shí)脈信號(hào)，該第二晶體管的該第一端用以接收一預(yù)設(shè)高電位； 一第三晶體管，具有一第一端、一第二端與一控制端，該第三晶體管的該控制端用以接 收一第N-1級(jí)時(shí)脈信號(hào)，該第三晶體管的該第一端與該第二晶體管的該第一端電性耦接， 該第三晶體管的該第二端與該第二晶體管的該第二端電性耦接，并用以輸出該補(bǔ)償脈沖； 一第四晶體管，具有一第一端、一第二端與一控制端，該第四晶體管的該控制端用以接 收一第N+2級(jí)時(shí)脈信號(hào)，該第四晶體管的該第一端與該第二晶體管的該第二端電性耦接； 一第五晶體管，具有一第一端、一第二端與一控制端，該第五晶體管的該控制端用以接 收一第N-2級(jí)時(shí)脈信號(hào)，該第五晶體管的該第一端與該第二晶體管的該第二端電性耦接， 該第五晶體管的該第二端與該第四晶體管的該第二端及該預(yù)設(shè)低電位電性耦接；以及 一第六晶體管，具有一第一端、一第二端與一控制端，該第六晶體管的該控制端與該第 一晶體管的該控制端電性耦接，該第六晶體管的該第一端與該第二晶體管的該第二端電性 耦接，該第六晶體管的該第二端與該電容的另一端電性耦接。
3. 根據(jù)權(quán)利要求2所述的移位暫存器電路，其特征在于，該第N-2級(jí)時(shí)脈信號(hào)、該第 N-1級(jí)時(shí)脈信號(hào)、該第N級(jí)時(shí)脈信號(hào)、該第N+1級(jí)時(shí)脈信號(hào)、以及該第N+2級(jí)時(shí)脈信號(hào)具有相 同長(zhǎng)度的致能期間。
4. 根據(jù)權(quán)利要求3所述的移位暫存器電路，其特征在于，該第N-2級(jí)時(shí)脈信號(hào)超前該第 N-1級(jí)時(shí)脈信號(hào)一預(yù)設(shè)時(shí)間，該第N-1級(jí)時(shí)脈信號(hào)超前該第N級(jí)時(shí)脈信號(hào)該預(yù)設(shè)時(shí)間，該第 N級(jí)時(shí)脈信號(hào)超前該第N+1級(jí)時(shí)脈信號(hào)該預(yù)設(shè)時(shí)間，該第N+1級(jí)時(shí)脈信號(hào)超前該第N+2級(jí)時(shí) 脈信號(hào)該預(yù)設(shè)時(shí)間。
5. 根據(jù)權(quán)利要求1所述的移位暫存器電路，其特征在于，該上拉控制電路包括： 一第二晶體管，具有一第一端、一第二端、以及一控制端，該第二晶體管的該控制端及 該第一端用以接收該第N-2級(jí)柵極脈沖，該第二晶體管的該第二端與該第一晶體管的該控 制端電性耦接。
6. 根據(jù)權(quán)利要求1所述的移位暫存器電路，其特征在于，該第一下拉電路包括： 一第二晶體管，具有一第一端、一第二端、以及一控制端，該第二晶體管的該控制端用 以接收該第N+2級(jí)柵極脈沖，該第二晶體管的該第一端用以與該第一晶體管的該控制端電 性耦接，該第二晶體管的該第二端用以與該輸出端電性耦接；以及 一第三晶體管，具有一第一端、一第二端、以及一控制端，該第三晶體管的該控制端用 以接收該第N+2級(jí)柵極脈沖，該第三晶體管的該第一端與該輸出端電性耦接，該第三晶體 管的該第二端與該預(yù)設(shè)低電位電性耦接。
7. 根據(jù)權(quán)利要求1所述的移位暫存器電路，其特征在于，該第二下拉電路包括： 一第二晶體管，具有一第一端、一第二端、以及一控制端，該第二晶體管的該控制端用 以接收該下拉控制信號(hào)，該第二晶體管的該第一端用以與該第一晶體管的該控制端電性耦 接，該第二晶體管的該第二端用以與該輸出端電性耦接； 一第三晶體管，具有一第一端、一第二端、以及一控制端，該第三晶體管的該控制端用 以接收該下拉控制信號(hào)，該第三晶體管的該第一端與該輸出端電性耦接，該第三晶體管的 該第二端與該預(yù)設(shè)低電位電性耦接；以及 一第四晶體管，具有一第一端、一第二端、以及一控制端，該第四晶體管的該控制端用 以接收該下拉控制信號(hào)，該第四晶體管的該第一端與該電容的另一端電性耦接，其第四晶 體管的該第二端用以與該預(yù)設(shè)低電位電性耦接。
8. 根據(jù)權(quán)利要求1所述的移位暫存器電路，其特征在于，該下拉控制電路包括： 一第二晶體管，具有一第一端、一第二端、以及一控制端，該第二晶體管的該控制端及 該第一端用以接收該預(yù)設(shè)高電位； 一第三晶體管，具有一第一端、一第二端、以及一控制端，該第三晶體管的該控制端與 該第二晶體管的該第二端電性耦接，該第三晶體管的該第一端與該第二晶體管的該控制端 及該第二晶體管的該第一端電性耦接，該第三晶體管的該第二端用以輸出該下拉控制信 號(hào)； 一第四晶體管，具有一第一端、一第二端、以及一控制端，該第四晶體管的該控制端用 以與該第一晶體管的該控制端電性耦接，該第四晶體管的該第一端用以與該第二晶體管的 該第二端以及該第三晶體管的該控制端電性耦接，該第四晶體管的該第二端用以與該預(yù)設(shè) 低電位電性耦接；以及 一第五晶體管，具有一第一端、一第二端、以及一控制端，該第五晶體管的該控制端用 以與該第四晶體管的該控制端電性耦接，該第五晶體管的該第一端與該第三晶體管的該第 二端電性耦接，該第五晶體管的該第二端用以與該預(yù)設(shè)低電位電性耦接。
【文檔編號(hào)】G11C19/28GK104103322SQ201410305459
【公開日】2014年10月15日 申請(qǐng)日期:2014年6月30日 優(yōu)先權(quán)日:2014年5月5日
【發(fā)明者】洪凱尉, 詹秉燏, 陳勇志, 劉立偉 申請(qǐng)人:友達(dá)光電股份有限公司