半導(dǎo)體裝置及其測試方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器及其測試方法。在測試模式時(shí)，測試數(shù)據(jù)生成部在由寫入期間和讀出期間構(gòu)成的每個(gè)測試周期生成測試數(shù)據(jù)片，期望值寄存器導(dǎo)入該測試數(shù)據(jù)片，將其作為期望值數(shù)據(jù)片送出。存儲(chǔ)器單元驅(qū)動(dòng)部在寫入期間將寫入驅(qū)動(dòng)信號(hào)供給到多個(gè)存儲(chǔ)器單元陣列部，在讀出期間將讀出驅(qū)動(dòng)信號(hào)供給到多個(gè)存儲(chǔ)器單元陣列部。此時(shí)，數(shù)據(jù)中繼開關(guān)在寫入期間將測試數(shù)據(jù)片供給到多個(gè)存儲(chǔ)器單元陣列部的每一個(gè)，另一方面，在讀出期間導(dǎo)入從多個(gè)存儲(chǔ)器單元陣列部的每一個(gè)讀出的每個(gè)讀出數(shù)據(jù)片而進(jìn)行輸出。然后，判定部判定由上述數(shù)據(jù)中繼開關(guān)導(dǎo)入的每個(gè)讀出數(shù)據(jù)片與期望值數(shù)據(jù)片是否一致，生成示出該判定結(jié)果的測試結(jié)果信號(hào)。
【專利說明】半導(dǎo)體裝置及其測試方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體裝置，特別是涉及包括存儲(chǔ)器和測試電路的半導(dǎo)體裝置及其測試方法。

【背景技術(shù)】
[0002]作為半導(dǎo)體集成裝置的產(chǎn)品出庫時(shí)的測試的測試容易化方法之一，已知有自診斷測試。為了實(shí)施這樣的自診斷測試，在半導(dǎo)體集成裝置中，除主電路之外，還形成有測試電路，該測試電路一邊產(chǎn)生測試數(shù)據(jù)一邊將該測試數(shù)據(jù)輸入到主電路,對(duì)此時(shí)得到的輸出結(jié)果與期望值進(jìn)行比較，判定好壞。根據(jù)該測試電路，不再需要通過與成為測試對(duì)象的半導(dǎo)體集成裝置連接的測試器基于測試數(shù)據(jù)對(duì)輸出結(jié)果與期望值進(jìn)行比較，因此，可謀求測試容易化。
[0003]此外，為了對(duì)半導(dǎo)體集成裝置所包括的存儲(chǔ)器實(shí)施自診斷測試，已知有在該半導(dǎo)體集成裝置中設(shè)置有測試電路的裝置，其中，該測試電路由產(chǎn)生測試數(shù)據(jù)的測試數(shù)據(jù)生成電路、擔(dān)任用于將測試數(shù)據(jù)寫入到存儲(chǔ)器而讀出的控制的電路、以及根據(jù)讀出的數(shù)據(jù)與期望值的比較結(jié)果來判定好壞的比較器構(gòu)成(例如，參照專利文獻(xiàn)I)。然而，在這樣的存儲(chǔ)器的自診斷測試中，必需按各存儲(chǔ)器碼(address)的每一個(gè)按順序?qū)嵤┯糜趯懭霚y試數(shù)據(jù)而進(jìn)行讀出的寫入訪問和讀出訪問，因此，存在測試時(shí)間變長的問題。
[0004]現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)
專利文獻(xiàn)1:特開平10-162600號(hào)。


【發(fā)明內(nèi)容】

[0005]發(fā)明要解決的課題本發(fā)明的目的在于，提供一種能謀求自診斷測試時(shí)間的縮短的半導(dǎo)體裝置及其測試方法。
[0006]用于解決課題的方案
本發(fā)明的半導(dǎo)體裝置是包括多個(gè)存儲(chǔ)器單元陣列部和對(duì)所述存儲(chǔ)器單元陣列部實(shí)施自診斷測試的測試電路部的半導(dǎo)體裝置，其中，所述測試電路部具有:在由寫入期間和讀出期間構(gòu)成的每個(gè)測試周期中生成測試數(shù)據(jù)片的測試數(shù)據(jù)生成部；導(dǎo)入所述測試數(shù)據(jù)片而進(jìn)行存儲(chǔ)，將其作為期望值數(shù)據(jù)片送出的期望值寄存器；在所述寫入期間將使數(shù)據(jù)寫入的寫入驅(qū)動(dòng)信號(hào)供給到多個(gè)所述存儲(chǔ)器單元陣列部，在所述讀出期間將讀出數(shù)據(jù)的讀出驅(qū)動(dòng)信號(hào)供給到多個(gè)所述存儲(chǔ)器單元陣列部的存儲(chǔ)器單元驅(qū)動(dòng)部；在所述測試周期的所述寫入期間將所述測試數(shù)據(jù)片供給到多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)，另一方面，在所述讀出期間導(dǎo)入從多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)讀出的每個(gè)讀出數(shù)據(jù)片而進(jìn)行輸出的數(shù)據(jù)中繼開關(guān)；以及判定從所述數(shù)據(jù)中繼開關(guān)輸出的每個(gè)所述讀出數(shù)據(jù)片與所述期望值數(shù)據(jù)片是否一致，生成示出該判定結(jié)果的測試結(jié)果信號(hào)的判定部。
[0007]此外，本發(fā)明的半導(dǎo)體裝置的測試方法是在包括多個(gè)存儲(chǔ)器單元陣列部的半導(dǎo)體裝置的內(nèi)部對(duì)所述存儲(chǔ)器單元陣列部施行自診斷測試的測試方法，其中，在由寫入期間和讀出期間構(gòu)成的每個(gè)測試周期中生成測試數(shù)據(jù)片，并且將所述測試數(shù)據(jù)片作為期望值數(shù)據(jù)片來生成，在所述測試周期的所述寫入期間將所述測試數(shù)據(jù)片同時(shí)寫入到多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)，在所述讀出期間從多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)同時(shí)進(jìn)行所述測試數(shù)據(jù)片的讀出而分別得到讀出數(shù)據(jù)片，生成示出每個(gè)所述讀出數(shù)據(jù)片與所述期望值數(shù)據(jù)片是否一致的測試結(jié)果信號(hào)。

【專利附圖】

【附圖說明】
[0008]圖1是示出作為本發(fā)明的半導(dǎo)體裝置的半導(dǎo)體存儲(chǔ)器10的概略結(jié)構(gòu)的框圖。
[0009]圖2是示出測試電路5的結(jié)構(gòu)的框圖。
[0010]圖3是示出在測試模式中進(jìn)行的測試電路5的內(nèi)部動(dòng)作的一個(gè)例子的時(shí)序圖。
[0011]圖4是示出測試電路5的其它內(nèi)部結(jié)構(gòu)的框圖。
[0012]圖5是示出圖4所示的測試電路5的變形例的框圖。

【具體實(shí)施方式】
[0013]以下，一邊參照附圖一邊詳細(xì)地說明本發(fā)明的實(shí)施例。
[0014]圖1是示出作為本發(fā)明的半導(dǎo)體裝置的半導(dǎo)體存儲(chǔ)器10的結(jié)構(gòu)的框圖。
[0015]半導(dǎo)體存儲(chǔ)器10 例如由 SDRAM (Synchronous Dynamic Random Access Memory:同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)構(gòu)成，包括解碼器1、存儲(chǔ)器單元驅(qū)動(dòng)部2、存儲(chǔ)器單元陣列部3A和3B、測試結(jié)果輸出開關(guān)4、測試電路5、數(shù)據(jù)輸入輸出電路6、數(shù)據(jù)開關(guān)7、讀寫放大器(以下，稱為RW放大器)8A和8B。
[0016]解碼器I生成與示出經(jīng)由外部端子組PDa輸入的寫入命令、讀出命令、待機(jī)命令、待機(jī)解除命令等SDRAM用的各種指令的指令信號(hào)CMD相應(yīng)的訪問控制信號(hào)，將其供給到存儲(chǔ)器單元驅(qū)動(dòng)部2。此外，解碼器I生成用經(jīng)由外部端子組PDb輸入的存儲(chǔ)器碼ADO?AD15示出的、用于對(duì)存儲(chǔ)器單元陣列部3A和3B的地址進(jìn)行訪問(寫入、讀出)的存儲(chǔ)器碼控制信號(hào)，將其供給到存儲(chǔ)器單元驅(qū)動(dòng)部2。
[0017]在經(jīng)由外部端子PDc輸入的測試信號(hào)TST示出常規(guī)模式的情況下，存儲(chǔ)器單元驅(qū)動(dòng)部2對(duì)存儲(chǔ)器單元陣列部3A和3B供給應(yīng)該對(duì)由上述存儲(chǔ)器碼控制信號(hào)指定的地址進(jìn)行由上述的訪問控制信號(hào)示出的內(nèi)容的存儲(chǔ)器訪問的存儲(chǔ)器驅(qū)動(dòng)信號(hào)。即，存儲(chǔ)器單元驅(qū)動(dòng)部2對(duì)存儲(chǔ)器單元陣列部3A和3B供給應(yīng)該使數(shù)據(jù)寫入到指定的地址的存儲(chǔ)器驅(qū)動(dòng)信號(hào)或應(yīng)該從指定的地址讀出數(shù)據(jù)的存儲(chǔ)器驅(qū)動(dòng)信號(hào)。
[0018]此外，在測試信號(hào)TST示出測試模式的情況下，存儲(chǔ)器單元驅(qū)動(dòng)部2生成依據(jù)應(yīng)該將測試數(shù)據(jù)(后述)寫入到存儲(chǔ)器單元陣列部3A和3B、依次讀出寫入的測試數(shù)據(jù)的測試順序的存儲(chǔ)器驅(qū)動(dòng)信號(hào)，將其供給到存儲(chǔ)器單元陣列部3A和3B。
[0019]存儲(chǔ)器單元陣列部3A具有與由存儲(chǔ)器碼ADO?AD15表示的地址
[0000]h?[FFFFJh中的第I地址組例如奇數(shù)地址的地址組對(duì)應(yīng)的存儲(chǔ)區(qū)域。在存儲(chǔ)器單元陣列部3A中，設(shè)置有端口 QO?Q15，該端口 QO?Q15用于以16比特(bit)單位從外部導(dǎo)入寫入用的數(shù)據(jù)，并且用于以16比特單位將自身存儲(chǔ)的數(shù)據(jù)讀出到外部。
[0020]存儲(chǔ)器單元陣列部3B具有與由存儲(chǔ)器碼ADO?AD15表示的地址
[0000]h?[FFFFJh中的第2地址組例如偶數(shù)地址的地址組對(duì)應(yīng)的存儲(chǔ)區(qū)域。在存儲(chǔ)器單元陣列部3B中，與存儲(chǔ)器單元陣列部3A同樣地設(shè)置有端口 QO?Q15，該端口 QO?Q15用于以16比特單位從外部導(dǎo)入寫入用的數(shù)據(jù)，并且用于以16比特單位將自身存儲(chǔ)的數(shù)據(jù)讀出到外部。
[0021]在上述的測試信號(hào)TST示出常規(guī)模式的情況下，測試結(jié)果輸出開關(guān)4連接外部端子PDd和數(shù)據(jù)輸入輸出電路6。由此，測試結(jié)果輸出開關(guān)4將經(jīng)由外部端子PDd輸入的數(shù)據(jù)DTO供給到數(shù)據(jù)輸入輸出電路6，另一方面，經(jīng)由外部端子PDd將從數(shù)據(jù)輸入輸出電路6送出的數(shù)據(jù)DTO輸出到外部。此外，在上述測試信號(hào)TST示出測試模式的情況下，測試結(jié)果輸出開關(guān)4連接外部端子PDd和測試電路5。由此，測試結(jié)果輸出開關(guān)4經(jīng)由外部端子rod將從測試電路5送出的測試結(jié)果信號(hào)TOUT (后述)輸出到外部。像這樣，外部端子PDd是兼用作數(shù)據(jù)DTO的外部輸入輸出和測試結(jié)果信號(hào)TOUT的外部輸出的外部端子。
[0022]數(shù)據(jù)輸入輸出電路6將經(jīng)由測試結(jié)果輸出開關(guān)4和外部端子組PDe輸入的16比特的量的數(shù)據(jù)DTO?DT15作為寫入用數(shù)據(jù)WO?W15供給到數(shù)據(jù)開關(guān)7。此外，數(shù)據(jù)輸入輸出電路6將與從數(shù)據(jù)開關(guān)7供給的讀出數(shù)據(jù)RO?R15中的比特位[O]對(duì)應(yīng)的讀出數(shù)據(jù)RO作為數(shù)據(jù)DTO供給到測試結(jié)果輸出開關(guān)4，并且使與比特位[I]?[15]對(duì)應(yīng)的讀出數(shù)據(jù)Rl?R15作為數(shù)據(jù)DTl?DT15而經(jīng)由外部端子組PDe輸出到外部。
[0023]數(shù)據(jù)開關(guān)7將從數(shù)據(jù)輸入輸出電路6供給的寫入用數(shù)據(jù)WO?W15作為數(shù)據(jù)⑶O?GD15，經(jīng)由由傳送16比特的量的數(shù)據(jù)的16根線構(gòu)成的數(shù)據(jù)總線DBS將它們供給到測試電路5，另一方面，將從測試電路5經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)GDO?GD15作為讀出數(shù)據(jù)RO?R15供給到數(shù)據(jù)輸入輸出電路6。
[0024]圖2是示出測試電路5的內(nèi)部結(jié)構(gòu)的電路圖。如圖2所示，測試電路5包括比特一致判定部500?515、測試數(shù)據(jù)生成部516、期望值寄存器517、與門518、逆變器519、以及選擇器520和521。
[0025]比特一致判定部500?515與16比特的數(shù)據(jù)⑶O?⑶15的各比特對(duì)應(yīng)地設(shè)置，由相同內(nèi)部結(jié)構(gòu)構(gòu)成，即，由包括數(shù)據(jù)中繼開關(guān)51和52、一致電路53和54、與門55的結(jié)構(gòu)構(gòu)成。
[0026]例如，在供給示出啟用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部500的數(shù)據(jù)中繼開關(guān)51將從RW放大器8A供給的數(shù)據(jù)GAO作為測試讀出數(shù)據(jù)YAO供給到一致電路53。另一方面，在供給示出禁用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部500的數(shù)據(jù)中繼開關(guān)51將從RW放大器8A供給的數(shù)據(jù)GAO作為數(shù)據(jù)GDO而在數(shù)據(jù)總線DBS上送出，另一方面，將經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)⑶O或測試數(shù)據(jù)TEO作為寫入用的數(shù)據(jù)GAO供給到RW放大器8A。在供給示出啟用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部500的數(shù)據(jù)中繼開關(guān)52將從RW放大器8B供給的數(shù)據(jù)GBO作為測試讀出數(shù)據(jù)YBO供給到一致電路54。另一方面，在供給示出禁用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部500的數(shù)據(jù)中繼開關(guān)52將從RW放大器8B供給的數(shù)據(jù)GBO作為數(shù)據(jù)GDO而在數(shù)據(jù)總線DBS上送出，另一方面，將經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)GDO或測試數(shù)據(jù)TEO作為寫入用的數(shù)據(jù)GBO供給到RW放大器8B。比特一致判定部500的一致電路53例如由否定排他的邏輯和電路構(gòu)成，生成一致判定信號(hào)Ca，將其供給到作為第I邏輯與門的與門55，所述一致判定信號(hào)Ca在上述的測試讀出數(shù)據(jù)YAO與期望值數(shù)據(jù)EO是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數(shù)據(jù)YAO與期望值數(shù)據(jù)EO是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部500的一致電路54例如由否定排他的邏輯和電路構(gòu)成，生成一致判定信號(hào)Cb，將其供給到與門55，所述一致判定信號(hào)Cb在上述的測試讀出數(shù)據(jù)YBO與期望值數(shù)據(jù)EO是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數(shù)據(jù)YBO與期望值數(shù)據(jù)EO是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部500的與門55生成比特一致判定信號(hào)CMO，將其在數(shù)據(jù)總線DBS上送出，所述比特一致判定信號(hào)CMO只有在一致判定信號(hào)Ca和Cb都是邏輯電平I的情況下具有邏輯電平1，在除此以外的情況下具有邏輯電平O。
[0027]此外，例如，在供給示出啟用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部501的數(shù)據(jù)中繼開關(guān)51將從RW放大器8A供給的數(shù)據(jù)GAl作為測試讀出數(shù)據(jù)YAl供給到一致電路53。另一方面，在供給示出禁用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部501的數(shù)據(jù)中繼開關(guān)51將從RW放大器8A供給的數(shù)據(jù)GAl作為數(shù)據(jù)GDl在數(shù)據(jù)總線DBS上送出，另一方面，將經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)⑶I或測試數(shù)據(jù)TEl作為寫入用的數(shù)據(jù)GAl供給到RW放大器8A。在供給示出啟用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部501的數(shù)據(jù)中繼開關(guān)52將從RW放大器SB供給的數(shù)據(jù)GBl作為測試讀出數(shù)據(jù)YBl供給到一致電路54。另一方面，在供給示出禁用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部501的數(shù)據(jù)中繼開關(guān)52將從RW放大器8B供給的數(shù)據(jù)GBl作為數(shù)據(jù)GDl在數(shù)據(jù)總線DBS上送出，另一方面，將經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)GDl或測試數(shù)據(jù)TEl作為寫入用的數(shù)據(jù)GBl供給到RW放大器8B。比特一致判定部501的一致電路53生成一致判定信號(hào)Ca，將其供給到與門55，所述一致判定信號(hào)Ca在上述的測試讀出數(shù)據(jù)YAl與期望值數(shù)據(jù)El是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數(shù)據(jù)YAl與期望值數(shù)據(jù)El是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部501的一致電路54生成一致判定信號(hào)Cb，將其供給到與門55，所述一致判定信號(hào)Cb在上述的測試讀出數(shù)據(jù)YBl與期望值數(shù)據(jù)El是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數(shù)據(jù)YBl與期望值數(shù)據(jù)El是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部501的與門55生成比特一致判定信號(hào)CMl，將其在數(shù)據(jù)總線DBS上送出，所述比特一致判定信號(hào)CMl只有在一致判定信號(hào)Ca和Cb都是邏輯電平I的情況下具有邏輯電平1，在除此以外的情況下具有邏輯電平O。
[0028]同樣地，在供給示出啟用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部502?515各自的數(shù)據(jù)中繼開關(guān)51將從RW放大器8A供給的數(shù)據(jù)GA (η) [η:2?15的自然數(shù)]作為測試讀出數(shù)據(jù)YA (η)供給到一致電路53。另一方面，在供給示出禁用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部502?515各自的數(shù)據(jù)中繼開關(guān)51將從RW放大器8Α供給的數(shù)據(jù)GA (η)作為數(shù)據(jù)⑶(η)在數(shù)據(jù)總線DBS上送出，另一方面，將經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)⑶(η)或測試數(shù)據(jù)TE (η)作為寫入用的數(shù)據(jù)GA (η)供給到RW放大器8Α。在供給示出啟用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部502?515各自的數(shù)據(jù)中繼開關(guān)52將從RW放大器8Β供給的數(shù)據(jù)GB (η)作為測試讀出數(shù)據(jù)YB (η)供給到一致電路54。另一方面，在供給示出禁用測試讀出的測試讀出信號(hào)TRE的情況下，比特一致判定部502?515各自的數(shù)據(jù)中繼開關(guān)52將從RW放大器8Β供給的數(shù)據(jù)GB (η)作為數(shù)據(jù)⑶(η)在數(shù)據(jù)總線DBS上送出，另一方面，將經(jīng)由數(shù)據(jù)總線DBS供給的數(shù)據(jù)⑶(η)或測試數(shù)據(jù)TE (η)作為寫入用的數(shù)據(jù)GB (η)供給到RW放大器SB。比特一致判定部502?515各自的一致電路53生成一致判定信號(hào)Ca，將其供給到與門55，所述一致判定信號(hào)Ca在上述的測試讀出數(shù)據(jù)YA (η)與期望值數(shù)據(jù)E (η)是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數(shù)據(jù)YA (η)與期望值數(shù)據(jù)E (η)是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部502?515各自的一致電路54生成一致判定信號(hào)Cb，將其供給到與門55，所述一致判定信號(hào)Cb在上述的測試讀出數(shù)據(jù)YB (η)與期望值數(shù)據(jù)E (η)是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數(shù)據(jù)YB (η)與期望值數(shù)據(jù)E (η)是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部502?515各自的與門55生成比特一致判定信號(hào)CM (η)，將其在數(shù)據(jù)總線DBS上送出，所述比特一致判定信號(hào)CM (η)只有在一致判定信號(hào)Ca和Cb都是邏輯電平I的情況下具有邏輯電平1，在除此以外的情況下具有邏輯電平O。
[0029]當(dāng)如圖3所示地測試信號(hào)TST從示出常規(guī)模式的邏輯電平O轉(zhuǎn)變?yōu)槭境鰷y試模式的邏輯電平I時(shí)，測試數(shù)據(jù)生成部516開始生成16比特的測試數(shù)據(jù)TEO?ΤΕ15。例如，如圖3所示，測試數(shù)據(jù)生成部516首先在測試周期Tcl中生成示出[55AA]h的測試數(shù)據(jù)TEO?TE15，將它們經(jīng)測試周期Tcl的寫入期間WP經(jīng)由數(shù)據(jù)總線DBS供給到期望值寄存器517和比特一致判定部500?515。接下來，在測試周期Tc2中，測試數(shù)據(jù)生成部516生成示出[AA55]h的測試數(shù)據(jù)TEO?TE15，將它們經(jīng)測試周期Tc2的寫入期間WP經(jīng)由數(shù)據(jù)總線DBS供給到期望值寄存器517和比特一致判定部500?515。此外，測試數(shù)據(jù)生成部516根據(jù)示出測試模式的邏輯電平I的測試信號(hào)TST，在如圖3所示的測試周期Tcl和Tc2各自的讀出期間RP的期間，將示出啟用測試讀出的邏輯電平I的測試讀出信號(hào)TRE供給到比特一致判定部500?515。
[0030]如圖3所示，期望值寄存器517導(dǎo)入測試數(shù)據(jù)TEO?TE15而進(jìn)行存儲(chǔ)，將其作為期望值數(shù)據(jù)EO?E15供給到比特一致判定部500?515。
[0031]作為第2邏輯與門的與門518生成測試結(jié)果信號(hào)TOUT，所述測試結(jié)果信號(hào)TOUT在由比特一致判定部500?515在數(shù)據(jù)總線DBS上送出的比特一致判定信號(hào)CMO?CM15全部為邏輯電平I的情況下示出“良好”，在任一個(gè)為邏輯電平O的情況下示出“不良”。逆變器519將使存儲(chǔ)器碼ADO?AD15中的作為最低位比特的ADO的邏輯電平反轉(zhuǎn)的反轉(zhuǎn)存儲(chǔ)器碼信號(hào)供給到選擇器521。選擇器520在測試信號(hào)TST示出常規(guī)模式的情況下，生成用存儲(chǔ)器碼ADO示出的邏輯電平的啟用信號(hào)EN1，另一方面，在測試信號(hào)TST示出測試模式的情況下，生成應(yīng)該使RW放大器8A設(shè)定為啟用狀態(tài)的邏輯電平I的啟用信號(hào)ENl。選擇器521在測試信號(hào)TST示出常規(guī)模式的情況下，生成使存儲(chǔ)器碼ADO的邏輯電平反轉(zhuǎn)的邏輯電平的啟用信號(hào)EN2，另一方面，在測試信號(hào)TST示出測試模式的情況下，生成應(yīng)該使RW放大器SB設(shè)定為啟用狀態(tài)的邏輯電平I的啟用信號(hào)EN2。
[0032]根據(jù)圖2所示的結(jié)構(gòu)，在測試信號(hào)TST示出常規(guī)模式的情況下，測試電路5基于作為最低位比特的存儲(chǔ)器碼ADO生成將RW放大器8A和SB中的一方設(shè)定為啟用狀態(tài)、另一方設(shè)定為禁用狀態(tài)的啟用信號(hào)ENl和EN2。例如，測試電路5在將RW放大器8A (8B)設(shè)定為啟用狀態(tài)的情況下，生成邏輯電平I的啟用信號(hào)EN1(EN2)，在設(shè)定為禁用狀態(tài)的情況下，生成邏輯電平O的啟用信號(hào)ENl (EN2)。此外，在測試信號(hào)TST示出常規(guī)模式的情況下，測試電路5 —邊將從數(shù)據(jù)開關(guān)7供給的寫入用的數(shù)據(jù)⑶O?⑶15作為數(shù)據(jù)GAO?GA15供給到Rff放大器8A，一邊將這樣的數(shù)據(jù)⑶O?⑶15作為數(shù)據(jù)GBO?GB15供給到RW放大器8B。此外，在測試信號(hào)TST示出常規(guī)模式的情況下，在從RW放大器8A供給作為讀出數(shù)據(jù)的數(shù)據(jù)GAO?GA15時(shí)，測試電路5將這樣的數(shù)據(jù)GAO?GA15作為數(shù)據(jù)⑶O?⑶15而經(jīng)由數(shù)據(jù)總線DBS中繼供給到數(shù)據(jù)開關(guān)7。此外，在測試信號(hào)TST示出常規(guī)模式的情況下，在從RW放大器8B供給作為讀出數(shù)據(jù)的數(shù)據(jù)GBO?GB15時(shí)，測試電路5將這樣的數(shù)據(jù)GBO?GB15作為數(shù)據(jù)⑶O?⑶15而經(jīng)由數(shù)據(jù)總線DBS供給到數(shù)據(jù)開關(guān)7。
[0033]另一方面，在測試信號(hào)TST示出測試模式的情況下，測試電路5生成將RW放大器8A和8B都設(shè)定為啟用狀態(tài)的邏輯電平I的啟用信號(hào)ENl和EN2。測試電路5將這樣的啟用信號(hào)ENl供給到RW放大器8A，將啟用信號(hào)EN2供給到RW放大器8B。此外，在測試信號(hào)TST示出測試模式的情況下，測試電路5將內(nèi)部生成的16比特的測試數(shù)據(jù)(后述)作為測試寫入用的數(shù)據(jù)GAO?GA15和GBO?GB15供給到RW放大器8A和8B。進(jìn)而，在測試信號(hào)TST示出測試模式的情況下，在從RW放大器8A供給作為測試讀出數(shù)據(jù)的數(shù)據(jù)GAO?GA15并且從RW放大器8B供給作為測試讀出數(shù)據(jù)的數(shù)據(jù)GBO?GB15時(shí)，測試電路5將兩者同時(shí)導(dǎo)入。然后，測試電路5判定導(dǎo)入的作為測試讀出數(shù)據(jù)的數(shù)據(jù)GAO?GA15與數(shù)據(jù)GBO?GB15是否一致，生成示出該判定結(jié)果的測試結(jié)果信號(hào)TOUT，將其供給到測試結(jié)果輸出開關(guān)4。BP,在判定兩者一致的情況下，測試電路5將示出“良好”的測試結(jié)果信號(hào)TOUT供給到測試結(jié)果輸出開關(guān)4，另一方面，在判定兩者不一致的情況下，將示出“不良”的測試結(jié)果信號(hào)TOUT供給到測試結(jié)果輸出開關(guān)4。
[0034]RW放大器8A只在供給示出啟用的啟用信號(hào)ENl的期間成為可動(dòng)作，在經(jīng)由存儲(chǔ)器單元陣列部3A的端口 QO?Q15讀出16比特的數(shù)據(jù)DAO?DA15時(shí)，將它們作為數(shù)據(jù)GAO?GA15供給到測試電路5。此外，在從測試電路5供給寫入用的16比特的數(shù)據(jù)GAO?GA15時(shí)，將它們作為寫入用的數(shù)據(jù)DAO?DA15供給到存儲(chǔ)器單元陣列部3A的端口 QO?Q15。此時(shí)，在供給應(yīng)該使數(shù)據(jù)寫入到用存儲(chǔ)器碼ADO?AD15指定的地址的存儲(chǔ)器驅(qū)動(dòng)信號(hào)的情況下，存儲(chǔ)器單元陣列部3A將從RW放大器8A供給的數(shù)據(jù)DAO?DA15存儲(chǔ)在該指定地址。另一方面，在供給應(yīng)該從指定地址讀出數(shù)據(jù)的存儲(chǔ)器驅(qū)動(dòng)信號(hào)的情況下，存儲(chǔ)器單元陣列部3A將從該指定地址讀出的16比特的數(shù)據(jù)作為數(shù)據(jù)DAO?DA15供給到RW放大器8A。
[0035]RW放大器SB只在供給示出啟用的啟用信號(hào)EN2的期間成為可動(dòng)作，在經(jīng)由存儲(chǔ)器單元陣列部3B的端口 QO?Q15讀出16比特的數(shù)據(jù)DBO?DB15時(shí)，將它們作為數(shù)據(jù)GBO?GB15供給到測試電路5。此外，在從測試電路5供給寫入用的16比特的數(shù)據(jù)GBO?GB15時(shí)，將它們作為寫入用的數(shù)據(jù)DBO?DB15供給到存儲(chǔ)器單元陣列部3B的端口 QO?Q15。此時(shí)，在供給應(yīng)該使數(shù)據(jù)寫入到用存儲(chǔ)器碼ADO?AD15指定的地址的存儲(chǔ)器驅(qū)動(dòng)信號(hào)的情況下，存儲(chǔ)器單元陣列部3B將從RW放大器8B供給的數(shù)據(jù)DBO?DB15存儲(chǔ)在該指定地址。另一方面，在供給應(yīng)該從指定地址讀出數(shù)據(jù)的存儲(chǔ)器驅(qū)動(dòng)信號(hào)的情況下，存儲(chǔ)器單元陣列部3B將從該指定地址讀出的16比特的數(shù)據(jù)作為數(shù)據(jù)DBO?DB15供給到RW放大器8B。
[0036]根據(jù)圖1和圖2所示的結(jié)構(gòu)，在測試信號(hào)TST示出常規(guī)模式的情況下，半導(dǎo)體存儲(chǔ)器10的測試電路5基于存儲(chǔ)器碼AD0，只將存儲(chǔ)器單元陣列部3A和3B中的一方作為訪問對(duì)象，只對(duì)成為該訪問對(duì)象的一方的存儲(chǔ)器單元陣列部實(shí)施數(shù)據(jù)的寫入或讀出。
[0037]另一方面，在測試信號(hào)TST示出測試模式的情況下，測試電路5和存儲(chǔ)器單元驅(qū)動(dòng)部2對(duì)存儲(chǔ)器單元陣列部3A和3B實(shí)施自診斷測試。
[0038]以下，以圖3所示的測試周期Tcl中的測試電路5的內(nèi)部動(dòng)作為例，對(duì)在上述的半導(dǎo)體存儲(chǔ)器10的產(chǎn)品出庫時(shí)進(jìn)行的自診斷測試進(jìn)行說明。
[0039]首先，根據(jù)示出測試模式的邏輯電平I的測試信號(hào)TST，測試數(shù)據(jù)生成部516在測試周期Tcl中生成示出[55AA]h的測試數(shù)據(jù)TEO?TE15，將它們經(jīng)測試周期Tcl的寫入期間WP在數(shù)據(jù)總線DBS上送出。在這樣的測試周期Tcl的寫入期間WP，比特一致判定部500?515根據(jù)示出禁用測試讀出的邏輯電平O的測試讀出信號(hào)TRE，將示出[55AA]h的測試數(shù)據(jù)TEO?TE15作為數(shù)據(jù)GAO?GA15和GBO?GB15供給到RW放大器8A和8B。此外，在供給示出測試模式的邏輯電平I的測試信號(hào)TST的期間，選擇器520和521將應(yīng)該將RW放大器8A和8B都設(shè)定為啟用狀態(tài)的邏輯電平I的啟用信號(hào)ENl和EN2供給到這些RW放大器8A和8B。因而，在測試周期Tcl的寫入期間WP，都示出[55AA]h的數(shù)據(jù)GAO?GA15和GBO?GB15被同時(shí)供給到存儲(chǔ)器單元陣列部3A和3B。此外，根據(jù)示出測試模式的邏輯電平I的測試信號(hào)TST，存儲(chǔ)器單元驅(qū)動(dòng)部2將按照應(yīng)該在存儲(chǔ)器單元陣列部3A和3B的各存儲(chǔ)器碼中依次寫入測試數(shù)據(jù)、依次讀出所寫入的測試數(shù)據(jù)的測試順序的存儲(chǔ)器驅(qū)動(dòng)信號(hào)供給到存儲(chǔ)器單元陣列部3A和3B。
[0040]例如，在圖3所示的測試周期Tcl的寫入期間WP，存儲(chǔ)器單元驅(qū)動(dòng)部2將應(yīng)該對(duì)存儲(chǔ)器單元陣列部3A和3B各自的各存儲(chǔ)器碼依次寫入數(shù)據(jù)的寫入驅(qū)動(dòng)信號(hào)供給到存儲(chǔ)器單元陣列部3A和3B。由此，如圖3所示，分別在存儲(chǔ)器單元陣列部3A和3B中同時(shí)寫入示出[55AA]h的測試數(shù)據(jù)。此時(shí)，期望值寄存器517導(dǎo)入示出[55AA]h的測試數(shù)據(jù)TEO?TE15而進(jìn)行存儲(chǔ)，將它們作為期望值數(shù)據(jù)EO?E15供給到比特一致判定部500?515。接下來，在測試周期Tcl的讀出期間RP，存儲(chǔ)器單元驅(qū)動(dòng)部2將應(yīng)該從存儲(chǔ)器單元陣列部3A和3B各自的各存儲(chǔ)器碼依次讀出數(shù)據(jù)的讀出驅(qū)動(dòng)信號(hào)供給到存儲(chǔ)器單元陣列部3A和3B。由此，分別從存儲(chǔ)器單元陣列部3A和3B同時(shí)進(jìn)行數(shù)據(jù)的讀出。因而，從存儲(chǔ)器單元陣列部3A讀出的數(shù)據(jù)DAO?DA15經(jīng)由RW放大器8A作為數(shù)據(jù)GAO?GA15供給到比特一致判定部500?515，同時(shí)，從存儲(chǔ)器單元陣列部3B讀出的數(shù)據(jù)DBO?DB15經(jīng)由RW放大器8B作為數(shù)據(jù)GBO?GB15供給到比特一致判定部500?515。此時(shí)，在讀出期間RP，比特一致判定部500?515根據(jù)邏輯電平I的測試讀出信號(hào)TRE，經(jīng)由數(shù)據(jù)中繼開關(guān)51和52導(dǎo)入從存儲(chǔ)器單元陣列部3A讀出的數(shù)據(jù)GAO?GA15和從存儲(chǔ)器單元陣列部3B讀出的數(shù)據(jù)GBO?GB15，作為測試讀出數(shù)據(jù)YAO?YA15和YBO?YB15。
[0041]然后，比特一致判定部500?515通過一致電路53來判定存儲(chǔ)在期望值寄存器517的期望值數(shù)據(jù)EO?E15與測試讀出數(shù)據(jù)YAO?YA15是否一致，并且通過一致電路54來判定上述期望值數(shù)據(jù)EO?E15與測試讀出數(shù)據(jù)YBO?YB15是否一致。此時(shí)，只有在期望值數(shù)據(jù)EO?E15與測試讀出數(shù)據(jù)YAO?YA15 —致而且期望值數(shù)據(jù)EO?E15與讀出數(shù)據(jù)YBO?YB15 —致的情況下，如圖3所示的示出“良好”的邏輯電平I的測試結(jié)果信號(hào)TOUT才經(jīng)由與門55和與門518送出到測試結(jié)果輸出開關(guān)4。另外，在供給示出測試模式的邏輯電平I的測試信號(hào)TES的期間，測試結(jié)果輸出開關(guān)4經(jīng)由外部端子PDd將測試結(jié)果信號(hào)TOUT輸出到外部。
[0042]總之，測試電路5和存儲(chǔ)器單元驅(qū)動(dòng)部2首先使自身產(chǎn)生的測試數(shù)據(jù)TEO?TE15同時(shí)寫入到存儲(chǔ)器單元陣列部3A和3B這雙方。然后，測試電路5分別從存儲(chǔ)器單元陣列部3A和3B同時(shí)進(jìn)行數(shù)據(jù)的讀出，判定讀出的測試讀出數(shù)據(jù)YAO?YA15和YBO?YB15的每一個(gè)與期望值數(shù)據(jù)EO?E15是否一致。此時(shí)，測試電路5在測試讀出數(shù)據(jù)YAO?YA15和YBO?YB15都與期望值數(shù)據(jù)EO?E15相等的情況下送出示出“良好”的測試結(jié)果信號(hào)TOUT，另一方面，在測試讀出數(shù)據(jù)YAO?YA15和YBO?YB15中的一方與期望值數(shù)據(jù)EO?E15不同的情況下，送出示出“不良”的測試結(jié)果信號(hào)TOUT。
[0043]因而，在測試器(未圖示)側(cè)，能通過監(jiān)視從半導(dǎo)體存儲(chǔ)器10的外部端子PDd送出的測試結(jié)果信號(hào)TOUT，從而對(duì)成為測試對(duì)象的半導(dǎo)體存儲(chǔ)器10進(jìn)行良品不良品的判定。
[0044]進(jìn)而，在如圖2所示的測試電路5中，在測試模式時(shí)，使測試數(shù)據(jù)同時(shí)寫入到兩個(gè)存儲(chǔ)器單元陣列部3A和3B，并且分別從這兩個(gè)存儲(chǔ)器單元陣列部3A和3B同時(shí)讀出上述的測試數(shù)據(jù)而同時(shí)進(jìn)行各測試數(shù)據(jù)與期望值數(shù)據(jù)的一致判定。
[0045]因而，在由寫入期間WP和讀出期間RP構(gòu)成的I個(gè)測試周期Tc中對(duì)兩個(gè)存儲(chǔ)器單元陣列部3A和3B同時(shí)進(jìn)行測試，因此，能使測試時(shí)間縮短。
[0046]另外，雖然在上述實(shí)施例中，示出了在同時(shí)對(duì)兩個(gè)存儲(chǔ)器單元陣列部3A和3B實(shí)施測試的情況下完成的結(jié)構(gòu)，但是，即使對(duì)分別具備數(shù)據(jù)讀出和寫入用的端口的3個(gè)以上的多個(gè)存儲(chǔ)器單元陣列部，也可以同樣地同時(shí)進(jìn)行如上所述的寫入、讀出以及一致判定。此時(shí)，在對(duì)N個(gè)(N是2以上的整數(shù))以上的存儲(chǔ)器單元陣列部同時(shí)進(jìn)行寫入、讀出以及一致判定的情況下，按各存儲(chǔ)器單元陣列部的每一個(gè)設(shè)置RW放大器。此外，雖然在上述實(shí)施例中，測試數(shù)據(jù)、期望值數(shù)據(jù)以及讀出數(shù)據(jù)的分別是16比特的數(shù)據(jù)片，但是，各數(shù)據(jù)的比特長也可以是2比特以上，即，可以是η比特(η是2以上的整數(shù))。
[0047]總之，在本發(fā)明中，在測試模式時(shí)，測試數(shù)據(jù)生成部(516)在由寫入期間(WP)和讀出期間(RP)構(gòu)成的每個(gè)測試周期(Tc)生成測試數(shù)據(jù)片(TE)。此外，期望值寄存器(517)導(dǎo)入該測試數(shù)據(jù)片而進(jìn)行存儲(chǔ)，作為期望值數(shù)據(jù)片(E)送出。在此，存儲(chǔ)器單元驅(qū)動(dòng)部(2)在寫入期間將使數(shù)據(jù)寫入的寫入驅(qū)動(dòng)信號(hào)供給到多個(gè)存儲(chǔ)器單元陣列部(3Α、3Β)，在讀出期間將讀出數(shù)據(jù)的讀出驅(qū)動(dòng)信號(hào)供給到多個(gè)存儲(chǔ)器單元陣列部。此時(shí)，數(shù)據(jù)中繼開關(guān)(51、52)在這樣的寫入期間將測試數(shù)據(jù)片供給到多個(gè)存儲(chǔ)器單元陣列部的每一個(gè)，另一方面，在讀出期間個(gè)別地導(dǎo)入從多個(gè)存儲(chǔ)器單元陣列部的每一個(gè)讀出的每個(gè)讀出數(shù)據(jù)片(ΥΑ、ΥΒ)而進(jìn)行輸出。而且，判定部(53?55、518)判定由上述數(shù)據(jù)中繼開關(guān)導(dǎo)入的每個(gè)讀出數(shù)據(jù)片與期望值數(shù)據(jù)片是否一致，將該判定結(jié)果作為測試結(jié)果信號(hào)(TOUT)生成。
[0048]根據(jù)這樣的結(jié)構(gòu)，因?yàn)樵贗個(gè)測試周期中對(duì)多個(gè)存儲(chǔ)器單元陣列部同時(shí)進(jìn)行測試，所以可謀求測試時(shí)間的縮短。
[0049]此外，雖然在上述的實(shí)施例中，經(jīng)由數(shù)據(jù)總線DBS將測試寫入用的測試數(shù)據(jù)TEO?TE15供給到比特一致判定部500?515，但是，也可以經(jīng)由在數(shù)據(jù)總線DBS之外另外設(shè)置的測試數(shù)據(jù)總線將測試數(shù)據(jù)TEO?TE15供給到比特一致判定部500?515。
[0050]圖4是示出鑒于這樣的方面而完成的測試電路5的其它內(nèi)部結(jié)構(gòu)的框圖。另外，在圖4所示的結(jié)構(gòu)中，在圖2所示的結(jié)構(gòu)中追加了由傳送16比特的量的數(shù)據(jù)的16根線構(gòu)成的測試數(shù)據(jù)總線TBS。但是，在圖4所示的結(jié)構(gòu)中，測試數(shù)據(jù)生成部516經(jīng)由測試數(shù)據(jù)總線TBS將生成的測試數(shù)據(jù)TEO?TE15供給到比特一致判定部500?515各自的數(shù)據(jù)中繼開關(guān)51和52。進(jìn)而，在圖4所示的結(jié)構(gòu)中，經(jīng)由測試數(shù)據(jù)總線TBS將從比特一致判定部500?515各自的與門55送出的比特一致判定信號(hào)CMO?CM15供給到與門518。
[0051]像這樣，在圖2或圖4所示的結(jié)構(gòu)中，測試數(shù)據(jù)生成部(516)經(jīng)由由η根線構(gòu)成的數(shù)據(jù)總線(DBS或TBS)將由第I?第η比特構(gòu)成的測試數(shù)據(jù)片(TE)供給到數(shù)據(jù)中繼開關(guān)(51、52)。此時(shí)，判定部(53?55、518)的一致電路(500?515各自的53和54)通過對(duì)相同比特位彼此進(jìn)行從各存儲(chǔ)器單元陣列部(3Α、3Β)讀出的讀出數(shù)據(jù)片(ΥΑ、ΥΒ)與期望值數(shù)據(jù)片(E)是否一致的一致判定，從而按第I?第η的各比特位的每一個(gè)生成示出一致判定的結(jié)果的一致判定信號(hào)(Ca、Cb)。此時(shí)，第I邏輯門(500?515各自的55)對(duì)與每個(gè)存儲(chǔ)器單元陣列部對(duì)應(yīng)的一致判定信號(hào)對(duì)同一比特位彼此求取邏輯與，將按各比特位的每一個(gè)示出邏輯與的結(jié)果的比特一致判定信號(hào)(CM0?CM15)送出到數(shù)據(jù)總線(DBS或TBS)。這樣，連接到這樣的數(shù)據(jù)總線上的第2邏輯門(518)求取在數(shù)據(jù)總線上送出的η比特的量的比特一致判定信號(hào)的邏輯與，將該邏輯與結(jié)果作為測試結(jié)果信號(hào)(TOUT)生成。
[0052]根據(jù)這樣的結(jié)構(gòu)，在按各比特的每一個(gè)設(shè)置的一致電路(53、54)和第2邏輯門(55)中得到的η比特的量的一致判定信號(hào)(CM0?CM15)經(jīng)由還擔(dān)任測試數(shù)據(jù)片(TE)的傳送的數(shù)據(jù)總線供給到單一的第2邏輯門(518)。因而，因?yàn)榈?邏輯門(518)只要配置在沿?cái)?shù)據(jù)總線的任一位置即可，所以在芯片內(nèi)的配置的自由度變高，能進(jìn)行高集成化。
[0053]圖5是示出圖4所示的測試電路5的內(nèi)部結(jié)構(gòu)的變形例的框圖。另外，在圖5所示的結(jié)構(gòu)中，除以下方面以外，所使用的各模塊與圖4所示的相同，S卩，采用測試數(shù)據(jù)生成部526代替圖4所示的測試數(shù)據(jù)生成部516，采用期望值寄存器527代替期望值寄存器517，采用進(jìn)行4比特的量的數(shù)據(jù)傳送的由4根線構(gòu)成的測試數(shù)據(jù)總線TBSa代替16比特的測試數(shù)據(jù)總線TBS。
[0054]在圖5中，當(dāng)測試信號(hào)TST從示出常規(guī)模式的邏輯電平O轉(zhuǎn)變?yōu)槭境鰷y試模式的邏輯電平I時(shí)，測試數(shù)據(jù)生成部526生成4比特的測試數(shù)據(jù)TEO?ΤΕ3，將它們在測試數(shù)據(jù)總線TBSa上送出。此時(shí)，測試數(shù)據(jù)生成部526經(jīng)由測試數(shù)據(jù)總線TBSa將測試數(shù)據(jù)TEO?ΤΕ3中的TEO供給到比特一致判定部500?503的每一個(gè)，經(jīng)由測試數(shù)據(jù)總線TBSa將TEl供給到比特一致判定部504?507的每一個(gè)。此外，測試數(shù)據(jù)生成部526經(jīng)由測試數(shù)據(jù)總線TBSa將測試數(shù)據(jù)TEO?ΤΕ3中的ΤΕ2供給到比特一致判定部508?511的每一個(gè)，經(jīng)由測試數(shù)據(jù)總線TBSa將ΤΕ3供給到比特一致判定部512?515的每一個(gè)。進(jìn)而，測試數(shù)據(jù)生成部526將這些測試數(shù)據(jù)TEO?ΤΕ3供給到期望值寄存器527。期望值寄存器527導(dǎo)入4比特的測試數(shù)據(jù)TEO?ΤΕ3進(jìn)行存儲(chǔ)，將這些期望值數(shù)據(jù)EO?Ε3供給到比特一致判定部500?515。即，期望值寄存器527將期望值數(shù)據(jù)EO供給到比特一致判定部500?503的每一個(gè)，將期望值數(shù)據(jù)El供給到比特一致判定部504?507的每一個(gè)。此外，期望值寄存器527將期望值數(shù)據(jù)Ε2供給到比特一致判定部508?511的每一個(gè)，將期望值數(shù)據(jù)Ε3供給到比特一致判定部512?515的每一個(gè)。進(jìn)而，在圖5所示的結(jié)構(gòu)中，經(jīng)由數(shù)據(jù)總線DBS將從比特一致判定部500?515各自的與門55送出的比特一致判定信號(hào)CMO?CMl5供給到與門518。
[0055]因而，雖然根據(jù)圖5所示的結(jié)構(gòu)，寫入到存儲(chǔ)器單元陣列部3Α和3Β的測試數(shù)據(jù)的式樣限定于16種，但是，測試數(shù)據(jù)總線TBSa的線數(shù)為4比特的量的4根。進(jìn)而，在測試數(shù)據(jù)生成部526和期望值寄存器527中處理的比特?cái)?shù)為4比特。因而，根據(jù)這樣的結(jié)構(gòu)，與如圖4所示的、采用了具有16比特的量的16根線數(shù)的測試數(shù)據(jù)總線TBS、處理16比特的量的數(shù)據(jù)的測試數(shù)據(jù)生成部516和期望值寄存器517的測試電路5相比，能縮小裝置規(guī)模。
[0056]另外，雖然在圖5所示的一個(gè)例子中，將測試數(shù)據(jù)片的比特?cái)?shù)設(shè)為比作為讀出或?qū)懭霐?shù)據(jù)片的比特?cái)?shù)的16比特小的4比特，經(jīng)由由4根線構(gòu)成的數(shù)據(jù)總線(TBSa)供給到與16比特的各比特對(duì)應(yīng)的數(shù)據(jù)中繼開關(guān)(51、52)的每一個(gè)，但是，該比特?cái)?shù)不限定于4比特?？傊灰墙?jīng)由由P根線構(gòu)成的數(shù)據(jù)總線將由第I?第P比特(P是n/2以下的整數(shù))構(gòu)成的測試數(shù)據(jù)片供給到數(shù)據(jù)中繼開關(guān)這樣的結(jié)構(gòu)即可。
[0057]附圖標(biāo)記說明 2:存儲(chǔ)器單元驅(qū)動(dòng)部；
3A、3B:存儲(chǔ)器單元陣列部；
5:測試電路；
500?515:比特一致判定電路；
51、52:數(shù)據(jù)中繼開關(guān)；
516:測試數(shù)據(jù)生成部；
517:期望值寄存器；
518:與門。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括:多個(gè)存儲(chǔ)器單元陣列部；以及測試電路部，對(duì)所述存儲(chǔ)器單元陣列部實(shí)施自診斷測試，所述半導(dǎo)體裝置的特征在于， 所述測試電路部具有: 測試數(shù)據(jù)生成部，在由寫入期間和讀出期間構(gòu)成的每個(gè)測試周期生成測試數(shù)據(jù)片； 期望值寄存器，導(dǎo)入所述測試數(shù)據(jù)片進(jìn)行存儲(chǔ)，將其作為期望值數(shù)據(jù)片送出； 存儲(chǔ)器單元驅(qū)動(dòng)部，在所述寫入期間將使數(shù)據(jù)寫入的寫入驅(qū)動(dòng)信號(hào)供給到多個(gè)所述存儲(chǔ)器單元陣列部，在所述讀出期間將讀出數(shù)據(jù)的讀出驅(qū)動(dòng)信號(hào)供給到多個(gè)所述存儲(chǔ)器單元陣列部； 數(shù)據(jù)中繼開關(guān)，在所述測試周期的所述寫入期間將所述測試數(shù)據(jù)片供給到多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)，另一方面，在所述讀出期間導(dǎo)入從多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)讀出的每個(gè)讀出數(shù)據(jù)片而進(jìn)行輸出；以及 判定部，判定從所述數(shù)據(jù)中繼開關(guān)輸出的每個(gè)所述讀出數(shù)據(jù)片與所述期望值數(shù)據(jù)片是否一致，生成示出該判定結(jié)果的測試結(jié)果信號(hào)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述測試數(shù)據(jù)片、所述期望值數(shù)據(jù)片、以及所述讀出數(shù)據(jù)片的每一個(gè)是由第I?第η比特構(gòu)成的數(shù)據(jù)片，其中，η是2以上的整數(shù)， 所述測試數(shù)據(jù)生成部經(jīng)由由η根線構(gòu)成的數(shù)據(jù)總線將所述測試數(shù)據(jù)片中的第I?第η比特供給到所述數(shù)據(jù)中繼開關(guān)， 所述判定部包括: 一致電路，通過對(duì)同一比特位彼此進(jìn)行所述讀出數(shù)據(jù)片與所述期望值數(shù)據(jù)片是否一致的一致判定，從而按第I?第η的各比特位的每一個(gè)生成示出一致判定的結(jié)果的一致判定信號(hào); 第I邏輯門，對(duì)與多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)對(duì)應(yīng)的多個(gè)所述一致判定信號(hào)，對(duì)同一比特位彼此求取邏輯與，將按各比特位的每一個(gè)示出所述邏輯與的結(jié)果的第I?第η比特一致判定信號(hào)送出到所述數(shù)據(jù)總線；以及 第2邏輯門，求取所述數(shù)據(jù)總線上的所述第I?第η比特一致判定信號(hào)的邏輯與，將該邏輯與結(jié)果作為所述測試結(jié)果信號(hào)生成。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述期望值數(shù)據(jù)片和所述讀出數(shù)據(jù)片的每一個(gè)是由第I?第η比特構(gòu)成的數(shù)據(jù)片，其中，η是2以上的整數(shù)， 所述測試數(shù)據(jù)生成部生成由第I?第P比特構(gòu)成的所述測試數(shù)據(jù)片，經(jīng)由由P根線構(gòu)成的數(shù)據(jù)總線將該測試數(shù)據(jù)片供給到所述數(shù)據(jù)中繼開關(guān)，其中，P是η/2以下的整數(shù)。
4.一種半導(dǎo)體裝置的測試方法，在包括多個(gè)存儲(chǔ)器單元陣列部的半導(dǎo)體裝置的內(nèi)部對(duì)所述存儲(chǔ)器單元陣列部實(shí)施自診斷測試，其特征在于， 在由寫入期間和讀出期間構(gòu)成的每個(gè)測試周期生成測試數(shù)據(jù)片，并且將所述測試數(shù)據(jù)片作為期望值數(shù)據(jù)片生成， 在所述測試周期的所述寫入期間將所述測試數(shù)據(jù)片同時(shí)寫入到多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)， 在所述讀出期間從多個(gè)所述存儲(chǔ)器單元陣列部的每一個(gè)同時(shí)進(jìn)行所述測試數(shù)據(jù)片的讀出而分別得到讀出數(shù)據(jù)片，生成示出每個(gè)所述讀出數(shù)據(jù)片與所述期望值數(shù)據(jù)片是否一致的測試結(jié)果信號(hào)。
【文檔編號(hào)】G11C29/12GK104299653SQ201410338473
【公開日】2015年1月21日 申請(qǐng)日期:2014年7月16日 優(yōu)先權(quán)日:2013年7月16日
【發(fā)明者】田邊哲也, 宮崎真裕 申請(qǐng)人:拉碧斯半導(dǎo)體株式會(huì)社