半導(dǎo)體集成電路的制作方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體集成電路，在NAND單元型EEPROM中，在數(shù)據(jù)寫入動作中并行執(zhí)行寫入數(shù)據(jù)輸入動作，使得整個數(shù)據(jù)寫入順序所需時間縮短。其中，具有在動作結(jié)束后在將該動作的成功/失敗結(jié)果保持于芯片內(nèi)的第1動作及第2動作，在第1動作和第2動作連續(xù)進行時，具有在第1和第2動作結(jié)束后把第1動作和第2動作這兩者的成功/失敗結(jié)果輸出的動作。
【專利說明】半導(dǎo)體集成電路
[0001]本申請是申請?zhí)枮?01010543237.6、分案遞交日為2010年11月15日、發(fā)明名稱為“半導(dǎo)體集成電路”(其原始母案的申請?zhí)枮?2157191.0、申請日為2002年12月19日、發(fā)明名稱為“半導(dǎo)體集成電路”)的發(fā)明專利申請的分案申請。

【技術(shù)領(lǐng)域】
[0002]本發(fā)明特別涉及將內(nèi)部動作的成功/失敗結(jié)果輸出到半導(dǎo)體芯片外部的半導(dǎo)體集成電路，例如，NAND單元EEPR0M、DIN0R單元EEPR0M、AND單元型EEPROM等非易失性半導(dǎo)體存儲裝置。

【背景技術(shù)】
[0003]作為半導(dǎo)體存儲裝置之一，公知的有電可改寫的EEPR0M。尤其是，將多個存儲器單元串聯(lián)構(gòu)成NAND單元塊的NAND單元型EEPR0M，作為可以高集成化的器件受到注目。
[0004]NAND單元型EEPROM的一個存儲器單元，具有在半導(dǎo)體基板上經(jīng)絕緣膜疊置用作電荷存儲層的浮動?xùn)藕涂刂茤诺腇ET-MOS構(gòu)造。于是，將多個存儲器單元以鄰接的存儲器單元共用源和漏的形式串聯(lián)而構(gòu)成NAND單元，并將此作為一個單位與位線相連接。
[0005]這種NAND單元排列成為矩陣形式而構(gòu)成存儲器單元陣列。存儲器單元陣列集成于P型阱區(qū)或P型基板內(nèi)。在存儲器單元陣列的列方向排列的NAND單元的一端側(cè)的漏，分別通過選擇柵(選通電路)晶體管共同連接到位線，而另一端側(cè)源通過另外的選擇柵晶體管連接到共通源線。
[0006]存儲器單元晶體管的控制柵及選擇柵晶體管的柵極在存儲器單元陣列的行方向上延長，分別成為共通的控制柵線(字線)、選擇柵線。
[0007]此NAND單元型EEPROM的動作如下。
[0008]數(shù)據(jù)寫入動作，是從距離位線接觸點最遠的位置的存儲器單元開始順序進行。在選擇的存儲器單元的控制柵上施加高電壓Vpgm( = 18V左右)。從此選擇存儲器單元還對位于位線接觸點側(cè)的存儲器單元的控制柵及選擇柵分別施加中間電位Vmw( = 1V左右)，在位線上相應(yīng)于數(shù)據(jù)給予OV或中間電位Vmb ( = 8V左右).
[0009]在位線電位為OV時，該電位傳達到選擇存儲器單元的漏，產(chǎn)生從漏向浮動?xùn)诺乃淼离娏鞯碾娮幼⑷?。由此，該選擇存儲器單元的閾值向正方向上移動。就以這種狀態(tài)作為，例如，“O”寫入狀態(tài)。
[0010]在位線電位是Vmb時，不發(fā)生電子注入，所以，閾值不改變，停止與負值上。以這種狀態(tài)為“I”寫入狀態(tài)。
[0011]數(shù)據(jù)刪除，是對選擇的NAND單元塊內(nèi)的全部存儲器單元同時進行。就是說，對選擇的NAND單元塊內(nèi)的全部控制柵施加0V，在P型阱區(qū)或P型基板上施加高電壓Vera (=20V左右)。另外，使位線、源線、非選擇NAND單元塊中的控制柵及全部選擇柵處于浮動狀態(tài)。
[0012]由此，在選擇NAND單元塊中的全部存儲器單元中，由于隧道電流，浮動?xùn)诺碾娮俞尫诺絇型阱區(qū)或P型基板。由此，刪除后閾值電壓向負方向移動。
[0013]數(shù)據(jù)讀出動作，在選擇存儲器單元的控制柵上施加0V，而在其以外的存儲器單元的控制柵及選擇柵上施加電源電壓Vcc或比電源電壓稍高的讀出電壓VH。此電壓VH的值通常為Vcc的2倍以下的電壓電平，例如，在5V以下。此時，可通過檢測在選擇存儲器單元中是否有電流流過而讀出數(shù)據(jù)。
[0014]圖35示出現(xiàn)有的NAND單元型EEPROM的存儲器單元陣列及位線控制電路的構(gòu)成的一例。
[0015]在圖35中示出的是，存儲器單元陣列I具有，例如，33792根的位線BLO?BL33791和1024個塊BlockO?blockl023，在行方向的兩側(cè)分別配置行譯碼器的示例。
[0016]在位線控制電路2內(nèi)，在數(shù)據(jù)輸入輸出緩沖存儲器和收發(fā)數(shù)據(jù)的經(jīng)路10，/10線對和位線BLi, BLi+1,...(i = O)之間設(shè)置有檢測閂鎖電路31。就是說，在10，/10線對和互相鄰接的奇數(shù)列及偶數(shù)列的2根位線之間分別連接有一個檢測閂鎖電路31。
[0017]圖36示出圖35的NAND單元型EEPROM的數(shù)據(jù)寫入順序的一例的算法。
[0018]在此算法中，對多個頁的各頁順序?qū)懭霐?shù)據(jù)。在數(shù)據(jù)寫入動作時，因為檢測閂鎖電路31處于動作中，即使用中，檢測閂鎖電路31不能用于數(shù)據(jù)輸入等其他動作。
[0019]就是說，因為在此數(shù)據(jù)寫入順序中，對于I頁，執(zhí)行寫入數(shù)據(jù)輸入動作和數(shù)據(jù)寫入動作，對各個頁反復(fù)執(zhí)行，所以在數(shù)據(jù)寫入動作中不能并行執(zhí)行寫入數(shù)據(jù)輸入動作。
[0020]另外，在實際的動作中，在數(shù)據(jù)寫入動作結(jié)束后，將寫入的數(shù)據(jù)讀出，進行寫入檢驗確定是否與應(yīng)該寫入的數(shù)據(jù)一致，確認(rèn)是否完成正常寫入的成功/失敗狀態(tài)。
[0021]因此，在數(shù)據(jù)寫入順序中，寫入數(shù)據(jù)輸入動作和數(shù)據(jù)寫入動作交互反復(fù)進行。數(shù)據(jù)寫入順序整體所需要的時間，主要是處理寫入數(shù)據(jù)輸入動作和處理數(shù)據(jù)寫入動作的時間之和，數(shù)據(jù)寫入順序整體所需要的時間變長。
[0022]圖37示出圖35的NAND單元型EEPROM的讀出順序的一例的算法。
[0023]此算法示出的是對多個頁的各頁連續(xù)進行數(shù)據(jù)讀出的場合的順序。在數(shù)據(jù)讀出動作時，因為檢測閂鎖電路31處于動作中，即在使用中，檢測閂鎖電路31不能用于數(shù)據(jù)輸出等其他動作。
[0024]在圖37的算法中，由單元數(shù)據(jù)讀出動作和讀出數(shù)據(jù)輸出動作兩者所需的時間和決定整個讀出順序所需時間，數(shù)據(jù)讀出順序整體所需要的時間變長。
[0025]另外，為了可以實現(xiàn)高速緩存功能及多值邏輯動作，備有臨時保持寫入數(shù)據(jù)和讀出數(shù)據(jù)的數(shù)據(jù)改寫讀出電路的存儲電路，關(guān)于這種電路，例如，在專利文獻I中有記載，此專利文獻I為特開2001-325796號公報。


【發(fā)明內(nèi)容】

[0026]如上所述，在現(xiàn)有的NAND單元型等非易失性半導(dǎo)體存儲裝置中，存在在數(shù)據(jù)寫入動作中不能并行執(zhí)行寫入數(shù)據(jù)輸入動作，使得整個數(shù)據(jù)寫入順序所需時間變長的問題。
[0027]另外，還存在在數(shù)據(jù)讀出動作中不能并行執(zhí)行讀出數(shù)據(jù)輸出動作，使得整個數(shù)據(jù)讀出順序所需時間變長的問題。
[0028]本發(fā)明正是鑒于上述問題而完成的，其第一個目的是提供一種在動作結(jié)束后在將該動作的成功/失敗結(jié)果保持于芯片內(nèi)的第I動作及第2動作連續(xù)進行時，可以將兩者的成功/失敗結(jié)果輸出到外部，提高在芯片外的控制上的便利性的半導(dǎo)體集成電路。
[0029]另外，本發(fā)明的第二個目的是提供一種可以在數(shù)據(jù)寫入動作中并行進行寫入數(shù)據(jù)輸入，縮短整個數(shù)據(jù)寫入順序所需時間，實現(xiàn)具有高速數(shù)據(jù)寫入功能的半導(dǎo)體存儲電路的半導(dǎo)體集成電路。
[0030]此外，本發(fā)明的第三個目的是提供一種可以在數(shù)據(jù)讀出動作中并行進行讀出數(shù)據(jù)輸出，縮短整個數(shù)據(jù)讀出順序所需時間，實現(xiàn)具有高速數(shù)據(jù)讀出功能的半導(dǎo)體存儲電路的半導(dǎo)體集成電路。
[0031]第一發(fā)明方面的半導(dǎo)體集成電路的特征在于:連續(xù)進行第I動作和第2動作，在上述第I動作結(jié)束后在內(nèi)部保持該動作的成功/失敗結(jié)果，在上述第I及上述第2動作結(jié)束后將上述第I動作的成功/失敗結(jié)果和上述第2動作的成功/失敗結(jié)果兩者輸出到外部。
[0032]第二發(fā)明方面的半導(dǎo)體集成電路的特征在于:可以并行執(zhí)行第I動作和第2動作，將表示上述第I動作是否處于執(zhí)行中的第I信息及表示在上述第I動作中是否可以執(zhí)行上述第2動作的第2信息兩者輸出到外部。
[0033]第三發(fā)明方面的半導(dǎo)體集成電路的特征在于具備:可以并行執(zhí)行第I動作和第2動作的內(nèi)部電路；和將表示上述第I動作是否處于執(zhí)行中的第I信息及表示在上述第I動作中是否可以執(zhí)行上述第2動作的第2信息兩者輸出到外部的輸出電路。
[0034]第四發(fā)明方面的半導(dǎo)體集成電路的特征在于具備:判定內(nèi)部電路剛剛動作的結(jié)果、輸出成功/失敗信號的成功/失敗判定電路；輸入上述成功/失敗信號、在上述內(nèi)部電路中分別保持連續(xù)執(zhí)行的第I動作及第2動作各自的成功/失敗結(jié)果的成功/失敗保持電路；以及將在上述第I動作及第2動作連續(xù)進行時保持于上述成功/失敗保持電路中的上述第I動作及第2動作各自的成功/失敗結(jié)果輸出的輸出電路。
[0035]第五發(fā)明方面的半導(dǎo)體集成電路的特征在于具備:與數(shù)據(jù)輸入輸出線相連接、臨時保持?jǐn)?shù)據(jù)的數(shù)據(jù)高速緩存電路；與上述數(shù)據(jù)高速緩存電路相連接、讀出從存儲器單元讀出的數(shù)據(jù)并閂鎖的同時，將應(yīng)該寫入存儲器單元的數(shù)據(jù)進行閂鎖的閂鎖電路。

【專利附圖】

【附圖說明】
[0036]圖1為示出本發(fā)明的實施方式I的NAND單元型EEPROM的整體概略構(gòu)成的框圖。
[0037]圖2為取出存儲器單元陣列中的一個NAND單元部分的剖面圖及等效電路圖。
[0038]圖3為圖2(a)中的不同剖面的剖面圖。
[0039]圖4為示出圖1中的存儲器單元陣列的一部分的等效電路圖。
[0040]圖5為示出圖1中的存儲器單元陣列、位線控制電路、數(shù)據(jù)輸入輸出控制電路的構(gòu)成一例的電路圖。
[0041]圖6為示出在利用圖5的電路的場合的數(shù)據(jù)寫入順序的一例的算法的示圖。
[0042]圖7為概略示出在利用圖6的算法的場合的圖5的電路的動作的示圖。
[0043]圖8為示出圖1的NAND單元型EEPROM形成的半導(dǎo)體芯片的數(shù)據(jù)寫入順序的控制方法的一例的示圖。
[0044]圖9為示出實施方式I的存儲器單元陣列的變形例I的電路圖。
[0045]圖10為示出實施方式I的存儲器單元陣列的變形例2的電路圖。
[0046]圖11為示出現(xiàn)有例和本發(fā)明的數(shù)據(jù)寫入順序的各種控制方法的示圖。
[0047]圖12為示出本發(fā)明的數(shù)據(jù)寫入順序的控制方法的示圖。
[0048]圖13為示出在使用圖12的控制方式的場合的數(shù)據(jù)寫入動作時的“忙”狀態(tài)的輸出方法的示圖。
[0049]圖14為示出在使用圖12的控制方式的場合的數(shù)據(jù)寫入動作時的“忙”狀態(tài)的輸出方法的示圖。
[0050]圖15為示出在寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結(jié)果定時依賴性的一例的示圖。
[0051]圖16為示出在寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結(jié)果的定時依賴關(guān)系的一例的不圖。
[0052]圖17為示出在寫入動作以外的動作和寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結(jié)果定時的依賴關(guān)系的一例的示圖。
[0053]圖18為示出在寫入動作以外的動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結(jié)果定時依賴性的一例的示圖。
[0054]圖19為實施方式I的狀態(tài)讀時的數(shù)據(jù)輸出內(nèi)容的一例的示圖。
[0055]圖20為示出在實施方式I的狀態(tài)讀時、輸出2次寫入動作的累積成功/失敗的狀態(tài)的場合的動作例的示圖。
[0056]圖21為示出在實施方式I的狀態(tài)讀時、輸出2次寫入動作的累積成功/失敗的狀態(tài)的場合的動作例的示圖。
[0057]圖22為示出本發(fā)明的實施方式2的NAND單元型EEPROM的整體概略構(gòu)成的框圖。
[0058]圖23為示出本發(fā)明的實施方式3的NAND單元型EEPROM的整體概略構(gòu)成的框圖。
[0059]圖24為示出在將本發(fā)明應(yīng)用于圖5的電路的數(shù)據(jù)讀出動作的場合的數(shù)據(jù)讀出順序的實施例的算法的示圖。
[0060]圖25為概略示出在利用圖24的算法的場合的圖5的電路的數(shù)據(jù)讀出動作的示圖。
[0061]圖26為示出現(xiàn)有例和本發(fā)明的數(shù)據(jù)讀出順序的各種控制方法的示圖。
[0062]圖27為示出使用圖26(b)的控制方式的場合的數(shù)據(jù)讀出動作的“就緒”/ “忙”狀態(tài)的詳情的示圖。
[0063]圖28為示出使用圖26(b)的控制方式的場合的數(shù)據(jù)讀出動作的“就緒”/ “忙”狀態(tài)的詳情的示圖。
[0064]圖29為示出歸納本發(fā)明的NAND單元型EEPROM的后臺動作中的有效命令/禁止命令的示圖。
[0065]圖30為示出NOR單元型EEPROM的存儲器單元陣列的等效電路圖。
[0066]圖31為示出DINOR單元型EEPROM的存儲器單元陣列的等效電路圖。
[0067]圖32為示出AND單元型EEPROM的存儲器單元陣列的等效電路圖。
[0068]圖33為示出帶有選通晶體管的NOR單元型EEPROM的一例的存儲器單元陣列的等效電路圖。
[0069]圖34為示出帶有選通晶體管的NOR單元型EEPROM的另一例的存儲器單元陣列的等效電路圖。
[0070]圖35為示出現(xiàn)有的NAND單元型EEPROM的存儲器單元陣列、位線控制電路、數(shù)據(jù)輸出控制電路的一例的電路圖。
[0071]圖36為示出利用圖35的電路的數(shù)據(jù)寫入順序的一例的算法的示圖。
[0072]圖37為示出利用圖35的電路的數(shù)據(jù)寫入順序的一例的算法的示圖。

【具體實施方式】
[0073]下面參照附圖對本發(fā)明的實施方式予以說明。
[0074]<實施方式1>
[0075]圖1為示出本發(fā)明的實施方式I的NAND單元型EEPROM的整體概略構(gòu)成的框圖。
[0076]在存儲器單元陣列I內(nèi)，如后所述，分別設(shè)置有多個具有控制柵及選擇柵的存儲器單元。在這些存儲器單元各個上分別連接有位線和字線。并且，上述多個存儲器單元分割為多個塊，在動作時選擇某一個塊。
[0077]在存儲器單元陣列I上連接有位線控制電路2。此位線控制電路2，從存儲器單元陣列I內(nèi)的多個存儲器中讀出數(shù)據(jù)并將數(shù)據(jù)寫入到各個存儲器單元中。
[0078]為此，上述位線控制電路2，包含用來檢測放大存儲器單元陣列I內(nèi)的位線的電位的檢測放大器和目的為將用來進行寫入的數(shù)據(jù)閂鎖的檢測閂鎖電路(檢測放大器/數(shù)據(jù)閂鎖電路)。于是，在位線控制電路2和數(shù)據(jù)輸入輸出控制電路3之間進行寫入數(shù)據(jù)/讀出數(shù)據(jù)等的數(shù)據(jù)傳送。
[0079]上述數(shù)據(jù)輸入輸出控制電路3，如后所述，包含保持寫入數(shù)據(jù)/讀出數(shù)據(jù)等的數(shù)據(jù)高速緩存電路，對寫入數(shù)據(jù)及讀出數(shù)據(jù)等內(nèi)部數(shù)據(jù)或外部數(shù)據(jù)的輸入輸出進行控制。此數(shù)據(jù)輸入輸出控制電路3與數(shù)據(jù)輸入輸出緩沖器(I/O緩沖器)4相連接。
[0080]另外，上述數(shù)據(jù)輸入輸出控制電路3，由從接受地址輸入的地址緩沖器(地址閂鎖器)5接受地址信號的列譯碼器6的輸出進行控制。
[0081]用來控制存儲器單元的控制柵及選擇柵的行譯碼器7與存儲器單元陣列I相連接。此外，用來控制形成存儲器單元陣列I的P型阱區(qū)或P型基板的電位的阱電位控制電路8與存儲器單元陣列I相連接。另外，用來控制存儲器單元陣列I內(nèi)的源線電壓的源線控制電路9與存儲器單元陣列I相連接。
[0082]另外，設(shè)置有用來控制選擇塊內(nèi)的字線，即控制柵線的電位的字線控制電路10及用來控制行譯碼器7的電源電位的行譯碼器電源控制電路11。此字線控制電路10及譯碼器電源控制電路11 一起連接到行譯碼器7。
[0083]此外，還設(shè)置有產(chǎn)生寫入用高電壓和中間電壓及刪除用高電壓、讀出用高電壓等，在刪除動作中供給上述P型阱區(qū)或P型基板，在寫入動作中供給存儲器單元陣列I內(nèi)的字線及位線、行譯碼器7等的高電壓和中間電壓生成電路12。此高電壓和中間電壓生成電路12，與上述存儲器單元陣列1、位線控制電路2、字線控制電路10及譯碼器電源控制電路11相連接。
[0084]上述數(shù)據(jù)輸入輸出緩沖器4，在和外部之間進行各種數(shù)據(jù)的收發(fā)。在此數(shù)據(jù)輸入輸出緩沖器4上連接有，例如，由1/0-1?1/0-8組成的8個I/O焊盤。于是，經(jīng)過這8個I/O焊盤1/0-1?1/0-8從外部供給寫入數(shù)據(jù)及地址、命令等，經(jīng)過這8個I/O焊盤1/0-1?1/0-8從內(nèi)部將讀出數(shù)據(jù)及各種信號輸出到外部。
[0085]上述數(shù)據(jù)輸入輸出緩沖器4還連接到上述地址緩沖器5及命令譯碼器13。
[0086]命令譯碼器13，在從1/0-1?1/0-8輸入命令時，經(jīng)過數(shù)據(jù)輸入輸出緩沖器4接受此命令進行閂鎖，按著閂鎖的命令輸出用來控制數(shù)據(jù)讀出動作、寫入動作、刪除動作等各種動作的控制信號。
[0087]另外，設(shè)置有成功/失敗判定電路14及成功/失敗保持電路15。上述成功/失敗判定電路14與上述位線控制電路2相連接，上述成功/失敗保持電路15與上述成功/失敗判定電路14相連接。上述成功/失敗保持電路15，例如，由位移寄存器構(gòu)成。
[0088]上述成功/失敗判定電路14，判定寫入或刪除是否正常進行。于是，如寫入或刪除正常進行，就判定為通過狀態(tài)，如不是，就判定為失敗狀態(tài)。
[0089]上述成功/失敗判定電路14的成功/失敗判定，在寫入或刪除動作結(jié)束之后，發(fā)送到成功/失敗保持電路15進行保持。并且，如用來調(diào)查成功/失敗狀態(tài)的命令經(jīng)過I/0-1?1/0-8從外部供給，此命令經(jīng)過數(shù)據(jù)輸入輸出緩沖器4輸入到命令譯碼器13，從命令譯碼器13輸出控制信號，根據(jù)此控制信號將保持于成功/失敗保持電路15中的成功/失敗判定結(jié)果輸入到數(shù)據(jù)輸入輸出緩沖器4，之后，從1/0-1?1/0-8中的某一個有選擇地輸出。
[0090]另外，設(shè)置有“就緒”/ “忙”控制電路(R/B控制電路)16。此R/B控制電路16，與上述數(shù)據(jù)輸入輸出控制電路3及數(shù)據(jù)輸入輸出緩沖器4相連接?！熬途w”/ “忙”控制電路16，根據(jù)數(shù)據(jù)輸入輸出控制電路3的動作，生成表示芯片的動作狀態(tài)的“就緒”/ “忙”信號。此“就緒”/ “忙”信號輸入到數(shù)據(jù)輸入輸出緩沖器4，之后，從1/0-1?1/0-8中的某一個有選擇地輸出。
[0091]圖2(a)、(b)為取出圖1中的存儲器單元陣列中的一個NAND單元部分的剖面圖及等效電路圖，圖3(a)、(b)分別為圖2(a)中的沿3A-3A線的剖面圖及沿3B-3B線的剖面圖。
[0092]在由元件分離氧化膜21包圍的P型硅基板(或P型阱區(qū))22上形成由多個NAND單元組成的存儲器單元陣列。在一個NAND單元中，串聯(lián)的多個存儲器單元(在本例中為8個存儲器單元Ml?M8)，在鄰接的單元間共用作為各自的源、漏區(qū)的η型擴散層23 (23。、23!、...、2310)。
[0093]此外，在NAND單元的漏側(cè)分別設(shè)置有和存儲器單元的浮動?xùn)趴刂茤磐瑫r形成的選通晶體管249、259及241Q、251Q。
[0094]各存儲器單元Ml?M8具有的構(gòu)造為，在半導(dǎo)體基板22上經(jīng)柵絕緣膜26形成浮動?xùn)?4(24、242、...、248)，并且在其上經(jīng)柵絕緣膜27形成疊置的控制柵25(25^25^...、258) ο
[0095]在這樣形成元件的基板上，由CVD氧化膜28覆蓋，在其上配置位線29。位線29，與NAND單元的一端的漏側(cè)的擴散層23。相接觸。
[0096]上述這種NAND單元，排列成為矩陣狀，NAND單元的漏側(cè)的選通晶體管共同連接到源線，源側(cè)的選通晶體管則連接到源線(源線電壓單元-源)。
[0097]存儲器單元Ml?M8的控制柵24，作為控制柵線(字線)CG1、CG2.....CG8共同配設(shè)于存儲器單元陣列的行方向上。
[0098]圖4為示出圖2(a)、(b)中示出的NAND單元配列成為矩陣狀的圖1中的存儲器單元陣列I的等效電路的一部分的示圖。
[0099]共有同一字線及選擇柵線的NAND單元群稱為塊，例如，在圖中，以虛線圍成的區(qū)域為一個塊。讀出/寫入等的動作，對在多個塊中選擇的一個選擇塊進行。
[0100]圖5為示出圖1中的存儲器單元陣列1、位線控制電路2、數(shù)據(jù)輸入輸出控制電路3的構(gòu)成一例的電路圖。
[0101]如圖5所示，作為與數(shù)據(jù)輸入輸出緩沖器4進行數(shù)據(jù)收發(fā)的路徑的10，/10線對，經(jīng)過設(shè)置于數(shù)據(jù)輸入輸出控制電路3內(nèi)的多個數(shù)據(jù)高速緩存電路31與設(shè)置于位線控制電路2內(nèi)的多個檢測閂鎖電路32相連接。上述各數(shù)據(jù)高速緩存電路31及各檢測閂鎖電路32的構(gòu)成都包含輸入輸出結(jié)點交叉連接的各自2個反相器電路。更詳細說，各數(shù)據(jù)高速緩存電路31的構(gòu)成包括:由2個反相器電路組成的閂鎖電路33、連接到此閂鎖電路33的一方的數(shù)據(jù)存儲節(jié)點NI和1線之間的開關(guān)用的晶體管34、連接到上述閂鎖電路33的另一方的數(shù)據(jù)存儲節(jié)點N2和檢測閂鎖電路32之間的開關(guān)用的晶體管35、以及連接到上述數(shù)據(jù)存儲節(jié)點N2和檢測閂鎖電路32之間的開關(guān)用的晶體管36。
[0102]另外，各檢測閂鎖電路32的構(gòu)成包括由2個反相器電路組成的閂鎖電路37和一端連接到此閂鎖電路37的數(shù)據(jù)存儲節(jié)點N3的開關(guān)用的晶體管38。于是，在位線控制電路2內(nèi)在各個檢測閂鎖電路32的每一個中分別設(shè)置2個開關(guān)用的晶體管39、40。上述的一個晶體管39與上述晶體管38的另一端和存儲器單元陣列I內(nèi)的偶數(shù)列的任何一根位線之間相連接，另一個晶體管40與上述晶體管38的另一端和存儲器單元陣列I內(nèi)的奇數(shù)列的任何一根位線之間相連接。上述晶體管39、40以位線選擇信號BTLO或BTLl進行柵控。
[0103]就是說，10，/10線對只直接與數(shù)據(jù)高速緩存電路31相連接，此數(shù)據(jù)高速緩存電路31與檢測閂鎖電路32相連接。
[0104]另外，圖5中示出的是，存儲器單元陣列I具有33792根位線BLO?BL33791和1024個塊，即塊O?塊1023 (BlockO?Blockl023)，在行方向的兩側(cè)分別配置行譯碼器的示例。
[0105]在圖5的電路中，在奇數(shù)列、偶數(shù)列的2根位線和10，/10線對之間存在2種閂鎖電路，即I個檢測閂鎖電路32和I個數(shù)據(jù)高速緩存電路31。所以，在數(shù)據(jù)寫入動作及數(shù)據(jù)讀出動作時，可以只選擇與檢測閂鎖電路32相連接的2根位線中的I根，并只對與選擇的位線相連接的存儲器單元執(zhí)行數(shù)據(jù)寫入/讀出。
[0106]因為在數(shù)據(jù)寫入動作中使用的只是檢測閂鎖電路32，數(shù)據(jù)高速緩存電路31可以在獨立于數(shù)據(jù)寫入動作的動作中使用。例如，可以在下面進行的數(shù)據(jù)寫入動作中使用的寫入數(shù)據(jù)，即寫入到次頁的寫入數(shù)據(jù)的輸入動作中使用。
[0107]圖6為示出在利用圖5的電路的場合的數(shù)據(jù)寫入順序的一例的算法的示圖。
[0108]此算法示出在對多個頁的各頁順序進行數(shù)據(jù)寫入的數(shù)據(jù)寫入順序中，并行進行數(shù)據(jù)寫入動作和寫入到次頁的寫入數(shù)據(jù)輸入動作的情況。在最初的步驟中，進行對數(shù)據(jù)高速緩存電路31的寫入數(shù)據(jù)輸入動作(到數(shù)據(jù)高速緩存)，在下一個步驟中從數(shù)據(jù)高速緩存電路31進行從數(shù)據(jù)高速緩存電路31向檢測閂鎖電路32傳送寫入數(shù)據(jù)的動作(使用檢測閂鎖器)。另外，與此數(shù)據(jù)寫入動作并行進行將下面的寫入數(shù)據(jù)輸入到數(shù)據(jù)高速緩存電路31的動作(到數(shù)據(jù)高速緩存)。
[0109]下面，同樣地，將數(shù)據(jù)從數(shù)據(jù)高速緩存電路31傳送到檢測閂鎖電路32、進行數(shù)據(jù)寫入動作。
[0110]在圖6的算法中，從數(shù)據(jù)高速緩存電路31向檢測閂鎖電路32的數(shù)據(jù)傳送動作是必需的。不過，因為通常數(shù)據(jù)傳送動作所需要的時間與數(shù)據(jù)寫入動作(通常為大約200μ s)及寫入數(shù)據(jù)輸入動作(通常為數(shù)十?數(shù)百ys)相比較非常短，通常為大約2?3μ S，對整個順序所需的時間幾乎沒有影響。
[0111]下面，對圖6的算法相對于在現(xiàn)有例中示出的圖36的算法的有利之處，通過比較I頁的數(shù)據(jù)寫入動作所需時間進行說明。
[0112]利用圖6的算法對I頁的數(shù)據(jù)寫入動作所需時間是數(shù)據(jù)寫入動作和與此并行進行的寫入數(shù)據(jù)輸入動作之中的時間長的一方的動作所需時間與寫入數(shù)據(jù)傳送動作所需時間之和。與此相對，利用在現(xiàn)有例中示出的圖36的算法的I頁的數(shù)據(jù)寫入動作所需時間為數(shù)據(jù)寫入動作和寫入數(shù)據(jù)輸入動作所需時間之和。
[0113]如考慮到，通常數(shù)據(jù)寫入動作所需時間高達大約200 μ S，而寫入數(shù)據(jù)輸入動作所需時間為數(shù)十?數(shù)百μ s這一點，因為數(shù)據(jù)寫入動作和寫入數(shù)據(jù)輸入動作所需時間的數(shù)量級相同，在使用圖6的算法的場合，I頁寫入數(shù)據(jù)輸入動作所需時間大約為數(shù)百μ S。
[0114]與此相對，利用圖36的算法的I頁的數(shù)據(jù)寫入動作所需時間為數(shù)百μ s+數(shù)百μ s，使用圖6的算法的整個順序所需時間可大幅度地縮短。
[0115]圖7(a)?(f)為概略示出在利用圖6的算法的場合的圖5的電路的動作的示圖。
[0116]在圖7中，與寫入數(shù)據(jù)輸入動作并行進行的數(shù)據(jù)寫入動作以“后臺”(Background)表示，而數(shù)據(jù)寫入動作的單獨動作以“前臺”(Foreground)表示。另外，數(shù)據(jù)寫入動作表示為“數(shù)據(jù)編程” (Data Prog)，通過反復(fù)進行寫入存儲器單元數(shù)據(jù)寫入用的電壓施加動作“編程”(programming)和寫入檢驗動作“檢驗”(verificat1n)而執(zhí)行。
[0117]在數(shù)據(jù)寫入順序的最后頁的數(shù)據(jù)寫入動作中，因為必須輸入下一頁的寫入數(shù)據(jù)，圖6、圖7 —起都變?yōu)閿?shù)據(jù)寫入動作的單獨動作。所以，在對最終頁的數(shù)據(jù)寫入動作中，不需要后臺動作。就是說，因為不需要與其他動作并行動作，所以可使用前臺動作。
[0118]圖8為示出圖1的NAND單元型EEPROM形成的半導(dǎo)體芯片的數(shù)據(jù)寫入順序的控制方法的一例的示圖。另外，圖8中的Ta至Tf各個期間的動作，與圖7中的(a)?(f)相對應(yīng)。
[0119]作為用于實現(xiàn)寫入動作的控制方法，一般采用的順序為地址/數(shù)據(jù)輸入用命令(C0M1)輸入、進行數(shù)據(jù)寫入的地址輸入、寫入數(shù)據(jù)輸入、數(shù)據(jù)寫入動作開始命令的輸入、數(shù)據(jù)寫入動作開始，作為數(shù)據(jù)寫入動作開始命令，有兩種:前臺用，即可以和寫入數(shù)據(jù)輸入動作并行進行的數(shù)據(jù)寫入動作用的命令COM2和后臺用，即不可以和其他動作并行進行的數(shù)據(jù)寫入動作用的命令COM3。
[0120]在一方的數(shù)據(jù)寫入動作用的命令COM3的輸入時，表示芯片的動作狀態(tài)的“就緒”/ “忙”狀態(tài)的“忙”期間長，一直到與命令COM3的輸入相對應(yīng)地數(shù)據(jù)寫入動作結(jié)束為止“忙”狀態(tài)一直繼續(xù)。在此“就緒”/ “忙”狀態(tài)，根據(jù)圖1中的數(shù)據(jù)輸入輸出控制電路3的動作在R/B控制電路17中檢測，相應(yīng)于此檢測狀態(tài)生成“就緒”信號/ “忙”信號。
[0121]在另一方的數(shù)據(jù)寫入動作用的命令COM2的輸入時，表示芯片的動作狀態(tài)的“就緒”/ “忙”狀態(tài)的“忙”期間短，在馬上要輸入命令COM2之前輸入的寫入數(shù)據(jù)從數(shù)據(jù)高速緩存電路31傳送到檢測閂鎖電路32之后即刻從“忙”狀態(tài)返回到“就緒”信號/ “忙”狀態(tài)。
[0122]通常，作為數(shù)據(jù)寫入動作開始命令，通過在數(shù)據(jù)寫入順序中的最終頁以外使用命令COM2，可并行執(zhí)行數(shù)據(jù)寫入動作和寫入數(shù)據(jù)輸入動作而縮短所需時間，通過對最終頁使用命令COM3容易檢測順序的結(jié)束。就是說，采用通過檢查“就緒”/ “忙”狀態(tài)可以檢測的方法特別有效。
[0123]另外，圖8中示出的各個所需時間，作為輸入數(shù)據(jù)量I頁相當(dāng)于2112字節(jié)，數(shù)據(jù)輸入循環(huán)為50ns，從數(shù)據(jù)高速緩存電路31到檢測閂鎖電路32的數(shù)據(jù)傳送所需時間為3 μ S，數(shù)據(jù)寫入動作所需時間為200 μ S，示出的數(shù)據(jù)寫入順序為從頁I到頁N的場合。
[0124]另外，在圖8所示的方法中，如Tc及Td期間，在后臺的寫入動作執(zhí)行中，模擬輸出“忙”狀態(tài)。在此模擬“忙”狀態(tài)時，COMU COM2, COM3這樣的與寫入動作相關(guān)聯(lián)的命令以外的命令，特別是與其他動作，例如，數(shù)據(jù)讀出動作及數(shù)據(jù)刪除動作等相關(guān)聯(lián)的命令的輸入受到禁止。通常，關(guān)于此禁止命令的輸入，記載于在芯片的規(guī)格說明書中。
[0125]另外，芯片的設(shè)計考慮到在輸入上述禁止命令的場合，可以忽視該禁止命令繼續(xù)后臺動作，可以防止誤動作。
[0126]具體言之，有效命令、禁止命令或可忽視的命令可舉例如下。有效命令是C0M1、COM2、COM3等寫入系列命令，復(fù)位命令，輸出表示“就緒”/ “忙”狀態(tài)及成功/失敗狀態(tài)的信號的命令。禁止命令或可忽視命令是上述有效命令以外的命令，例如，讀出系列命令，刪除系列命令。
[0127]像芯片ID輸出用命令等那樣，屬于上述有效命令、禁止命令的任何一個也沒有問題，但這些一般列入到禁止命令方面，具有可以使電路簡易的優(yōu)點。
[0128]另外，在上述第I【具體實施方式】中，是利用圖5的電路構(gòu)成例進行說明的，但本發(fā)明不限于本例，可以有各種改變。
[0129]圖9為示出【具體實施方式】I的存儲器單元陣列1、位線控制電路2及數(shù)據(jù)輸入輸出控制電路3的變形例I的構(gòu)成的電路圖。
[0130]如圖9所示，在將存儲器單元陣列I在字線的延長方向上在一半處分割而成為2個存儲器單元陣列1-1、1_2，使I個塊在2個存儲器單元陣列1-1、1_2中各配置半個的場合，本發(fā)明當(dāng)然也是有效的。
[0131]在圖9的構(gòu)成中，在將I頁的存儲器單元在2個存儲器單元陣列1-1、1-2中各配置半個，對配置于左右存儲器單元陣列中的I頁的存儲器單元以上述方式執(zhí)行動作的場合，本發(fā)明也是有效的。
[0132]圖10為示出【具體實施方式】I的存儲器單元陣列1、位線控制電路2及數(shù)據(jù)輸入輸出控制電路3的變形例2的構(gòu)成的電路圖。
[0133]如圖10所示，在將存儲器單元陣列I在字線的延長方向上在一半處分割而成為2個存儲器單元陣列1-1、1-2，并且使I個塊只配置于單個存儲器單元陣列1-1或1-2中的場合，本發(fā)明當(dāng)然也是有效的。
[0134]在圖10的場合，在左右存儲器單元陣列內(nèi)分別選擇不同的I頁合計選擇2頁執(zhí)行上述的動作的場合，本發(fā)明也是有效的。在此場合，對不同塊內(nèi)的2頁的存儲器單元可同時進行數(shù)據(jù)寫入。
[0135]另外，在存儲器單元陣列不是分割成為2個而是3個以上的場合，也可以實現(xiàn)與上述同樣的動作，本發(fā)明當(dāng)然有效。
[0136]下面對本發(fā)明的數(shù)據(jù)寫入的控制方式和現(xiàn)有的數(shù)據(jù)寫入的控制方式進行比較。
[0137]圖11(a)示出現(xiàn)有的數(shù)據(jù)寫入控制方式的概略，圖11(b)示出圖8所示的數(shù)據(jù)寫入的控制方式的概略。
[0138]在圖11(a)所示的現(xiàn)有方式中，對整頁數(shù)據(jù)寫入動作可以以前臺動作進行，而在圖11(b)所示的本例方式中，對最終頁以外的頁可以以后臺動作進行。
[0139]圖12示出本發(fā)明的數(shù)據(jù)寫入順序的控制方法的概略。
[0140]這是對整頁數(shù)據(jù)寫入動作以前臺動作進行的控制方式，在此場合本發(fā)明也有效。
[0141]圖13(a)至圖13(d)及圖14(a)、(b)為示出使用圖11(b)的控制方式的場合的數(shù)據(jù)寫入動作時的“忙”信號的輸出例。另外，在圖中的命令輸入的記述部分中，地址/數(shù)據(jù)輸入的表示省略，實際上這些輸入是自不待言的。
[0142]圖13(a)至圖13(d)及圖14(a)、(b)中的信號高速緩存-R/B (Cache-R/B)與上述的“就緒”/ “忙”狀態(tài)，例如，圖8中的“就緒”/ “忙”狀態(tài)相當(dāng)，通常，與從圖1中的I/O焊盤1/0-1至1/0-8中的某一個輸出的芯片的“就緒”/ “忙”狀態(tài)一致。另一方面，信號真-R/B (True-R/B)表示也包含后臺動作的芯片中的動作，后臺動作中永遠是變成為“忙”狀態(tài)的信號。
[0143]圖13(a)是單獨實行現(xiàn)有的數(shù)據(jù)寫入動作的場合，相當(dāng)于前臺動作。在此場合，在數(shù)據(jù)寫入動作期間tPROG中，2種信號高速緩存-R/B與真-R/B —致。
[0144]圖13(b)、(d)，表示出在數(shù)據(jù)寫入動作連續(xù)進行2次時，在第I次動作結(jié)束后第2次動作開始命令輸入的場合的數(shù)據(jù)寫入動作期間tPROG及“忙”信號的狀態(tài)。
[0145]另外，圖13 (C)、圖14(a)，表示出在數(shù)據(jù)寫入動作連續(xù)進行2次時，在第I次動作中第2次動作開始命令輸入的場合的數(shù)據(jù)寫入動作期間tPROG及“忙”信號的狀態(tài)。
[0146]另外，圖14(b)，表示出在數(shù)據(jù)寫入動作以外的動作產(chǎn)生的“忙”信號的輸出動作結(jié)束后數(shù)據(jù)寫入動作開始命令輸入的場合的動作期間tPROG及“忙”信號的狀態(tài)。
[0147]可以看到，如圖13(b)至圖13(d)及圖14(a)、(b)所示，在與后臺動作有關(guān)系的場合，根據(jù)動作開始命令的輸入定時“就緒” / “忙”狀態(tài)可以有種種的變化。
[0148]通常，在某一動作結(jié)束后調(diào)查成功/失敗狀態(tài)中，通過將芯片狀態(tài)輸出命令COMS輸入到I/o焊盤1/0-1?1/0-8進行。從I/O焊盤1/0-1?1/0-8輸入的芯片狀態(tài)輸出命令C0MS，經(jīng)圖1中的數(shù)據(jù)輸入輸出緩沖器4送到命令譯碼器13，在此處生成用來輸出成功/失敗狀態(tài)而使用的控制信號。
[0149]另一方面，如前所述，在數(shù)據(jù)寫入動作結(jié)束后，在成功/失敗保持電路15中保持寫入是否正常完成的成功/失敗狀態(tài)。為了調(diào)查此成功/失敗狀態(tài)，在I/o焊盤1/0-1?I/0-8中輸入芯片狀態(tài)輸出命令C0MS。據(jù)此，保持于成功/失敗保持電路15中的數(shù)據(jù)經(jīng)過數(shù)據(jù)輸入輸出緩沖器4輸出到I/O焊盤1/0-1?1/0-8。
[0150]—般，在輸入芯片狀態(tài)輸出命令COMS之后,輸出包含成功/失敗狀態(tài)的芯片狀態(tài)的狀態(tài)的動作，稱為狀態(tài)讀。
[0151]圖15(a)至圖15(c)及圖16(a)至圖16(c)為示出在寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結(jié)果的定時依賴關(guān)系的一例的示圖。
[0152]圖17(a)至圖17(c)及圖18(a)、(b)為示出在寫入動作以外的動作和寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結(jié)果的定時依賴關(guān)系的一例的示圖。
[0153]在圖15至圖18中，“Al-狀態(tài)”(A1-Status)的標(biāo)記，表示對Al期間的動作(Al動作)的成功/失敗狀態(tài)。同樣，“A2-狀態(tài)”、“B1-狀態(tài)”、“B2-狀態(tài)”、...等也相對應(yīng)地表示A2動作、BI動作、B2動作、...的成功/失敗狀態(tài)。
[0154]如圖15(a)至圖15(c)及圖16(a)至圖16(c)所示，在考慮包含后臺動作的場合的成功/失敗輸出的場合，明確由狀態(tài)讀輸出的成功/失敗對應(yīng)什么數(shù)據(jù)寫入動作，即對應(yīng)對什么頁的寫入動作這一點非常重要。如這一點明確地可以發(fā)生，萬一在寫入出現(xiàn)不良的場合，就可以確定包含不良數(shù)據(jù)的頁。
[0155]為了明確這種成功/失敗和頁的對應(yīng)，如圖15(a)至圖15(c)及圖16(a)至圖16(c)詳細地示出的，在寫入動作連續(xù)的場合，對過去2次的寫入動作的成功/失敗同時或順序輸出。就是說，如圖所示，在芯片狀態(tài)輸出命令COMS輸入之后，從2個I/O焊盤1/0-1、1/0-2輸出與成功/失敗狀態(tài)相對應(yīng)的信號。另外，“無效”(invalid)是不反映成功/失敗狀態(tài)的無意義的數(shù)據(jù)。
[0156]圖19(a)示出在【具體實施方式】I的狀態(tài)讀時，從8個I/O焊盤1/0-1?1/0-8輸出的數(shù)據(jù)輸出內(nèi)容的一例。
[0157]從I/O焊盤1/0-1，輸出馬上要進行的動作的芯片狀態(tài)(Chip Status-ΙΙ)。從I/O焊盤1/0-2輸出在寫入動作連續(xù)的場合中與緊前面I個寫入啟動命令相對應(yīng)的芯片狀態(tài)(Chip Status-1I)。各個芯片狀態(tài)，在成功的場合為“0”，而在失敗的場合為“I”。
[0158]另外，在采用圖15(a)至圖15(c)及圖16(a)至圖16(c)的方式的場合，因為在高速緩存-R/B和真-R/B的定時順序中成功/失敗的狀態(tài)內(nèi)容改變，在狀態(tài)讀的輸出數(shù)據(jù)中，最好也包含高速緩存-R/B、真-R/B。在此場合，變?yōu)閳D19(b)的輸出。在上述狀態(tài)讀中，在輸入命令COMS后，輸出成功/失敗狀態(tài)及“就緒” / “忙”狀態(tài)。
[0159]圖20(a)至圖20(c)及圖21(a)至圖21(f)示出在【具體實施方式】I的狀態(tài)讀時、輸出連續(xù)的2次寫入動作的成功/失敗的狀態(tài)的累積結(jié)果的成功/失敗的狀態(tài)的場合的實施例。
[0160]圖20 (a)的所謂“ (A1+A2)-狀態(tài)”，表示Al和A2的動作的成功/失敗的狀態(tài)的累積結(jié)果，即表示如在Al、A2某一動作中出現(xiàn)失敗，維持失敗狀態(tài)原樣的狀態(tài)。
[0161]在實際的動作中，連續(xù)數(shù)頁至數(shù)十頁的數(shù)據(jù)寫入的場合很多，在此場合，輸出累積數(shù)頁至數(shù)十頁的寫入動作的成功/失敗的狀態(tài)的累積狀態(tài)。
[0162]對于此累積狀態(tài)，如存在可以以通常的復(fù)位命令復(fù)位的方式，也存在只利用累積狀態(tài)的專用復(fù)位命令可以復(fù)位的方式。
[0163]如也存在從復(fù)位后馬上的動作到最后的動作為止的累積成功/失敗的狀態(tài)的方式作為累積狀態(tài)，也存在只對于某一特定動作或命令，例如，寫入動作及寫入系列命令累積成功/失敗的狀態(tài)的方式。
[0164]圖19(c)，示出包含上述的累積狀態(tài)的輸出的狀態(tài)讀時的數(shù)據(jù)輸出的一例。在此場合，從I/O焊盤1/0-3輸出與累積狀態(tài)(累積芯片狀態(tài))相應(yīng)的數(shù)據(jù)信號。
[0165]圖19(d)，示出不包含成功/失敗的狀態(tài)讀時的數(shù)據(jù)輸出的一例。
[0166]就是說，在上述【具體實施方式】中I的NAND單元型EEPROM中，在動作結(jié)束后，動作的成功/失敗結(jié)果保持于芯片內(nèi)的第I動作及第2動作連續(xù)進行時，兩者的成功/失敗結(jié)果可以輸出到半導(dǎo)體芯片之外，可提高在芯片外的控制上的便利性。
[0167]另外，上述NAND單元型EEPR0M，可以并行執(zhí)行第I動作，例如，數(shù)據(jù)寫入動作，和第2動作，例如，寫入數(shù)據(jù)輸入動作，具有向半導(dǎo)體芯片外輸出表示第I動作是否在執(zhí)行中的數(shù)據(jù)，例如，真-R/B，和第2動作是否可以在第I動作中執(zhí)行的數(shù)據(jù)，例如，高速緩存-R/B這兩者的動作。
[0168]因此，可以在數(shù)據(jù)寫入動作中并行地進行寫入數(shù)據(jù)輸入動作。據(jù)此，整個數(shù)據(jù)寫入順序所需時間由寫入數(shù)據(jù)輸入動作所需時間和數(shù)據(jù)寫入動作所需時間中的某一個時間長的一方?jīng)Q定，時間短的一方所需時間對順序所需時間沒有影響。因此，整個數(shù)據(jù)寫入順序所需時間可以縮短，可以實現(xiàn)高速數(shù)據(jù)寫入功能。
[0169]另外，如上所述，具備在動作結(jié)束后，將動作的成功/失敗結(jié)果保持于芯片內(nèi)的第I動作及第2動作，為了在第I動作及第2動作連續(xù)進行時，在第I及第2動作結(jié)束后，將第I動作的成功/失敗結(jié)果和第2動作的成功/失敗結(jié)果兩者都輸出到半導(dǎo)體芯片外的動作以半導(dǎo)體集成電路實現(xiàn)，最好基本上具備如下的構(gòu)成要件。
[0170]就是說，其構(gòu)成最好包括:判定集成電路內(nèi)部電路的即將進行的動作的結(jié)果并生成成功/失敗信號的成功/失敗判定電路(成功/失敗判定電路14);將此成功/失敗信號作為輸入，并將集成電路內(nèi)部電路的連續(xù)進行的第I動作及第2動作的各個成功/失敗結(jié)果分別保持的成功/失敗保持電路(成功/失敗保持電路15)；以及在第I動作和第2動作連續(xù)進行的場合，將保持于成功/失敗保持電路中的2個動作的各個成功/失敗結(jié)果輸出到半導(dǎo)體芯片外的輸出電路(數(shù)據(jù)輸入輸出緩沖器4)。
[0171]此外，通過設(shè)置將上述連續(xù)的第I動作及第2動作各自的成功/失敗結(jié)果累積保持的累積結(jié)果保持電路，將保持于此累積結(jié)果保持電路中的上述2個動作的累積結(jié)果及/或保持于上述成功/失敗保持電路中的2個動作的各自的成功/失敗結(jié)果由上述輸出電路輸出到半導(dǎo)體芯片外。
[0172]圖22為示出具備上述累積結(jié)果保持電路的本發(fā)明的【具體實施方式】2的NAND單元型EEPROM的整體概略構(gòu)成的框圖。
[0173]在此EEPROM中，對圖1的EEPROM新增了累積結(jié)果保持電路17。此累積結(jié)果保持電路17，與成功/失敗判定電路14和數(shù)據(jù)輸入輸出緩沖器4相連接。累積結(jié)果保持電路17，接受在成功/失敗判定電路14中生成的多個動作的成功/失敗結(jié)果，將這些多個成功/失敗結(jié)果累積。此累積結(jié)果，發(fā)送到數(shù)據(jù)輸入輸出緩沖器4，如圖19所示，之后，從I/O焊盤1/0-3輸出到芯片的外部。
[0174]此外，如果設(shè)置將從上述累積結(jié)果保持電路17輸出的多個累積成功/失敗結(jié)果分別進行保持的累積數(shù)據(jù)保持電路，則可以將保持于此累積數(shù)據(jù)保持電路中的累積數(shù)據(jù)及/或保持于上述成功/失敗保持電路中的2個動作各自的成功/失敗結(jié)果由輸出電路輸出到半導(dǎo)體芯片外部。
[0175]圖23為示出具備上述累積結(jié)果保持電路的本發(fā)明的【具體實施方式】3的NAND單元型EEPROM的整體概略構(gòu)成的框圖。
[0176]在此EEPROM中，對圖2的EEPROM新增了累積結(jié)果保持電路18。此累積結(jié)果保持電路18，與累積結(jié)果保持電路17和數(shù)據(jù)輸入輸出緩沖器4相連接。累積結(jié)果保持電路18，分別保持從累積結(jié)果保持電路17輸出的多個累積成功/失敗結(jié)果。在此累積結(jié)果保持電路18中保持的累積成功/失敗結(jié)果發(fā)送到數(shù)據(jù)輸入輸出緩沖器4。之后，從I/O焊盤I/0-1?1/0-8的任何一個之中輸出到芯片的外部。
[0177]在上述各【具體實施方式】中，是以在數(shù)據(jù)寫入動作中，以利用后臺動作的場合為例進行說明的，在其他場合，例如，在將后臺動作應(yīng)用于數(shù)據(jù)讀出動作的場合，本發(fā)明也有效。
[0178]圖24為示出在將本發(fā)明應(yīng)用于圖5的電路的數(shù)據(jù)讀出動作的場合的數(shù)據(jù)讀出順序的實施例的算法的示圖。
[0179]圖25為概略示出在將本發(fā)明應(yīng)用于圖5的電路的數(shù)據(jù)讀出動作的場合的數(shù)據(jù)讀出順序的算法的示圖。
[0180]此處，在對多個頁連續(xù)進行數(shù)據(jù)讀出的場合，并行執(zhí)行單元數(shù)據(jù)讀出動作和讀出數(shù)據(jù)輸出動作。
[0181]這樣一來，因為第2頁以后的單元數(shù)據(jù)讀出動作和數(shù)據(jù)輸出動作并行執(zhí)行，整個順序所需時間由單元數(shù)據(jù)讀出動作和數(shù)據(jù)輸出動作中所需時間長的一方的動作所需時間決定，所需時間短的一方的動作所需時間沒有影響。
[0182]就是說，在圖24的各動作中，讀出數(shù)據(jù)傳送所需時間大約為2?3 μ S，單元數(shù)據(jù)讀出動作所需時間大約為25?50 μ S，讀出數(shù)據(jù)輸出動作所需時間大約為25?100 μ S，讀出數(shù)據(jù)傳送所需時間與其他相比極短。所以，數(shù)據(jù)讀出順序所需時間由單元數(shù)據(jù)讀出動作和讀出數(shù)據(jù)輸出動作支配。
[0183]與此相對，在圖37所示的上述現(xiàn)有例的算法中，由單元數(shù)據(jù)讀出動作和讀出數(shù)據(jù)輸出動作兩者所需時間的和決定整個順序的所需時間。所以，圖24的算法的一方可實現(xiàn)較之圖37所示的現(xiàn)有例的算法更高速的數(shù)據(jù)讀出順序。
[0184]圖25(a)至圖25(f)為概略示出在采用圖24的算法的場合的圖5的電路的數(shù)據(jù)讀出動作的示圖。
[0185]圖26(a)概略示出現(xiàn)有的數(shù)據(jù)讀出動作的各種控制方法，在前臺進行整頁數(shù)據(jù)讀出動作。
[0186]圖26(b)概略示出圖25所示的數(shù)據(jù)讀出動作的控制方式。圖26(b)中的①?⑥期間的動作，與圖25(a)至圖25(f)的動作相對應(yīng)。
[0187]從圖25及圖26(b)可知，第I頁的數(shù)據(jù)讀出動作(圖中的①的期間)，使用與現(xiàn)有的數(shù)據(jù)讀出動作同樣的控制方式，即使用同樣的命令COM4、C0M5，其動作是前臺動作。
[0188]在圖26(b)中的命令C0M6的輸入以后的動作(圖中的②?⑥的期間)中，單元數(shù)據(jù)讀出動作是后臺動作，與讀出數(shù)據(jù)輸出動作并行執(zhí)行。
[0189]后臺讀出動作的開始命令是命令C0M6，此命令輸入后，首先，在輸出“忙”狀態(tài)進行讀出數(shù)據(jù)傳送之后，與開始次頁的單元數(shù)據(jù)讀出動作的同時輸出“就緒”狀態(tài)。
[0190]讀出數(shù)據(jù)輸出是從O列開始順序進行，在想要指定特定的列地址的場合，如圖26 (c)所示，通過在命令C0M8和C0M9之間輸入列地址，可以在讀出數(shù)據(jù)輸出動作中，指定特定的列地址。
[0191]對于數(shù)據(jù)讀出順序的最終頁，在最終頁數(shù)據(jù)輸出時不需要讀出次頁的單元數(shù)據(jù)，所以采用不伴隨單元數(shù)據(jù)讀出動作的讀出數(shù)據(jù)傳送專用命令C0M7是有效的。因為通過采用此命令C0M7使多余的單元數(shù)據(jù)讀出動作取消，動作所需時間，即“忙”狀態(tài)時間可以縮短。
[0192]圖27 (a)至圖27(d)及圖28(a)、(b)示出使用圖26(b)的控制方式的場合的數(shù)據(jù)讀出動作的“就緒”/ “忙”狀態(tài)的詳情。另外，在圖中的命令輸入的標(biāo)記部分中，地址/數(shù)據(jù)輸入的記載省略，實際上這些當(dāng)然要輸入。
[0193]圖27(a)至圖27 (d)及圖28 (a)、(b)中的信號高速緩存-R/B相當(dāng)于上述“就緒，，/ “忙”狀態(tài)，例如，圖26(b)中的“就緒”/ “忙”狀態(tài)，通常，與從圖1中的I/O焊盤I/0-1至1/0-8的任何一個輸出的芯片的一致。另一方面，信號真-R/B表示也包含后臺動作的芯片中的動作狀態(tài)，后臺動作中經(jīng)常是表示“忙”狀態(tài)的信號。
[0194]因為對于數(shù)據(jù)讀出，通常，不輸出成功/失敗狀態(tài)，此場合的狀態(tài)讀時的數(shù)據(jù)輸出如圖19(d)所示。
[0195]在圖27 (a)中的LI期間，是單獨執(zhí)行數(shù)據(jù)讀出動作的場合，相當(dāng)于前臺動作，在此場合中，信號高速緩存-R/B和信號真-R/B的狀態(tài)一致。
[0196]圖27(b)、(d)及圖28(a)，表示在數(shù)據(jù)讀出動作連續(xù)進行2次時，在第I次的動作結(jié)束后輸入第2次的動作開始命令的場合的讀出動作期間及“忙”信號的狀態(tài)。
[0197]另外，圖27 (C)及圖28 (b)，表示在數(shù)據(jù)讀出動作連續(xù)進行2次時，在第I次的動作中輸入第2次的動作開始命令的場合的讀出動作期間及“忙”信號的狀態(tài)。
[0198]可以看到，如圖27(a)至圖27(d)及圖28(a)、(b)所示，在與后臺動作有關(guān)系的場合，根據(jù)動作開始命令的輸入定時，“就緒”/ “忙”狀態(tài)可以有種種的變化。
[0199]數(shù)據(jù)讀出時的后臺動作中(高速緩存-R/B為“就緒”狀態(tài)，真-R/B為“忙”狀態(tài))時的有效命令及禁止命令，或可忽視命令如下。就是說，有效命令是C0M6、C0M7、C0M8、C0M9等讀出系列命令，復(fù)位命令，輸出表示“就緒”/ “忙”狀態(tài)及成功/失敗狀態(tài)的信號的命令。另外，禁止命令或可忽視命令是上述有效命令以外的命令，例如，寫入系列命令，刪除系列命令等。
[0200]也有像芯片ID輸出用命令這樣，屬于上述有效命令、禁止命令任何一個也沒有問題的場合，但這些一般列入到禁止命令方面，具有可以使電路簡易的優(yōu)點。
[0201]圖29(a)、(b)為示出歸納本發(fā)明的NAND單元型EEPROM的后臺動作中的有效命令/禁止命令的示圖。
[0202]如圖29 (a)所示，在數(shù)據(jù)寫入動作時，在信號高速緩存-R/B從“忙”狀態(tài)切換為“就緒”狀態(tài)之后，信號真-R/B從“忙”狀態(tài)一直到切換為“就緒”狀態(tài)為止的期間T中有效命令是C0M6、C0M7、C0M8、C0M9等讀出系列命令，狀態(tài)讀命令COMS、復(fù)位命令等，其他命令是禁止或可忽視命令。
[0203]在圖29(b)的動作中，在讀出最終頁的數(shù)據(jù)的場合，因為不存在次頁，即使是連續(xù)輸入讀出系列命令C0M6，數(shù)據(jù)讀出動作對最終頁一次足夠。
[0204]因此，在對最終頁連續(xù)輸入讀出系列命令C0M6的場合，對第2次以后的命令C0M6的輸入，省略數(shù)據(jù)讀出動作，并且“忙”狀態(tài)的輸出只是短時間，例如，大約2?3μ S，或是可以采用只進行讀出數(shù)據(jù)傳送動作的方式。在此場合，因為省略數(shù)據(jù)讀出動作，可實現(xiàn)動作時間即“忙”期間的縮短。
[0205]另外，本發(fā)明不限定于上述各實施方式，可以有各種改變。
[0206]例如，在上述各實施方式中，是以在NAND單元內(nèi)串聯(lián)的存儲器單元的數(shù)目為8個的場合為例進行說明的，在其他的場合，例如，在NAND單元內(nèi)存儲器單元的數(shù)目為1、2、4、16、32、64的場合等當(dāng)然本發(fā)明也同樣有效。
[0207]另外，在上述【具體實施方式】中，是以NAND單元型EEPROM為例對本發(fā)明進行說明的，但本發(fā)明不限定于上述個【具體實施方式】，在其他器件中，例如，NOR單元型EEPR0M、DINOR單元EEPROM、AND單元型EEPROM、帶有選擇晶體管的NOR單元型EEPROM等之中也可以實施。
[0208]例如，NOR單元型EEPROM的存儲器單元陣列的等效電路示于圖30，DINOR單元EEPROM的存儲器單元陣列的等效電路示于圖31，AND單元型EEPROM的存儲器單元陣列的等效電路示于圖32，帶有選擇晶體管的NOR單元型EEPROM的存儲器單元陣列的等效電路示于圖33及圖34。
[0209]另外，關(guān)于DINOR單元EEPROM的詳細情況和關(guān)于AND單元型EEPROM的詳細情況已知分別公開于“H.0noda et al., IEDM Tech.Digest, 1992，pp.599-602”中和“H.Kume etal., IEDM Tech.Digest, 1922, pp.991-993” 中。
[0210]另外，在上述實施方式中，是以具有電可改寫的非易失性存儲器單元的陣列的半導(dǎo)體存儲裝置為例對本發(fā)明進行說明的，但本發(fā)明也可應(yīng)用于其他的半導(dǎo)體存儲裝置，并且也可應(yīng)用于其他的半導(dǎo)體集成電路。
[0211]以上利用【具體實施方式】對本發(fā)明進行了說明，但本發(fā)明在不脫離其要旨的范圍內(nèi)可以有種種改變。
[0212]如上所述，根據(jù)本發(fā)明的半導(dǎo)體集成電路，在動作結(jié)束后在動作的成功/失敗結(jié)果保持于芯片內(nèi)第I動作和第2動作連續(xù)進行時，可以將兩者的成功/失敗結(jié)果輸出，可以提高半導(dǎo)體集成電路外的控制上的便利性。
[0213]另外，可以在數(shù)據(jù)寫入動作中并行進行寫入數(shù)據(jù)輸入動作，可縮短整個數(shù)據(jù)寫入順序所需時間，可以實現(xiàn)具有高速數(shù)據(jù)寫入功能的半導(dǎo)體存儲裝置。
[0214]另外，可以在數(shù)據(jù)讀出動作中并行進行讀出數(shù)據(jù)輸出動作，可縮短整個數(shù)據(jù)讀出順序所需時間，可以實現(xiàn)具有高速數(shù)據(jù)讀出功能的半導(dǎo)體存儲裝置。
【權(quán)利要求】
1.一種半導(dǎo)體存儲裝置，其特征在于， 具備: 設(shè)置有多個存儲器的存儲器陣列； 閂鎖電路，連接到上述存儲器陣列，執(zhí)行第I動作；以及 數(shù)據(jù)高速緩存電路，連接到上述閂鎖電路，執(zhí)行第2動作， 其中， 上述第I動作和上述第2動作能夠并行執(zhí)行；且 將表示上述第I動作是否在執(zhí)行中的第I就緒/忙信息及表示上述第2動作是否能夠執(zhí)行的第2就緒/忙信息這兩者同時向半導(dǎo)體存儲裝置外部輸出， 使用上述閂鎖電路執(zhí)行上述第I動作，使用上述數(shù)據(jù)高速緩存電路執(zhí)行上述第2動作，上述第I動作是數(shù)據(jù)讀出動作，上述第2動作是向半導(dǎo)體存儲裝置外部輸出數(shù)據(jù)的動作。
2.—種半導(dǎo)體存儲裝置，其特征在于: 具備: 設(shè)置有多個存儲器的存儲器陣列； 閂鎖電路，連接到上述存儲器陣列，執(zhí)行第I動作；以及 數(shù)據(jù)高速緩存電路，連接到上述閂鎖電路，執(zhí)行第2動作， 其中， 上述第I動作和上述第2動作能夠并行執(zhí)行；且 將表示上述第I動作是否在執(zhí)行中的第I就緒/忙信息及表示上述第2動作是否能夠執(zhí)行的第2就緒/忙信息這兩者同時向半導(dǎo)體存儲裝置外部輸出， 使用上述閂鎖電路執(zhí)行上述第I動作，使用上述數(shù)據(jù)高速緩存電路執(zhí)行上述第2動作，上述第I動作是數(shù)據(jù)寫入動作，上述第2動作是從半導(dǎo)體存儲裝置外部輸入數(shù)據(jù)的動作。
3.如權(quán)利要求1或2的半導(dǎo)體存儲裝置，其特征在于:上述第I動作是上述閂鎖電路的閂鎖動作，而上述第2動作是在半導(dǎo)體存儲裝置內(nèi)部的上述數(shù)據(jù)高速緩存電路和半導(dǎo)體存儲裝置外部之間傳送數(shù)據(jù)的動作。
4.如權(quán)利要求1的半導(dǎo)體存儲裝置，其特征在于:上述第1、第2動作是在具有包含非易失性存儲器單元的存儲器單元陣列的半導(dǎo)體存儲電路中進行的。
5.如權(quán)利要求2的半導(dǎo)體存儲裝置，其特征在于:上述第1、第2動作是在具有包含非易失性存儲器單元的存儲器單元陣列的半導(dǎo)體存儲電路中進行的。
6.如權(quán)利要求4或5的半導(dǎo)體存儲裝置，其特征在于:上述存儲器單元陣列包含行列狀配置的多個NAND型單元。
7.如權(quán)利要求5的半導(dǎo)體存儲裝置，其特征在于:上述第1、第2動作是包含在上述存儲器單元陣列的針對多個頁順序地進行數(shù)據(jù)寫入的數(shù)據(jù)寫入順序中的動作。
8.如權(quán)利要求7的半導(dǎo)體存儲裝置，其特征在于:在上述數(shù)據(jù)寫入順序中的針對最終頁的數(shù)據(jù)寫入動作時，執(zhí)行上述第I動作，并且不執(zhí)行上述第2動作。
9.如權(quán)利要求2的半導(dǎo)體存儲裝置，其特征在于: 上述第I動作、上述第2動作在具有包含非易失性存儲器單元的存儲器單元陣列的半導(dǎo)體存儲電路中進行，上述數(shù)據(jù)寫入動作是反復(fù)進行對上述存儲器單元施加數(shù)據(jù)寫入用電壓的動作、和從被施加了上述數(shù)據(jù)寫入用電壓的上述存儲器單元讀出數(shù)據(jù)并進行驗證的檢驗動作的動作。
10.如權(quán)利要求2的半導(dǎo)體存儲裝置，其特征在于， 在上述數(shù)據(jù)寫入動作中: 輸入用來輸入地址及數(shù)據(jù)的命令； 輸入進行數(shù)據(jù)寫入的地址； 輸入寫入數(shù)據(jù)， 通過輸入數(shù)據(jù)寫入動作開始用命令而開始上述數(shù)據(jù)寫入動作， 其中，作為上述數(shù)據(jù)寫入動作開始用命令，輸入指定與寫入數(shù)據(jù)輸入動作并行地進行的數(shù)據(jù)寫入動作的命令。
【文檔編號】G11C16/10GK104200839SQ201410339870
【公開日】2014年12月10日 申請日期:2002年12月19日 優(yōu)先權(quán)日:2001年12月19日
【發(fā)明者】中村寬, 今宮賢一, 山村俊雄, 細野浩司, 河合礦一 申請人:株式會社東芝