電壓產(chǎn)生電路和存儲器的制造方法
【專利摘要】一種電壓產(chǎn)生電路和存儲器，在電壓產(chǎn)生電路中，所述第一NMOS管和第一PMOS管并聯(lián)，第一PMOS管的第一端并適于輸入第一電壓信號，所述第一PMOS管的第二端適于輸出第二電壓信號，所述第一NMOS管的第三端適于輸入第三電壓信號，所述第一PMOS管的第三端適于輸入第四電壓信號；所述第二PMOS管和第二NMOS管串聯(lián)，所述控制單元適于控制所述第二PMOS管處于導(dǎo)通狀態(tài)且所述第二NMOS管處于截止?fàn)顟B(tài)，或者控制所述第二PMOS管處于截止?fàn)顟B(tài)并輸出控制信號至所述第二NMOS管的第三端，所述控制信號為脈沖信號，所述脈沖信號的占空比小于50％。
【專利說明】電壓產(chǎn)生電路和存儲器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電壓產(chǎn)生電路和存儲器。

【背景技術(shù)】
[0002]斜坡信號控制電路被廣泛的應(yīng)用于FLASH存儲器電路，以控制擦除電壓緩慢上升?，F(xiàn)有技術(shù)存在一種利用NMOS管的斜坡信號控制電路。在NMOS管的柵極施加斜坡信號，NMOS管的源極和漏極中的一端連接電荷泵輸出的電壓，另一端輸出的信號可以隨所述斜坡信號變化。但是，由于使用NMOS管傳輸信號，其輸出信號的電壓值無法達(dá)到與電荷泵輸出的電壓值相等，輸出信號最終穩(wěn)定在與電荷泵輸出的電壓相差一個NMOS管閾值電壓，這種情況影響了存儲器擦除電壓的準(zhǔn)確性。


【發(fā)明內(nèi)容】

[0003]本發(fā)明解決的問題是現(xiàn)有用于存儲器的擦除電壓準(zhǔn)確性差。
[0004]為解決上述問題，本發(fā)明提供一種電壓產(chǎn)生電路，包括:第一 NMOS管、第二 NMOS管、第一 PMOS管、第二 PMOS管、控制單元和第一電容；
[0005]所述第一 NMOS管的第一端連接所述第一 PMOS管的第一端并適于輸入第一電壓信號，所述第一 NMOS管的第二端連接所述第一 PMOS管的第二端并適于輸出第二電壓信號，所述第一 NMOS管的第三端適于輸入第三電壓信號，所述第一 PMOS管的第三端適于輸入第四電壓信號；
[0006]所述第二 PMOS管的第一端適于輸入所述第一電壓信號，所述第二 PMOS管的第二端連接所述第二 NMOS管的第一端和第一電容的一端并適于輸出所述第四電壓信號；
[0007]所述第二 NMOS管的第二端和所述第一電容的另一端均接地；
[0008]所述控制單元適于在所述第二電壓信號的電壓值小于電壓閾值時，控制所述第二PMOS管處于導(dǎo)通狀態(tài)且所述第二 NMOS管處于截止?fàn)顟B(tài)；在所述第二電壓信號的電壓值大于或等于所述電壓閾值時，控制所述第二 PMOS管處于截止?fàn)顟B(tài)并輸出控制信號至所述第二 NMOS管的第三端，所述控制信號為脈沖信號，所述脈沖信號的占空比小于50%，所述脈沖信號的脈沖幅度與所述第一電壓信號的電壓值相等；
[0009]所述第一端和第二端中的一個為源極、另一個為漏極，所述第三端為柵極。
[0010]可選的，所述第三電壓信號包括斜坡信號。
[0011]可選的，所述控制單元包括:比較單元、脈沖產(chǎn)生單元和與門電路；
[0012]所述比較單元適于在所述第二電壓信號的電壓值小于所述電壓閾值時輸出第一低電平信號至第二 PMOS管的第三端，在所述第二電壓信號的電壓值大于或等于所述電壓閾值時輸出第一高電平信號至第二 PMOS管的第三端，所述第一高電平信號的電壓值與所述第一電壓信號的電壓值相等；
[0013]所述脈沖產(chǎn)生單元適于產(chǎn)生所述脈沖信號；
[0014]所述與門電路適于在所述比較單元輸出第一低電平信號時，將所述第一低電平信號與所述脈沖信號及進(jìn)行與運(yùn)算處理并將所述運(yùn)算結(jié)果輸出至所述第二 NMOS管的第三端；在所述比較單元輸出第一高電平信號時，將所述第一高電平信號與所述脈沖信號及進(jìn)行與運(yùn)算處理并將所述運(yùn)算結(jié)果輸出至所述第二 NMOS管的第三端。
[0015]可選的，所述比較單元包括:分壓單元、比較器、電平轉(zhuǎn)換單元；
[0016]所述分壓單元適于對所述第二電壓信號進(jìn)行分壓處理以獲得分壓電壓；
[0017]所述比較器適于在所述分壓電壓小于分壓閾值時輸出第一低電平信號，在所述分壓電壓大于或等于所述分壓閾值時輸出第二高電平信號，所述分壓閾值與所述電壓閾值相關(guān);
[0018]所述電平轉(zhuǎn)換單元適于基于所述第一電壓信號升高所述第二高電平信號的電壓值以獲得所述第一高電平信號。
[0019]可選的，所述分壓單元包括:至少兩個串聯(lián)的PMOS管。
[0020]可選的，所述脈沖產(chǎn)生單元包括:時鐘產(chǎn)生器和占空比調(diào)節(jié)電路；
[0021]所述時鐘產(chǎn)生器適于輸出時鐘信號；
[0022]所述占空比調(diào)節(jié)電路適于調(diào)節(jié)所述時鐘信號的占空比以獲得所述脈沖信號。
[0023]可選的，所述與門電路包括:與非門和反相器；
[0024]所述與非門的第一輸入端連接所述第二 PMOS管的第三端，所述與非門的第二輸入端適于輸入所述脈沖信號，所述與非門的輸出端連接所述反相器的輸入端；
[0025]所述反相器的輸出端連接所述第二匪OS管的第三端。
[0026]可選的，所述電壓產(chǎn)生電路還包括:電荷泵；
[0027]所述電荷泵適于產(chǎn)生所述第一電壓信號。
[0028]本發(fā)明還提供一種存儲器包括:存儲單元、字線和上述電壓產(chǎn)生電路，所述電壓產(chǎn)生電路輸出第二電壓信號至所述字線，所述字線連接所述存儲單元。
[0029]可選的，所述第二電壓信號為所述存儲器的擦除電壓。
[0030]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案中的第一 NMOS管處于導(dǎo)通狀態(tài)，第二電壓信號的電壓值隨第三電壓信號的電壓值升高至與第一電壓信號的電壓值差一個NMOS管的閾值電壓，而后第一 PMOS管進(jìn)入導(dǎo)通狀態(tài)，第二電壓信號的電壓值繼續(xù)隨第四電壓信號的電壓值降低而升高至與第一電壓信號的電壓值相等，提高了第二電壓信號作為存儲器擦除電壓時的準(zhǔn)確度。

【專利附圖】

【附圖說明】
[0031]圖1是本發(fā)明實施例的電壓產(chǎn)生電路結(jié)構(gòu)示意圖；
[0032]圖2是本發(fā)明實施例的電壓產(chǎn)生電路的相關(guān)信號波形示意圖；
[0033]圖3是本發(fā)明實施例的脈沖信號波形示意圖；
[0034]圖4是本發(fā)明實施例的另一電壓產(chǎn)生電路結(jié)構(gòu)示意圖。

【具體實施方式】
[0035]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。
[0036]如圖1所不，本發(fā)明實施例提供一種電壓產(chǎn)生電路，包括:第一 NMOS管匪1、第二NMOS管NM2、第一 PMOS管PMl、第二 PMOS管PM2、控制單元I和第一電容Cl。
[0037]所述第一 NMOS管匪I的第一端連接所述第一 PMOS管PMl的第一端并適于輸入第一電壓信號HV。所述第一 NMOS管匪I的第二端連接所述第一 PMOS管PMl的第二端并適于輸出第二電壓信號VEE。所述第一 NMOS管匪I的第三端適于輸入第三電壓信號Vrampl。所述第一 PMOS管PMl的第三端適于輸入第四電壓信號Vramp2。
[0038]所述第二 PMOS管PM2的第一端適于輸入所述第一電壓信號HV，所述第二 PMOS管PM2的第二端連接所述第二 NMOS管匪2的第一端和第一電容Cl的一端并適于輸出所述第四電壓信號Vramp2。所述第二 NMOS管匪2的第二端和所述第一電容C2的另一端均接地GND0
[0039]所述控制單元I適于在所述第二電壓信號VEE的電壓值小于電壓閾值時，控制所述第二 PMOS管PM2處于導(dǎo)通狀態(tài)且所述第二 NMOS管匪2處于截止?fàn)顟B(tài)；在所述第二電壓信號VEE的電壓值大于或等于所述電壓閾值時，控制所述第二 PMOS管PM2處于截止?fàn)顟B(tài)并輸出控制信號至所述第二 NMOS管匪2的第三端。
[0040]所述控制信號為脈沖信號ENHi，所述脈沖信號的占空比小于50%，所述脈沖信號ENHi的脈沖幅度與所述第一電壓信號HV的電壓值相等?？蛇x的，所述脈沖信號的占空比可以小于或等于10%，例如5%
[0041]本實施例所述MOS管的第一端和第二端中的一個為源極、另一個為漏極，所述MOS管的第三端為柵極。
[0042]結(jié)合圖2所示，所述第一電壓信號HV可以由電荷泵產(chǎn)生。所述第三電壓信號Vrampl包括斜坡信號LI。第二電壓信號VEE的電壓值在第一時刻tl之前小于電壓閾值VREF，在第一時刻tl等于電壓閾值VREF，在第一時刻tl之后大于電壓閾值VREF。
[0043]第二電壓信號VEE的電壓值小于電壓閾值VREF時，控制單元I控制第二 PMOS管PM2處于導(dǎo)通狀態(tài)且第二 NMOS管匪2處于截止?fàn)顟B(tài)，第一電容Cl上的電壓由第一電壓信號HV迅速拉高，即第四電壓信號Vramp2由OV迅速升至與第一電壓信號HV的電壓值hv相等，使得第一 PMOS管PMl處于截止?fàn)顟B(tài)。
[0044]第二電壓信號VEE的電壓值大于或等于電壓閾值VREF時，控制單元I控制第二PMOS管PM2處于截止?fàn)顟B(tài)并輸出控制信號至第二 NMOS管匪2的第三端；控制信號的脈沖信號ENHi波形請參考圖3所示，在控制信號ENHi的控制下第二 NMOS管匪2交替處于導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)；由于脈沖信號的占空比小于50%，所以第二 NMOS管匪2處于截止?fàn)顟B(tài)的時間大于導(dǎo)通狀態(tài)的時間，第一電容Cl上存儲的電荷被緩慢的被釋放，即第四電壓信號Vramp2的電壓值由hv開始緩慢下降；第四電壓信號Vramp2的電壓值降至PMOS管的導(dǎo)通電壓時，第一 PMOS管PMl由截止?fàn)顟B(tài)進(jìn)入導(dǎo)通狀態(tài)。
[0045]第一 NMOS管匪I處于導(dǎo)通狀態(tài)，第二電壓信號VEE的電壓值隨第三電壓信號Vrampl的電壓值升高至與第一電壓信號HV的電壓值hv差一個NMOS管的閾值電壓(hv-Vth)時無法再隨第三電壓信號Vrampl升高。由于本實施例的第一 PMOS管會在第二電壓信號VEE的電壓值大于電壓閾值VREF時導(dǎo)通，所以第二電壓信號VEE的電壓值會繼續(xù)隨第四電壓信號Vramp2的電壓值降低而升高至與第一電壓信號HV的電壓值hv相等。
[0046]如圖4所示，所述控制單元I包括:比較單元11、脈沖產(chǎn)生單元12和與門電路13。
[0047]所述比較單元11適于在所述第二電壓信號VEE的電壓值小于所述電壓閾值VREF時輸出第一低電平信號至第二 PMOS管PM2的第三端(柵極)，在所述第二電壓信號VEE的電壓值大于或等于所述電壓閾值VREF時輸出第一高電平信號至第二 PMOS管PM2的第三端(柵極)，所述第一高電平信號的電壓值與所述第一電壓信號HV的電壓值相等。
[0048]所述脈沖產(chǎn)生單元12適于產(chǎn)生所述脈沖信號。
[0049]所述與門電路13適于在所述比較單元11輸出第一低電平信號時，將所述第一低電平信號與所述脈沖信號及進(jìn)行與運(yùn)算處理并將所述運(yùn)算結(jié)果輸出至所述第二 NMOS管匪2的第三端(柵極)；在所述比較單元11輸出第一高電平信號時，將所述第一高電平信號與所述脈沖信號及進(jìn)行與運(yùn)算處理并將所述運(yùn)算結(jié)果輸出至所述第二 NMOS管匪2的第三端(柵極)。
[0050]具體的，所述比較單元11可以包括:分壓單元111、比較器112和電平轉(zhuǎn)換單元114。
[0051]所述分壓單元111適于對所述第二電壓信號VEE進(jìn)行分壓處理以獲得分壓電壓Vee0所述分壓單元111可以包括:至少兩個串聯(lián)的PMOS管，所述PMOS管的尺寸相同，PMOS管的第三端連接各自的第二端，后一 PMOS管的第一端連接前一 PMOS管的第二端，第一個PMOS管的第一端適于輸入第二電壓信號VEE，最后一個PMOS管的第二端接地GND。任一PMOS管的第二端均可以作為分壓單元的輸出端以輸出所述分壓電壓Vee，所述分壓單元的輸出端兩側(cè)的PMOS管數(shù)量決定了所述分壓單元進(jìn)行分壓處理時的分壓比例。
[0052]例如，圖4中的分壓單元111包括第一分壓PMOS管P1、第二分壓PMOS管P2和第三分壓PMOS管P3，所述第二分壓PMOS管P2的第二端作為分壓單元的輸出端，位于輸出端兩側(cè)的PMOS管分別為2個和I個，所以，分壓電壓Vee的電壓值為第二電壓信號VEE的電壓值的1/3。
[0053]所述比較器112適于在所述分壓電壓Vee小于分壓閾值Vref時輸出第一低電平信號，在所述分壓電壓Vee大于或等于所述分壓閾值Vref時輸出第二高電平信號，所述分壓閾值Vref與所述電壓閾值VREF相關(guān)。所述分壓閾值Vref可以由電壓閾值VREF和分壓單元111的分壓處理比例決定。
[0054]所述電平轉(zhuǎn)換單元114適于基于所述第一電壓信號HV升高所述第二高電平信號的電壓值以獲得所述第一高電平信號。
[0055]所述脈沖產(chǎn)生單元12包括:時鐘產(chǎn)生器121和占空比調(diào)節(jié)電路122。所述時鐘產(chǎn)生器適于輸出時鐘信號CLK。所述占空比調(diào)節(jié)電路適于調(diào)節(jié)所述時鐘信號CLK的占空比以獲得所述脈沖信號ENHi。
[0056]所述與門電路13包括:與非門131和反相器132。所述與非門131的第一輸入端連接所述第二 PMOS管PM2的第三端，所述與非門131的第二輸入端適于輸入所述脈沖信號ENHi，所述與非門的輸出端連接所述反相器132的輸入端；所述反相器132的輸出端連接所述第二 NMOS管NM2的第三端。
[0057]所述與非門131的第一電源端和第二電源端分別連接第一電壓信號HV和地GND。反相器132的第一電源端和第二電源端分別連接第一電壓信號HV和地GND。
[0058]本發(fā)明實施例還提供一種存儲器，包括:存儲單元、字線和上述實施例的電壓產(chǎn)生電路，所述電壓產(chǎn)生電路輸出第二電壓信號VEE至所述字線，所述字線連接所述存儲單元。所述第二電壓信號可以為所述存儲器的擦除電壓。
[0059]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種電壓產(chǎn)生電路，其特征在于，包括:第一 NMOS管、第二 NMOS管、第一 PMOS管、第二 PMOS管、控制單元和第一電容； 所述第一 NMOS管的第一端連接所述第一 PMOS管的第一端并適于輸入第一電壓信號，所述第一 NMOS管的第二端連接所述第一 PMOS管的第二端并適于輸出第二電壓信號，所述第一 NMOS管的第三端適于輸入第三電壓信號，所述第一 PMOS管的第三端適于輸入第四電壓信號; 所述第二 PMOS管的第一端適于輸入所述第一電壓信號，所述第二 PMOS管的第二端連接所述第二 NMOS管的第一端和第一電容的一端并適于輸出所述第四電壓信號； 所述第二 NMOS管的第二端和所述第一電容的另一端均接地； 所述控制單元適于在所述第二電壓信號的電壓值小于電壓閾值時，控制所述第二 PMOS管處于導(dǎo)通狀態(tài)且所述第二 NMOS管處于截止?fàn)顟B(tài)；在所述第二電壓信號的電壓值大于或等于所述電壓閾值時，控制所述第二 PMOS管處于截止?fàn)顟B(tài)并輸出控制信號至所述第二NMOS管的第三端，所述控制信號為脈沖信號，所述脈沖信號的占空比小于50 %，所述脈沖信號的脈沖幅度與所述第一電壓信號的電壓值相等； 所述第一端和第二端中的一個為源極、另一個為漏極，所述第三端為柵極。
2.如權(quán)利要求1所述的電壓產(chǎn)生電路，其特征在于，所述第三電壓信號包括斜坡信號。
3.如權(quán)利要求1所述的電壓產(chǎn)生電路，其特征在于，所述控制單元包括:比較單元、脈沖產(chǎn)生單元和與門電路； 所述比較單元適于在所述第二電壓信號的電壓值小于所述電壓閾值時輸出第一低電平信號至第二 PMOS管的第三端，在所述第二電壓信號的電壓值大于或等于所述電壓閾值時輸出第一高電平信號至第二 PMOS管的第三端，所述第一高電平信號的電壓值與所述第一電壓信號的電壓值相等； 所述脈沖產(chǎn)生單元適于產(chǎn)生所述脈沖信號； 所述與門電路適于在所述比較單元輸出第一低電平信號時，將所述第一低電平信號與所述脈沖信號及進(jìn)行與運(yùn)算處理并將所述運(yùn)算結(jié)果輸出至所述第二 NMOS管的第三端；在所述比較單元輸出第一高電平信號時，將所述第一高電平信號與所述脈沖信號及進(jìn)行與運(yùn)算處理并將所述運(yùn)算結(jié)果輸出至所述第二 NMOS管的第三端。
4.如權(quán)利要求3所述的電壓產(chǎn)生電路，其特征在于，所述比較單元包括:分壓單元、比較器、電平轉(zhuǎn)換單元； 所述分壓單元適于對所述第二電壓信號進(jìn)行分壓處理以獲得分壓電壓； 所述比較器適于在所述分壓電壓小于分壓閾值時輸出第一低電平信號，在所述分壓電壓大于或等于所述分壓閾值時輸出第二高電平信號，所述分壓閾值與所述電壓閾值相關(guān)； 所述電平轉(zhuǎn)換單元適于基于所述第一電壓信號升高所述第二高電平信號的電壓值以獲得所述第一高電平信號。
5.如權(quán)利要求4所述的電壓產(chǎn)生電路，其特征在于，所述分壓單元包括:至少兩個串聯(lián)的PMOS管。
6.如權(quán)利要求3所述的電壓產(chǎn)生電路，其特征在于，所述脈沖產(chǎn)生單元包括:時鐘產(chǎn)生器和占空比調(diào)節(jié)電路； 所述時鐘產(chǎn)生器適于輸出時鐘信號； 所述占空比調(diào)節(jié)電路適于調(diào)節(jié)所述時鐘信號的占空比以獲得所述脈沖信號。
7.如權(quán)利要求3所述的電壓產(chǎn)生電路，其特征在于，所述與門電路包括:與非門和反相器; 所述與非門的第一輸入端連接所述第二 PMOS管的第三端，所述與非門的第二輸入端適于輸入所述脈沖信號，所述與非門的輸出端連接所述反相器的輸入端； 所述反相器的輸出端連接所述第二 NMOS管的第三端。
8.如權(quán)利要求1所述的電壓產(chǎn)生電路，其特征在于，還包括:電荷泵； 所述電荷泵適于產(chǎn)生所述第一電壓信號。
9.一種存儲器，其特征在于，包括:存儲單元、字線和權(quán)利要求1至8任一權(quán)利要求所述的電壓產(chǎn)生電路，所述電壓產(chǎn)生電路輸出第二電壓信號至所述字線，所述字線連接所述存儲單元。
10.如權(quán)利要求9所述的存儲器，其特征在于，所述第二電壓信號為所述存儲器的擦除電壓。
【文檔編號】G11C16/14GK104485131SQ201410855162
【公開日】2015年4月1日 申請日期:2014年12月30日 優(yōu)先權(quán)日:2014年12月30日
【發(fā)明者】胡劍, 楊光軍 申請人:上海華虹宏力半導(dǎo)體制造有限公司