閃速存儲器的制造方法
【專利摘要】本實用新型提供一種閃速存儲器，具有控制器以及被控制器訪問的存儲器，其中，閃速存儲器還設有復位信號輸出引腳，控制器的復位引腳與復位信號輸出引腳連接，復位引腳內設有復位電路，復位電路包括依次串聯的第一電阻、第一開關、第二開關以及第二電阻，第一開關與第二開關由控制器控制開閉，復位信號輸出引腳連接至第一開關與第二開關之間。本實用新型能確保嵌入式控制器與閃速存儲器的同步通信。
【專利說明】閃速存儲器

【技術領域】
[0001] 本實用新型涉及集成電路領域，具體地，是一種閃速存儲器。

【背景技術】
[0002] 現在的便攜式電子設備，諸如MP3音樂播放器、手機、平板電腦等大量使用嵌入式 芯片，嵌入式芯片可以視為一個嵌入式系統(tǒng)，其包括一個嵌入式控制器以及非易失性存儲 器，通常使用閃速存儲器（flash)作為非易失性存儲器。現有的SPI閃速存儲器是一種小 容量、封裝簡單、使用方便、可重復燒錄的非易失性存儲器件，其存儲容量由1MB到16MB不 等,但生產成本隨著容量的增大而迅速升高。
[0003] 現有的SPI閃速存儲器需要迅速地響應嵌入式控制的讀寫請求，通常其存儲結構 為NOR Flash，因此也稱作SPI NOR Flash。嵌入式芯片啟動的時候，嵌入式控制器將存儲 在SPI NOR Flash中的程序讀取到嵌入式控制器中，并在隨機存儲器（RAM)中運行。隨著 嵌入式芯片的功能越來越強大，需要存放在SPI NOR Flash里面的數據除了越來越龐大的 程序，還有越來越多的音頻和視頻數據?，F有的SPI NOR Flash的容量越來越難滿足這個 趨勢要求。
[0004] NAND Flash是一種大容量、低成本、可重復燒錄的非易失性存儲器件，但是NAND Flash訪問方式復雜，需要強大的糾錯能力，數據存儲管理難度大，存儲方式復雜。為了滿足 巨大的程序和數據容量需求?，F有的一些嵌入式芯片采用NAND Flash替換了現有的SPI NOR Flash作為嵌入式芯片的非易失性存儲器件，但嵌入芯片的生產成本因此而大幅增加， 嵌入式芯片的開發(fā)難度也越來越大。
[0005] 為了解決存儲容量和成本的矛盾，人們研發(fā)了一種稱為SPI NAND Flash的SPI閃 速存儲器，將NAND Flash和控制器封裝在一起，并應用到嵌入式芯片中。但因為NAND Flash 的管理難度大，初始化時間長并且難以確定，加上SPI通信協(xié)議的局限性，嵌入式芯片的控 制器通常難以確定第一次讀SPI NAND Flash的時間，實現啟動同步的難度很大，從而限制 了 SPI NAND Flash的應用范圍。


【發(fā)明內容】

[0006] 本實用新型的主要目的是提供一種在嵌入式芯片啟動時，可以被嵌入式控制器同 步訪問的閃速存儲器。
[0007] 為了實現上述的主要目的，本實用新型提供的閃速存儲器具有控制器以及被控制 器訪問的存儲器，其中，閃速存儲器還設有復位信號輸出引腳，控制器的復位引腳與復位信 號輸出引腳連接，復位引腳內設有復位電路，復位電路包括依次串聯的第一電阻、第一開 關、第二開關以及第二電阻，第一開關與第二開關由控制器控制開閉，復位信號輸出引腳連 接至第一開關與第二開關之間。
[0008] 由上述方案可見，嵌入式系統(tǒng)啟動后，在閃速存儲器初始化過程中，控制器控制第 一開關與第二開關的通斷，使復位信號輸出引腳輸出低電平信號。待閃速存儲器初始化結 束后，控制器控制第一開關與第二開關的通斷，使復位信號輸出引腳輸出高電平信號，嵌入 式控制器即可以確定閃速存儲器的初始化結束時間，從而確保閃速存儲器可以被嵌入式控 制器同步訪問。
[0009] 進一步的方案是，復位信號輸出引腳為復用引腳，且與閃速存儲器的中止引腳或 寫保護引腳復用。
[0010] 由此可見，復位信號輸出引腳與其他功能引腳復用，不增加閃速存儲器的引腳數 量，不會增加閃速存儲器的生產成本。
[0011] 更進一步的方案是，第一開關為三極管或場效應管，第二開關為三極管或場效應 管。
[0012] 可見，控制器通過控制三極管或場效應管的通斷來實現第一開關與第二開關的開 閉，兩個開關的開閉控制簡單、精確。
[0013] 更進一步的方案是，第一電阻的電阻值大于或小于第二電阻的電阻值，第一電阻 與電源連接，第二電阻接地。

【專利附圖】

【附圖說明】
[0014] 圖1是本實用新型閃速存儲器實施例封裝引腳結構圖。
[0015] 圖2是本實用新型閃速存儲器實施例的內部電原理圖。
[0016] 圖3是本實用新型閃速存儲器實施例中復位電路的電原理圖。
[0017] 圖4是本實用新型閃速存儲器實施例中復位電路的在啟動復位狀態(tài)下的等效電 路圖。
[0018] 圖5是本實用新型閃速存儲器實施例中復位電路的在結束復位狀態(tài)下的等效電 路圖。
[0019] 圖6是本實用新型閃速存儲器實施例中復位電路的在正常工作狀態(tài)下的等效電 路圖。
[0020] 圖7是本實用新型閃速存儲器實施例與嵌入式控制器電連接的結構圖。
[0021] 圖8是本實用新型閃速存儲器的復位信號輸出方法實施例多個引腳的輸出信號 的時序圖。
[0022] 以下結合附圖及實施例對本實用新型作進一步說明。

【具體實施方式】
[0023] 本實用新型的閃速存儲器主要應用在嵌入式系統(tǒng)中，嵌入式系統(tǒng)為嵌入式芯片， 其具有嵌入式控制器以及閃速存儲器，嵌入式控制器可以控制閃速存儲器的工作，并且讀 取閃速存儲器所存儲的數據，且與閃速存儲器同步工作。
[0024] 參見圖1與圖2,本實用新型的閃速存儲器10具有控制器11以及存儲器12,存儲 器12為Nand Flash，是一種非易失性存儲器，控制器11通過控制總線、地址總線以及數據 總線訪問存儲器12,讀取存儲在存儲器12內的數據或者向存儲器12寫入數據。
[0025] 閃速存儲器10的殼體外設有八個封裝引腳，分別是片選引腳CSB1、通信時鐘引 腳CLK1、數據輸入引腳SDI1、數據輸出引腳SD01、寫保護引腳WPB1、復位中止復用引腳 H0LDB1、電源引腳VDD1以及接地引腳GND1，閃速存儲器10的八個封裝引腳與嵌入式芯片的 嵌入式控制器相應的引腳連接，以便嵌入式控制器訪問閃速存儲器10。本實施例中，復位中 止復用引腳HOLDB1作為復用引腳，既可以作為復位信號輸出弓丨腳使用，又作為中止弓丨腳使 用，嵌入式控制器可以在不同階段向復位中止復用引腳HOLDB1發(fā)出信號或接收來自復位 中止復用引腳HOLDB1的信號。
[0026] 閃速存儲器10的控制器11也設有八個引腳，分別是片選引腳CSB、通信時鐘引腳 CLK、數據輸入引腳SDI、數據輸出引腳SD0、寫保護引腳WPB、復位中止復用引腳H0LDB、電源 引腳VDD以及接地引腳GND，其中復位中止復用引腳H0LDB也是復用引腳，既作為復位引腳 使用，又作為中止引腳使用。
[0027] 從圖2可見，控制器11的每一個引腳與閃速存儲器10對應的引腳連接，即控制器 11的片選引腳CSB與閃速存儲器10的片選引腳CSB1連接，控制器11的時鐘引腳CLK與閃 速存儲器10的時鐘引腳CLK1連接，控制器11的數據輸入引腳SDI與閃速存儲器10的數 據輸入引腳SDI1連接，控制器11數據輸出引腳SD0與閃速存儲器10的數據輸出引腳SD01 連接，控制器11的寫保護引腳WPB與閃速存儲器10的寫保護引腳WPB1連接，控制器11的 復位中止復用引腳H0LDB與閃速存儲器10的復位中止復用引腳H0LDB1連接。
[0028] 為了確保閃速存儲器10精確地向嵌入式控制器輸出復位信號，控制器11的復位 中止復用引腳H0LDB內設有復位電路。如圖3所示，復位電路包括電阻R1、作為開關器件的 三極管T1、三極管T2以及電阻R2,電阻R1的第一端接電源VDD，第二端連接到三極管T1， 三極管T1與三極管T2串聯連接，且三極管T1、T2均由控制器11控制通斷。閃速存儲器10 的復位中止復用引腳H0LDB1連接至三極管Τ1與三極管Τ2的連接處。電阻R2的第一端與 三極管Τ2連接，第二端接地。當然，本實用新型的三極管Τ1、Τ2均可以使用場效應管替代。
[0029] 在閃速存儲器10上電以及初始化過程中，控制器11控制三極管Τ1截止，并控制 三極管Τ2導通，此時復位電路的等效電路如圖4所示，圖4中使用開關S1等效三極管Τ1， 使用開關S2等效三極管Τ2。從圖4可見，閃速存儲器10初始化結束前，開關S1處于斷開 狀態(tài)，開關S2處于導通狀態(tài)，因此復位中止復用引腳H0LDB1輸出的電平信號為低電平信 號。
[0030] 在閃速存儲器10初始化結束后，復位電路進入結束復位狀態(tài)，此時等效電路如圖 5所示?？刂破?1控制三極管Τ1導通，并控制三極管Τ2截止，相當于開關S1閉合，開關 S2斷開，電源VDD通過開關S1向復位中止復用引腳H0LDB1輸出高電平信號，因此復位中止 復用引腳H0LDB1輸出的電平信號為高電平信號。
[0031] 在閃速存儲器10初始化結束后并進入正常工作狀態(tài)時，控制器11控制三極管Τ1、 Τ2同時截止，如圖6所示，開關S1與開關S2均斷開，此時復位中止復用引腳H0LDB1輸出的 電平信號為高阻態(tài)信號?？梢姡W速存儲器10的復位中止復用引腳H0LDB1在閃速存儲器 10初始化結束前、初始化結束后以及進入正常工作狀態(tài)后輸出的電平信號不相同，嵌入式 控制器根據接收的電平信號即可以判斷閃速存儲器10當前的狀態(tài)，便于與閃速存儲器10 同步通信。
[0032] 優(yōu)選地，電阻R1與電阻R2的電阻值不相同，例如，電阻R1的阻值是100千歐，電 阻R2的阻值是10千歐，確保復位中止復用引腳H0LDB1輸出的高電平信號與低電平信號、 高阻態(tài)信號的電平有明顯的區(qū)別，嵌入式控制器便可以精確地判斷閃速存儲器10不同的 工作狀態(tài)。
[0033] 當然，實際應用時，電阻R1的阻值可以大于電阻R2的阻值，也可以是電阻R1的阻 值小于電阻R2的阻值，或者，電阻R1的阻值與電阻R2的阻值相等。并且，電阻R1、R2的阻 值可以根據復位電路、控制器11、電源電壓VDD的實際參數確定。
[0034] 參見圖7,嵌入式芯片20包括嵌入式控制器21以及閃速存儲器10,嵌入式控制器 包括復位信號輸入引腳RSTB、時鐘信號輸出引腳MCLK、數據輸出引腳MSD0、數據輸入引腳 MSDI、寫保護輸出引腳MPWB以及選通輸出引腳MCSB。其中，復位信號引腳RSTB與閃速存儲 器10的復位中止復用引腳H0LDB1連接，時鐘信號輸出引腳MCLK與閃速存儲器10的時鐘 引腳CLK1連接，數據輸出引腳MSD0與閃速存儲器10的數據輸入引腳SDI1連接，數據輸入 引腳MSDI與閃速存儲器10的數據輸出引腳SD01連接，寫保護引腳MPWB與閃速存儲器10 的寫保護引腳WPB1連接，選通輸出引腳MCSB與閃速存儲器10的片選引腳CSB1連接，復位 信號輸入引腳RSTB連接至電容C1的一端，電容C1的另一端接地。
[0035] 下面結合圖8說明閃速存儲器10的復位信號輸出過程。閃速存儲器10初始化 結束前，其處于啟動復位狀態(tài)，嵌入式控制器21的選通輸出引腳MCSB、時鐘信號輸出引腳 MCLK均為高電平信號，數據輸入引腳MSDI、數據輸出引腳MSD0均為高阻態(tài)，寫保護輸出引 腳MWPB為低電平信號。此時，由于復位電路中開關S1斷開，而開關S2閉合，閃速存儲器10 的復位中止復用引腳H0LDB1輸出低電平信號，嵌入式控制器21的復位信號輸入引腳RSTB 接收到低電平信號。與時，閃速存儲器10對存儲器12進行初始化工作，直到存儲器12的 初始化工作結束，閃速存儲器10準備好與嵌入式控制器21通信后，閃速存儲器10進入結 束復位狀態(tài)。
[0036] 在結束復位狀態(tài)，由于開關S1閉合，且開關S2斷開，閃速存儲器10的復位中止復 用引腳H0LDB1輸出高電平信號，電容C1開始充電，復位信號輸入引腳RSTB接收的電平信 號逐漸上升到高電平VDD，閃速存儲器10控制嵌入式控制器21進入初始化狀態(tài)。
[0037] 在嵌入式控制器21進入初始化狀態(tài)后，嵌入式控制器21進行初始化工作，包括配 置閃速存儲器10的通信時序等。然后，嵌入式控制器21開始讀取閃速存儲器10的數據， 即進行同步操作。在嵌入式控制器21從閃速存儲器10上讀取到啟動數據后，嵌入式芯片 20進入正常工作狀態(tài)。至此，嵌入式芯片20的啟動過程完成。
[0038] 可見，閃速存儲器10在啟動復位狀態(tài)、結束復位狀態(tài)以及正常工作狀態(tài)下輸出的 信號不相同，嵌入式控制器21可以根據接收到的芯片判斷閃速存儲器10的工作狀態(tài)，閃速 存儲器10復位結束后隨即進入正常工作狀態(tài)，確保嵌入式控制器21與閃速存儲器10的同 步通信。
[0039] 當然，上述實施例僅是本實用新型優(yōu)選的實施方式，實際應用時還可以有更多的 變化，例如復位信號輸出引腳不單可以與中止引腳復用，還可以與寫保護引腳WPB引腳復 用；或者，閃速存儲器可以有一個數據輸入引腳、數據輸出引腳，也可以有多個數據輸入引 腳、多個數據輸出引腳；又或者，閃速存儲器工作在正常工作狀態(tài)下，也可以將開關S1閉 合，即復位信號輸出引腳輸出高電平信號，這樣的改變并不影響本實用新型的實施。
[0040] 最后需要強調的是，本實用新型不限于上述實施方式，如閃速存儲器、控制器具體 引腳的改變、復位電路中兩個電阻的電阻值的改變等變化也應該包括在本實用新型權利要 求的保護范圍內。
【權利要求】
1. 閃速存儲器，包括： 控制器以及被所述控制器訪問的存儲器； 其特征在于： 所述閃速存儲器還設有復位信號輸出引腳，所述控制器的復位引腳與所述復位信號輸 出引腳連接； 所述復位引腳內設有復位電路，所述復位電路包括依次串聯的第一電阻、第一開關、第 二開關以及第二電阻，所述第一開關與所述第二開關由所述控制器控制開閉，所述復位信 號輸出引腳連接至所述第一開關與所述第二開關之間。
2. 根據權利要求1所述的閃速存儲器，其特征在于： 所述復位信號輸出引腳為復用引腳。
3. 根據權利要求2所述的閃速存儲器，其特征在于： 所述復位信號輸出引腳與所述閃速存儲器的中止引腳或寫保護引腳復用。
4. 根據權利要求1至3任一項所述的閃速存儲器，其特征在于： 所述第一電阻的電阻值大于或小于所述第二電阻的電阻值。
5. 根據權利要求1至3任一項所述的閃速存儲器，其特征在于： 所述第一電阻與電源連接，所述第二電阻接地。
6. 根據權利要求1至3任一項所述的閃速存儲器，其特征在于： 所述第一開關為三極管或場效應管，所述第二開關為三極管或場效應管。
【文檔編號】G11C16/20GK203870983SQ201420260030
【公開日】2014年10月8日 申請日期:2014年5月20日 優(yōu)先權日:2014年5月20日
【發(fā)明者】朱國鐘 申請人:建榮集成電路科技(珠海)有限公司