本發(fā)明涉及一種可編程記憶體元件，特別涉及一種用于記憶體陣列的可編程電阻元件。

背景技術(shù)：

可編程電阻元件通常是指元件的電阻狀態(tài)可在編程后改變。電阻狀態(tài)可以由電阻值來決定。例如，電阻性元件可以是單次可編程(One-Time Programmable,OTP)元素(如電性熔絲)，而編程方法可以施用高電壓，來產(chǎn)生高電流通過OTP元素。當高電流藉由將編程選擇器導(dǎo)通而流過OTP元素，OTP元素將被燒成高或低電阻狀態(tài)(取決于是熔絲或反熔絲)而加以編程。

電性熔絲是一種常見的OTP，而這種可編程電阻元件，可由一段內(nèi)連接，例如多晶硅、硅化多晶硅、硅化物、金屬、金屬合金或它們的組合。金屬可以是鋁、銅或其他過渡金屬。其中最常用的電性熔絲是由硅化多晶硅制成的CMOS柵極，用來作為內(nèi)連接(interconnect)。電性熔絲也可以是一個或多個接點(contact)或?qū)娱g接點(via)，而不是小片段的內(nèi)連接。高電流可把接點或?qū)娱g接點燒成高電阻狀態(tài)。電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個或多個接點或?qū)娱g接點組成，并含有絕緣體于其間。反熔絲也可由CMOS柵極耦合于CMOS本體，其含有柵極氧化層當做為絕緣體。

可編程電阻元件可以是可逆的電阻元件，可以重復(fù)編程且可逆編程成數(shù)字邏輯值“0”或“1”?？删幊屉娮柙蓮南嘧儾牧蟻碇圃?，如鍺(Ge)、銻(Sb)、碲(Te)的組成Ge2Sb2Te5(GST-225)或包括成分銦(In)，錫(Sn)或硒(Se)的GeSbTe類材料。另一種相變材料包含硫族化物材料，如AglnSbTe。經(jīng)由高電壓短脈沖或低電壓長脈沖，相變材料可被編程成非晶體態(tài)高電阻狀態(tài)或結(jié)晶態(tài)低電阻狀態(tài)。

另一種可逆電阻元件為一種稱為電阻式隨機存取記憶體(RRAM)的記憶體，其起初為絕緣介電質(zhì)，后可經(jīng)由細絲化、缺陷或是金屬遷移而導(dǎo)通。介電質(zhì)可為過渡金屬氧化物，如NiO或TiO₂；或為鈣鈦礦材料，如Sr(Zr)TiO₃或PCMO；或為電荷轉(zhuǎn)移配合物，如CuTCNQ；或為有機施體－受體系統(tǒng)，如Al AIDCN。RRAM存儲單元由在電極之間的金屬氧化物，如鉑/氧化鎳/鉑(Pt/NiO/Pt)，氮化鈦/氧化鈦/氧化鉿/氮化鈦(TiN/TiOx/HfO₂/TiN)，氮化鈦/氧化鋅/鉑(TiN/ZnO/Pt)，或是鎢/氮化鈦/二氧化硅/硅(W/TiN/SiO₂/Si)制成。該電阻狀態(tài)可逆性的改變是經(jīng)由電壓或電流脈沖的極性、強度、及持續(xù)時間，以產(chǎn)生或消滅導(dǎo)電細絲。另一種類似電阻式隨機存取記憶體(RRAM)的可編程電阻元件，就是導(dǎo)電橋隨機存取記憶體(CBRAM)。此記憶體是基于電化學(xué)沉積和移除在金屬或金屬合金電極之間的固態(tài)電解質(zhì)薄膜里的金屬離子。電極可以是一個可氧化陽極和惰性陰極，而且電解質(zhì)可以是摻銀或銅的硫系玻璃如硒化鍺(GeSe)或硒化硫(GeS)等。該電阻狀態(tài)可逆性的改變是經(jīng)由電壓或電流脈沖的極性、強度、及持續(xù)時間，以產(chǎn)生或消滅導(dǎo)電橋。此外可編程電阻元件也可為磁記憶體(MRAM)，由多層磁性層制作的磁性隧道接面(MTJ)構(gòu)成。在自旋轉(zhuǎn)移矩(Spin Transfer Torque,STT)MRAM，施加到MTJ的電流方向決定平行或是反平行狀態(tài)，進而決定低或高電阻狀態(tài)。

一種傳統(tǒng)的可編程電阻記憶存儲單元如圖1所示。存儲單元10包含電阻元件11和N型金氧半導(dǎo)體晶體管(NMOS)編程選擇器12。電阻元件11一端耦合到NMOS的漏極(drain)，另一端耦合到正電壓V+。NMOS 12的柵極耦合到選擇信號SEL，源極耦合到負電壓V-。當高電壓加在V+而低電壓加在V-時，經(jīng)由提高編程選擇信號SEL來打開NMOS 12，電阻元件10則可被編程。圖2顯示另一種可編程電阻記憶存儲單元20’，其具有一耦接至二極管22’的一可編程電阻元素21’。此二極管22’的陰極可以切換至低電位以導(dǎo)通二極管22’，進而進行編程。

圖3和4所示為一些從內(nèi)連接(Interconnect)制作成的電性熔絲元素80和84的實施例。電阻元素有三個部分：陽極，陰極，和本體。陽極和陰極提供電阻元件的連接到其他部分的電路，使電流可以從陽極流動通過本體到陰極。本體的寬度決定了電流密度，進而決定編程電流的電遷移臨界值。圖3顯示了一種傳統(tǒng)的電性熔絲元素80，包含陽極81，陰極82，和本體83。這實施例有一大型而對稱的陽極和陰極。圖4顯示了另一種傳統(tǒng)的電性熔絲元件84，包含陽極85，陰極86，和本體87。圖3和4里的熔絲元件81和85是相對比較大的結(jié)構(gòu)，這使得它們不適合一些應(yīng)用。

技術(shù)實現(xiàn)要素：

本發(fā)明的可編程電阻元件單元將使用接面二極管作為編程選擇器的范例說明實施例。此可編程電阻元件單元可使用CMOS邏輯工藝以降低單元尺寸及成本。

依據(jù)一實施例，一可編程電阻元件及記憶體可用P+/N阱二極管作為編程選擇器，其中二極管的P及N端為在N阱的P+及N+主動區(qū)。此P+及N+主動區(qū)也可以作為PMOS或是NMOS的源極或是漏極。同樣的N阱較佳者可為在標準CMOS邏輯工藝中崁入PMOS的阱。藉由在標準CMOS工藝中使用P+/N阱二極管，可降低單元尺寸，且不需任何特別工藝或光掩膜。接面二極管可在主體CMOS的N阱或是P阱制作，或是由在SOI CMOS、主體(bulk)FinFET或是SOI FinFET(或類似技術(shù))中的隔離主動區(qū)制作。因此成本可大幅降低，以有利于多種用途(如嵌入式應(yīng)用)。

依據(jù)一實施例，接面二極管可由標準CMOS邏輯工藝建立且作為單次可編程元件的編程選擇器。此單次可編程元件可為電性熔絲(包括、內(nèi)連結(jié)、局部內(nèi)連結(jié)、接點/層間接點反熔絲、或柵極氧化物崩潰反熔絲等)。可編程電阻元素可具有散熱件以散熱或是加熱件以加熱，進而輔助可編程電阻元素的編程。若可編程電阻元素為電性熔絲，此電性熔絲可具有擴展區(qū)以輔助可編程電阻元素的編程。若可編程電阻元素為金屬熔絲，在編程路徑可制作至少一接點及/或多個層間接點(可使用一或多個跨接)，以產(chǎn)生更多焦耳熱并輔助編程。此跨接為導(dǎo)電性并可由金屬、金屬柵極、局部內(nèi)連接、多晶硅金屬制成。OTP元件可具有在記憶體陣列中耦接到至少一二極管的至少一OTP元素。二極管可由在CMOS的N阱中的P+及N+主動區(qū)制作，或是具有作為P及N端的隔離主動區(qū)。OTP元素可為多晶硅、金屬硅化多晶硅、金屬硅化物、多晶硅金屬、金屬、金屬合金、局部內(nèi)連接、熱隔離主動區(qū)、CMOS柵極、CMOS金屬柵極或上述組合。

本發(fā)明可以不同實施方式實現(xiàn)，包含方法、系統(tǒng)、元件或是裝置(包含使用者圖形界面及電腦可讀取媒介)。本發(fā)明的數(shù)個實施例敘述如下。

對于可編程電阻元件(programmable resistive device,PRD)記憶體的一實施例，其包含至少多個PRD單元，至少一PRD單元包含至少一PRD元素耦接至一第一電壓源線，及一編程選擇器耦接至此PRD元素及一第二電壓源線。此PRD元素的至少一部分包含至少一散熱件、加熱件或是擴展區(qū)以輔助編程。散熱件為建立在PRD元素內(nèi)部或鄰近PRD元素以提升散熱效果。加熱件可為在電流路徑的任何高電阻值材料以使PRD元素的溫度可升高。加熱件可包含作為跨接的多個內(nèi)連接及/或多個接點或?qū)娱g接點。擴展區(qū)為在PRD內(nèi)的一區(qū)域，且有減量電流或是沒有電流流過。經(jīng)由施加電壓到第一及第二電壓源線，此PRD元素可編程至不同的邏輯狀態(tài)。

依據(jù)一實施例的電子系統(tǒng)包含至少一處理器及一PRD記憶體操作性連接至此處理器。此PRD記憶體包含多個PRD單元。至少一PRD單元包含一PRD元素，操作性耦接到一第一電壓源線，及一編程選擇器耦合至此PRD元素及一第二電壓源線。此PRD元素操作性耦接至至少一散熱件、加熱件或是一擴展區(qū)以輔助編程。散熱件為建立在PRD元素內(nèi)部或鄰近PRD元素以提升散熱效果。加熱件可為在電流路徑的任何高電阻值材料以使PRD元素的溫度可升高。加熱件可包含作為跨接的多個內(nèi)連接及/或多個接點或?qū)娱g接點。擴展區(qū)為在PRD內(nèi)的一區(qū)域，且有減量電流或是沒有電流流過。經(jīng)由施加電壓到第一及第二電壓源線，此PRD元素可編程至不同的邏輯狀態(tài)。

依據(jù)一實施例，PRD記憶體的操作方法包含下列步驟：提供多數(shù)PRD單元，至少一PRD單元至少包含：(i)一PRD元素，操作性耦接到一第一電壓源線；(ii)一編程選擇器耦合至此PRD元素及一第二電壓源線；且(iii)此PRD元素操作性耦接至至少一散熱件、加熱件或是一擴展區(qū)以輔助編程。散熱件為建立在PRD元素內(nèi)部或鄰近PRD元素以提升散熱效果。加熱件可為在電流路徑的任何高電阻值材料以使PRD元素的溫度可升高。加熱件可包含作為跨接的多個內(nèi)連接及/或多個接點或?qū)娱g接點。擴展區(qū)為在PRD內(nèi)的一區(qū)域，且有減量電流或是沒有電流流過。經(jīng)由施加電壓到第一及第二電壓源線，此PRD元素可編程至不同的邏輯狀態(tài)。

依據(jù)一實施例，OTP記憶體包含多個OTP單元。至少一OTP單元至少包含：一OTP元素包含操作性耦接到一第一電壓源線的至少一電性熔絲；及一編程選擇器耦合至此OTP元素及一第二電壓源線。此電性熔絲的至少一部分具有一擴展區(qū)，有減量電流或是沒有電流流過。經(jīng)由施加電壓到第一及第二電壓源線，此擴展區(qū)有減量電流或是沒有電流流過。經(jīng)由施加電壓到第一及第二電壓源線及導(dǎo)通此編程選擇器，此OTP元素可編程至不同的邏輯狀態(tài)。

依據(jù)本發(fā)明一實施例，一電子系統(tǒng)包含：至少一處理器及一OTP記憶體操作性連接至此處理器。此OTP記憶體包含多個OTP單元。至少一OTP單元包含一OTP元素，此OTP元素包含操作性耦接到一第一電壓源線的一電性熔絲，及一編程選擇器耦合至此OTP元素及一第二電壓源線。此電性熔絲的至少一部分包含一擴展區(qū)，此擴展區(qū)有減量電流或是沒有電流流過。經(jīng)由施加電壓到第一及第二電壓源線及導(dǎo)通此編程選擇器，此OTP元素可編程至不同的邏輯狀態(tài)。

依據(jù)本發(fā)明一實施例，一操作OTP記憶體的操作方法包含下列步驟：提供多數(shù)OTP單元，至少一OTP單元至少包含：(i)一OTP元素包含操作性耦接到一第一電壓源線的至少一電性熔絲；(ii)一編程選擇器耦合至此OTP元素及一第二電壓源線；且(iii)此電性熔絲的至少一部分包含一擴展區(qū)，此擴展區(qū)有減量電流或是沒有電流流過；及經(jīng)由施加電壓到第一及第二電壓源線及導(dǎo)通此編程選擇器，此OTP元素可單次編程至不同的邏輯狀態(tài)。

依據(jù)本發(fā)明一實施例，一種可編程電阻元件(PRD)記憶體包含:多數(shù)可編程電阻元件單元，至少一可編程電阻元件單元包含：至少一可編程電阻元素(PRE)耦接至一第一電壓源線，及至少一金屬氧化物半導(dǎo)體(MOS)元件具有耦接至該可編程電阻元素的源極，耦接至一漏極的一主體，該漏極耦接至一第二電壓源線，及耦接至第三電壓源線的一柵極，其中經(jīng)由施加電壓至該第一、第二及/或第三電壓源線，可導(dǎo)通MOS的源極接面二極管或是MOS的通道以編程該可編程電阻元素至不同邏輯狀態(tài)。

依據(jù)本發(fā)明一實施例，一種電子系統(tǒng)，包含：一處理器；及一單次可編程(OTP)記憶體操作性連接到該處理器，該單次可編程記憶體包含：多個單次可編程電阻元件(PRD)單元，至少一單次可編程單元包含:一單次可編程元素(PRE)耦接至一第一電壓源線；及至少一金屬氧化物半導(dǎo)體(MOS)元件具有耦接至該可編程電阻元素的源極，耦接至一漏極的一主體，該漏極耦接到一第二電壓源線，及耦接至第三電壓源線的一柵極；其中經(jīng)由施加電壓至該第一、第二及/或第三電壓源線，可導(dǎo)通MOS的源極接面二極管或是MOS的通道以編程該可編程電阻元素至不同邏輯狀態(tài)；經(jīng)由施加電壓至該第一、第二及/或第三電壓源線導(dǎo)通MOS的源極接面二極管或是MOS的通道以讀取該可編程電阻元素的阻值為一邏輯狀態(tài)。

依據(jù)本發(fā)明一實施例，一種操作可編程電阻元件(PRD)記憶體的方法，包含：提供多數(shù)的可編程電阻元件(PRD)單元，至少一可編程電阻元件單元包含(i)一可編程電阻元素耦合到一第一電壓源線；及(ii)至少一MOS元件作為編程選擇器，具有一源極耦合到可編程電阻元素，一主體耦合到一漏極，該漏極耦合到一第二電壓源線，及一柵極耦合到一第三電壓源線；經(jīng)由施加電壓至該第一、第二及/或第三電壓源線，可導(dǎo)通MOS的源極接面二極管或是MOS的通道以編程該至少一可編程電阻元件單元；及經(jīng)由施加電壓至該第一、第二及/或第三電壓源線，可導(dǎo)通MOS的源極接面二極管或是MOS的通道以感測流經(jīng)該至少一可編程電阻元件單元的電流。

附圖說明

本發(fā)明將配合下列圖示進行詳細說明，類似的元件是以相似的圖號標示，該些圖示為：

圖1顯示一現(xiàn)有可編程電阻記憶體單元。

圖2顯示另一現(xiàn)有可編程電阻記憶體單元，且使用二極管作為編程選擇器。

圖3,4分別顯示由內(nèi)連接作為電性熔絲的范例；

圖5(a)顯示使用接面二極管的記憶體單元的方框圖。

圖5(a1)所示為一實例電性熔絲編程過程IV曲線特性。

圖5(b)顯示了另一接面二極管實施例的一截面圖，其當做編程選擇器并以STI隔離。

圖5(c)顯示了另一接面二極管實施例的一截面圖，其當做編程選擇器并以假CMOS柵極隔離。

圖5(d)顯示了另一接面二極管實施例的一截面圖，其當做編程選擇器并以SBL隔離。

圖6(a)所示另一實施例的橫截面，其中接面二極管被當編程選擇器，并采用在絕緣硅基體(SOI)技術(shù)的假CMOS柵極隔離。

圖6(a1)顯示一接面二極管的俯視圖，此接面二極管被當編程選擇器，并采用絕緣硅基體(SOI)或類似技術(shù)的假CMOS柵極做隔離。

圖6(a2)為一可編程電阻單元的俯視圖，此可編程電阻單元具有一電阻元素及作為編程選擇器的二極管，且二極管在隔離主動區(qū)以整件方式形成，而二極管兩端以假柵極隔離。

圖6(a3)為一肖特基二極管的俯視圖，此二極管具有STI隔離及作為編程選擇器。

圖6(a4)顯示本發(fā)明一實施例的肖特基二極管的俯視圖，此二極管具有CMOS柵極隔離及作為編程選擇器。

圖6(a5)顯示本發(fā)明一實施例的肖特基二極管的俯視圖，此二極管具有SBL隔離及作為編程選擇器。

圖6(b)顯示接面二極管實施例的一立體圖，該接面二極管為使用翅式場效應(yīng)晶體管(FinFET)技術(shù)的假CMOS柵極做隔離的編程選擇器。

圖6(c1)顯示以PMOS作為二極管(或是MOS)，以提供編程或讀取選擇器的實施例。

圖6(c2)顯示在圖6(c1)的單元剖視圖，以顯示使用PMOS作為二極管編程選擇器或是MOS讀取選擇器的編程/選擇路徑示意圖。

圖6(c3)進一步顯示如圖6(c1)所示的可編程電阻單元的操作狀態(tài)，該單元為使用PMOS作為二極管編程/讀取選擇器。

圖6(c4)進一步顯示圖如6(c1)所示的可編程電阻單元的操作狀態(tài)，該單元為使用PMOS作為MOS編程/讀取選擇器。

圖6(d1)顯示在熱隔離基體上制作的可編程電阻元件單元示意圖，該可編程電阻元件單元使用編程選擇器的假柵極作為PRD元素。

圖6(d2)顯示在熱隔離基體上制作的可編程電阻元件單元示意圖，該可編程電阻元件單元使用編程選擇器的MOS柵極作為PRD元素。

圖7(a1)顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用導(dǎo)熱但電絕緣的散熱件以耦接至陽極。

圖7(a2)顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用于主體下且接近陽極的一薄氧化物作為散熱件。

圖7(a3a)顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用于陽極下的一薄氧化物區(qū)作為散熱件。

圖7(a3b)顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用接近陽極的一薄氧化物區(qū)作為散熱件。

圖7(a3c)顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用擴展陽極的作為散熱件。

圖7(a3d)顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用一高電阻區(qū)域作為加熱件。

圖7(a3e)顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有在陰極的一擴展區(qū)。

圖7(a3f)顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有在陰極的一擴展區(qū)，且在陽極具有無邊界接點。

圖7(a3g)顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有在陰極的一擴展區(qū)，且在陽極的共用接點。

圖7(a4)顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有至少一凹口。

圖7(a5)顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有部分NMOS金屬柵極及部分PMOS金屬柵極。

圖7(b)顯示依據(jù)一電性熔絲單元的俯視圖，此電性熔絲單元具有一P+/N阱二極管及一毗連接點。

圖7(c)顯示依據(jù)一可編程電阻單元的俯視圖，此可編程電阻單元耦接至一接面二極管，此二極管具有一假CMOS柵極以作為P+及N+的隔離。

圖8為一實例的處理器系統(tǒng)。

具體實施方式

本發(fā)明的實施例系有關(guān)于使用P+/N阱接面二極管作為編程選擇器的可編程電阻元件。此二極管可包含在一N阱區(qū)的P+及N+主動區(qū)。藉由標準的CMOS工藝可輕易制作在N阱區(qū)的P+及N+主動區(qū)﹐本發(fā)明的可編程電阻元件可有效制作且降低成本。對于標準的SOI、FinFET或類似技術(shù)﹐隔離主動區(qū)可制作編程選擇器二極管或是可編程電阻元素。此可編程電阻元件亦可以包含在一電子系統(tǒng)內(nèi)。

在一或多個實施例中﹐接面二極管可用標準CMOS工藝制作﹐且作為單次可編程(One-Time Programmable,OTP)元件。單次可編程元件可包含電性熔絲作為可編程元件。電性熔絲的范例包含內(nèi)連接(interconnect)熔絲、局部內(nèi)連接(local interconnect)熔絲、接點/層間接點熔絲、接點/層間接點反熔絲或柵極氧化物崩潰反熔絲。在一可編程電阻元件(programmable resistive device,PRD)中可包含散熱件、加熱件、或擴展區(qū)以輔助編程。散熱件包含至少一導(dǎo)體﹐接近PRD元素或位于其內(nèi)以散熱。加熱件可包含在電流路徑的一高電阻值材料以產(chǎn)生熱。內(nèi)連接、局部內(nèi)連接、硅、多晶硅、金屬、導(dǎo)體、單一或多個接點或是層間接點都可作為加熱件。擴展區(qū)域為在PRD元素中沒有電流會流過或是減量電流流過的區(qū)域。若電性熔絲系使用金屬熔絲﹐在編程路徑可制作至少一接觸點及/或多個層間接點(可使用多個跨接)以經(jīng)由焦耳效應(yīng)產(chǎn)生熱量作為編程。跨接(jumper)為導(dǎo)電性且可由金屬、金屬柵極、內(nèi)連接或是局部內(nèi)連接形成。在記憶體單元中﹐OTP元件包含至少一OTP元素﹐其藕接到至少一二極管。二極管可由在CMOS阱內(nèi)的P+及N+主動區(qū)制作﹐或是制作于隔離式主動區(qū)(作為二極管P/N端)。OTP元素可為多晶硅、金屬硅化多晶硅、金屬硅化物、多晶硅金屬、金屬、金屬合金、局部內(nèi)連接、熱隔離主動區(qū)、CMOS柵極或其組合。

下面將配合圖示說明本發(fā)明實施例﹐然對此技術(shù)熟知者應(yīng)知本案范圍不限于說明的實施例。

圖5(a)顯示使用接面二極管的記憶體單元30的方框圖。此記憶體單元30包含電阻元件30a及一接面二極管30b。電阻元件30a耦接到接面二極管30b的陽極及高電壓V+；二極管30b的陰極則耦接到低電壓V-。依據(jù)一實施例﹐記憶體單元30為熔絲單元﹐其具有電阻元件30a以作為電性熔絲。接面二極管30b作為編程選擇器，其可用標準CMOS工藝的P+/N阱制成，且使用P型基材、或在SOI的隔離主動區(qū)，或是使用FinFET技術(shù)。作為陽極及陰極的P+及N+主動區(qū)即為CMOS元件的源極及漏極。N阱即為崁入PMOS元件的CMOS阱；再者，接面二極管也可由N+/P阱制成或是使用N型基材的CMOS工藝制作。電阻元件30a及接面二極管30b在電壓源V+及V-之間位置也可互換。在電壓源V+及V-之間以適當時間施加適當電壓，電阻元件30a可依據(jù)電壓大小及時間編程為高電阻或低電阻狀態(tài)，使記憶體單元30可編程為儲存數(shù)據(jù)(例如一位元資料)。二極管的P+和N+主動區(qū)可以使用假CMOS柵極，淺溝槽隔離(STI)，局部氧化(LOCOS)，或硅化物阻擋層(SBL)來隔離。

圖5(a1)所示為一實例電性熔絲編程過程的IV特性曲線。其IV曲線所展示的為電性熔絲施以一電壓源為X軸參數(shù)，其所對應(yīng)的響應(yīng)電流為Y軸參數(shù)。當電流非常低時，曲線的斜率為初始電阻的倒數(shù)。當電流增加時，由于焦耳熱的緣故，電阻也跟著增加；假設(shè)溫度系數(shù)是正的，可以看見曲線開始朝著X軸彎曲。在過了臨界電流(Icrit)的時候，由于破裂、分解或熔化，電子熔絲的電阻開始急劇變化甚至變成負值。傳統(tǒng)的電性熔絲編程方法是操作高于Icrit的電流，其物理模式像是爆炸，因此所得到的電阻是完全不可預(yù)期的。另一方面，假設(shè)操作電流低于Icrit，其寫入機制就僅為電遷移(electeomigration)方式。由于是電遷移的關(guān)系，寫入行為變得是易于控制且具確定性。電性熔絲可以多次接受脈沖方式進行編程，并且電阻是漸進式的隨脈沖施加而變化，直至符合要求的高電阻值可達成且被偵測為止。依據(jù)上述方式編程的電性熔絲，其編程后良率可為百分之百，且良率可以由編程前的制作缺陷所決定。圖5(a1)所示的IV特性曲線亦可以用于具有至少一OTP元素及一選擇器的OTP單元。再者，由上述方式編程的電性熔絲的編程狀態(tài)(是否有編程)，無法由光學(xué)顯微鏡或是掃描式電子顯微鏡(SEM)看得出來。

本發(fā)明提供一種編程電性熔絲的可靠方法，包含下列步驟：(a)使用一低編程電壓起始編程一OTP記憶體的一部分，逐漸增加編程電壓直至所有OTP單元可被編程且讀取確認，此電壓即被標示為編程電壓下限；(b)持續(xù)增加編程電壓以編程OTP單元的相同部分直到至少一OTP單元(不管是否已經(jīng)編程)已被讀取確認失敗，此電壓即被標示為編程電壓上限。此外，即可調(diào)整編程時間以重復(fù)上述步驟(a)及(b)直至下限、上限或一編程區(qū)間(上限及下限之間的電壓范圍)符合一標準值為止。電性熔絲的一可靠編程區(qū)間示于圖5(a1)。在界定編程區(qū)間后，其他的OTP單元可以在下限及上限間的電壓加以編程，且以一或多次電壓或電流脈沖方式。

本發(fā)明提供一種單元電流量測方式，包含下列步驟：(a)在編程模式，施加一電壓至一編程接腳VDDP，此電壓足夠低以不編程OTP單元；(b)避免VDDP提供電流至非為OTP記憶體陣列的OTP電路；(c)開啟(導(dǎo)通)待量測OTP單元的選擇器；(d)量測流經(jīng)VDDP的電流以作為被選擇OTP單元的單元電流。此方法可應(yīng)用于被編程或未編程的OTP單元。此方法亦可作為判斷OTP單元是否被編程的準則，只要使用代表已編程的最大單元電流及代表未編程的最小單元電流，以決定在界定特性時編程電壓的上下限。

電性熔絲單元可以作為說明關(guān)鍵實現(xiàn)概念的范例。圖5(b)顯示二極管32的橫截面，在可編程電阻元件里使用淺溝槽隔離的P+/N阱二極管做為編程選擇器。分別構(gòu)成二極管32的P和N終端的P+主動區(qū)33和N+主動區(qū)37就是在標準CMOS邏輯工藝里的PMOS和NMOS的源極或漏極。N+主動區(qū)37被耦合到N阱34，此N阱在標準CMOS邏輯工藝里嵌入PMOS。淺溝槽隔離36隔離不同元件的主動區(qū)。電阻元件(沒有顯示在圖5(b))，如電性熔絲，可以一端耦合到P+主動區(qū)33而另一端耦合到高電壓電源V+。為了編程這種可編程電阻式元件，高電壓加在V+，低電壓或接地電位施加到N+主動區(qū)37。因此，高電流通過熔絲元件和二極管32來編程電阻元件。

圖5(c)顯示了另一接面二極管32’實施例的一截面圖，其當做編程選擇器并以假CMOS柵極39’隔離。淺溝槽隔離36'提供其他主動區(qū)的隔離。主動區(qū)31'系以淺溝槽隔離36'來加以定義。這里的N+和P+主動區(qū)37'和33'進一步分別由假CMOS柵極39'、P+植入層38'和N+植入層(P+植入層38'的互補)混合來加以定義，構(gòu)成二極管32'的N和P端。假MOS柵極39'為標準CMOS工藝制作的CMOS柵極。假MOS柵極39'的寬度可選擇為CMOS柵極的最小寬度，且可小于兩倍的寬度。假MOS柵極39'也可以具有較厚的柵極氧化層用于輸出入端的晶體管。該二極管32’被制作成類似PMOS的元件，且包含了37'、39'、33'及34'作為源極、柵極、漏極和N阱；然而源極37’上覆蓋有N+植入層，而非真正的PMOS所覆蓋的P+植入層38'。假MOS柵極39'最好是偏壓在一固定的電壓，或是藕接到N+主動區(qū)37'，其目的為在制作過程中當作P+主動區(qū)33'和N+主動區(qū)37'之間的隔離。N+主動區(qū)37'被耦合到N阱34'，此阱在標準CMOS邏輯工藝里是嵌入PMOS的本體。P基體35'是P型硅的基體。電阻元件(圖5(c)中沒有顯示)，如電性熔絲，可以一端被耦合到P+區(qū)33'而另一端被耦合到一高電壓電源V+。為了編程這種可編程電阻元件，高電壓施加在V+，而低電壓或接地到N+主動區(qū)37'。因此，高電流流過熔絲元件與二極管32’來編程電阻元件。這實施例有比較小的小尺寸和低電阻。

圖5(d)所示另一實施例的橫截面，其中接面二極管32”以硅化物阻擋層(SBL)39”隔離并作為編程選擇器。圖5(d)類似圖5(c)，然而在圖5(c)里的假CMOS柵極39’被圖5(d)里的硅化物阻擋層39“所取代，以阻止硅化物生長在主動區(qū)31“的頂部。如果沒有假CMOS柵極或硅化物阻擋層，N+和P+主動區(qū)將由主動區(qū)域31“表面的金屬硅化物而被短路。

圖6(a)所示另一實施例的橫截面，其中接面二極管32”被當編程選擇器，并采用絕緣硅基體(SOI)、FinFET或其他類似的技術(shù)。在SOI技術(shù)中，基體35”是如二氧化硅或類似材料的絕緣體，此絕緣體有薄層硅阱生長在頂部。所有NMOS和PMOS都在硅阱里，由二氧化硅或類似的材料隔離彼此和基體35”。一主動區(qū)31”經(jīng)由假CMOS柵極39”、P+植入層38”和N+植入層(P+植入層38”的互補)的混合分為N+主動區(qū)37”、P+主動區(qū)33”和本體34”。此N+主動區(qū)37”和P+主動區(qū)33”分別構(gòu)成接面二極管32”的N端和P端。N+主動區(qū)37”及P+主動區(qū)33”可以分別和標準CMOS邏輯工藝里NMOS和PMOS的源極或漏極相同。同樣，假CMOS柵極39”可以和標準CMOS工藝建構(gòu)的CMOS柵極相同。假MOS柵極39”可以偏壓在一固定的電壓，其目的為在制作過程中當作P+主動區(qū)33”和N+主動區(qū)37”之間的隔離。假MOS柵極39”的寬度可變化，但依據(jù)實施例可接近CMOS柵極的最小柵極寬度，且可小于兩倍的最小柵極寬度。假MOS柵極39”也可有較厚柵極氧化層以承受較高電壓。N+主動區(qū)37”被耦合到低電壓V-。電阻元件(圖6(a)中沒有顯示)，如電性熔絲，可以一端被耦合到P+主動區(qū)33”而另一端被耦合到高電壓電源V+。為了編程這種電性熔絲存儲單元，高和低電壓分別施加在V+和V-，導(dǎo)通電流流過熔絲元件與接面二極管32”來編程電阻元件。CMOS隔離技術(shù)的其他實施例，如淺溝槽隔離(STI)，假CMOS柵極，或硅化物阻擋層(SBL)可在一至四邊或任何一邊，這可以很容易應(yīng)用到相應(yīng)的CMOS SOI技術(shù)。

圖6(a1)顯示一接面二極管832的俯視圖，其相對應(yīng)圖6(a)的剖面圖。此接面二極管832被當編程選擇器，并采用絕緣硅基體(SOI)、FinFET或其他類似的技術(shù)以自絕緣主動區(qū)制成。主動區(qū)831經(jīng)由假CMOS柵極839、P+植入層838和N+植入層(P+植入層838的互補)的混合分為N+主動區(qū)837、P+主動區(qū)833和本體(在假CMOS柵極839的下)。

圖6(a2)為一熔絲元件932的俯視圖，此熔絲元件932由一熔絲元素931-2、一二極管931-1及一接觸區(qū)931-3制成；該二極管931-1作為編程選擇器且在隔離主動區(qū)以整件(one piece)方式形成。該主動區(qū)931-1、931-2、931-3都是在相同結(jié)構(gòu)上建構(gòu)的隔離主動區(qū)，以作為熔絲元件932的二極管、熔絲元素及接觸區(qū)。隔離主動區(qū)931-1被假CMOS柵極939分成區(qū)域933和937，且該些區(qū)分別被P+植入層938和N+植入層(P+植入層938的互補)覆蓋以作為二極管931-1的P端及N端。P+區(qū)933耦接到熔絲元素931-2，其更連接到接觸區(qū)931-3。此接觸區(qū)931-3及二極管931-1的陰極接點可經(jīng)由一或多個接點耦接到V+及V-電源線。若在V+及V-分別施加高及低電壓，有電流會流過熔絲元素931-2以使其編程至高電阻狀態(tài)。依據(jù)一實施例，熔絲元素931-2可以全為N型或是P型。依據(jù)另一實施例，熔絲元素931-2可一半為P型一半為N型，使得熔絲元素931-2在讀取時類似反向偏壓的二極管。且在編程后頂端的金屬硅化物會被空乏。若沒有金屬硅化物，則此熔絲元素931-2(為OTP元素)可以N/P或是P/N二極管方式制作，以在正向或是反向偏壓時崩潰。在此實施例，OTP元素可以直接耦接至作為編程選擇器的二極管且其間并無任何接點，藉此降低單元面積及成本。

如圖6(a3)-(a5)所示，作為編程選擇器的二極管可由標準CMOS工藝的肖特基(Schottky)二極管制作。肖特基二極管是一種金屬－半導(dǎo)體接面二極管，而非一般由半導(dǎo)體P+及N+摻雜所構(gòu)成的接面二極管。肖特基二極管和接面二極管非常相似，且肖特基二極管的陽極系由金屬連接至輕摻雜N或P型，而一般接面半導(dǎo)體的陽極系由金屬連接至重摻雜N或P型。肖特基二極管的陽極可由任何金屬制成，如鋁、銅、金屬合金或是金屬硅化物。肖特基二極管的金屬陽極可連接至N阱中N+主動區(qū)或是P阱中P+主動區(qū)為陰極。肖特基二極管可由本體CMOS或是SOI CMOS、平面或是FinFET CMOS制成。本領(lǐng)域人員可知本發(fā)明范圍還包含不同工藝的肖特基二極管。

圖6(a3)顯示本發(fā)明一實施例的肖特基二極管530的俯視圖。肖特基二極管530形成于一N阱(未圖示)且具有主動區(qū)531(陰極)及主動區(qū)532(陽極)。主動區(qū)531被N+布植層533覆蓋且具有對外連接的接點535。主動區(qū)532未被N+或是P+布植層覆蓋，使其摻雜濃度與N阱的摻雜濃度大體相同。主動區(qū)532上有一金屬硅化物層以與硅產(chǎn)生肖特基能障，且進一步經(jīng)由陽極接點536連接到金屬538。一P+布植層534可覆蓋主動區(qū)532以降低漏電流。在其他實施例，此P+布植層534可以省略。

圖6(a4)顯示本發(fā)明一實施例的肖特基二極管530’的俯視圖。肖特基二極管530’形成于一N阱(未圖示)且具有主動區(qū)531’以崁入二極管的陽極及陰極。主動區(qū)531’被假柵極539’分成一中央陽極及兩個外側(cè)陰極。陰極被N+布植層533’覆蓋并具有對外連接的接點535’。中央陽極未被N+或是P+布植層覆蓋，使其摻雜濃度與N阱的摻雜濃度大體相同。中央陽極上有一金屬硅化物層以與硅產(chǎn)生肖特基能障，且進一步經(jīng)由陽極接點536’連接到金屬538’。一P+布植層534’可覆蓋部分中央陽極以降低漏電。依據(jù)其他實施例，N+布植層533’及P+布植層534’的邊界可落在陰極上。P+布植層534’在其他實施例可被省略。

圖6(a5)顯示本發(fā)明一實施例的肖特基二極管530”的俯視圖。肖特基二極管530”形成于一N阱(未圖示)且具有主動區(qū)531”以崁入二極管的陽極及陰極。主動區(qū)531”被硅化物阻擋層539”分成一中央陽極及兩個外側(cè)陰極。陰極被N+布植層533”覆蓋并具有對外連接的接點535”。中央陽極未被N+或是P+布植層覆蓋，使其摻雜濃度與N阱大體相同。中央陽極上有一金屬硅化物層以與硅產(chǎn)生肖特基能障，且進一步經(jīng)由陽極接點536”連接到金屬538”。一P+布植層534”可覆蓋中央陽極以降低漏電流。P+布植層534"在其他實施例可被省略。

圖6(b)顯示另一接面二極管45實施例的一截面圖，該接面二極管45為使用翅式場效應(yīng)晶體管(FinFET)技術(shù)的編程選擇器。FinFET是指翅式(fin)為基本的多柵極晶體管。FinFET技術(shù)類似傳統(tǒng)的CMOS，但是具有高而細的硅島，其升高在硅基體上以作為CMOS元件的主體。其主體像傳統(tǒng)CMOS，由多晶硅或非鋁金屬柵極分成源極，漏極和通道。主要的區(qū)別是在FinFET技術(shù)中，MOS元件的本體被提升到基板之上，島狀區(qū)高度的兩倍即約為通道的寬度，然而電流的流動方向仍然是在平行于硅的表面。圖6(b)顯示FinFET技術(shù)的實施例，硅基體35是個磊晶層，建在類似SOI絕緣層或其他高電阻硅基體之上。硅基體35可以被蝕刻成幾個高大的長方形島狀區(qū)31-1、31-2和31-3。經(jīng)由適當?shù)臇艠O氧化層成長，島狀區(qū)31-1、31-2及31-3可分別以MOS柵極39-1、39-2和39-3來覆蓋升高的島狀區(qū)的兩邊及定義源極和漏極區(qū)。源極和漏極區(qū)形成于島狀區(qū)31-1、31-2及31-3，然后填充硅/硅鍺，以形成延伸源極/漏極區(qū)域40-1,40-2，讓合并的源極和漏極面積大到足以放下接點。延伸源極/漏極區(qū)域40-1,40-2可由多晶硅、多晶硅/硅鍺、側(cè)向磊晶硅鍺或是選擇磊晶成長(SEG)硅/硅鍺制作。延伸源極/漏極區(qū)域40-1,40-2或是其他的隔離主動區(qū)可在島狀區(qū)旁邊或是島狀區(qū)末端成長或是沉積。在圖6(b)中，延伸源極/漏極區(qū)域40-1、40-2的填充區(qū)域只是用來說明及顯露橫截面，例如填充區(qū)域可以填充到島狀區(qū)31-1、31-2和31-3的最上方。在此實施例，主動區(qū)33-1,2,3和37-1,2,3分別被P+植入層38'和N+植入層(P+植入層38'的互補)覆蓋來構(gòu)成接面二極管45的P和N端，而不是像傳統(tǒng)FinFET的PMOS全部被P+植入層38'覆蓋。N+主動區(qū)37-1,2,3被耦合到低電壓電源V-。電阻元素(圖6(b)中沒有顯示)，如電性熔絲，一端被耦合到P+主動區(qū)33-1,2,3，另一端被耦合到高電壓電源V+。為了編程這種電性熔絲，高和低電壓分別施加在V+和V-上，以導(dǎo)通電流流過電阻元素與接面二極管45，進而編程電阻元件。CMOS主體技術(shù)隔離的其他實施例，如淺溝槽隔離(STI)、假CMOS柵極或硅化物阻擋層(SBL)，可以很容易應(yīng)用到相應(yīng)的FinFET技術(shù)。

圖6(a)及圖6(a1),圖6(a2)及圖6(b)分別顯示在完全或部分隔離主動區(qū)制作二極管(作為編程選擇器)或OTP元素的示意圖。作為編程選擇器的二極管可由如SOI或是FINFET的隔離主動區(qū)制成。隔離主動區(qū)可制作兩端有P+及N+布植(作為二極管的兩個終端)的二極管，此布植和CMOS元件的源極/漏極布植相同。此兩個終端之間可用假CMOS柵極或是硅化物阻擋層(SBL)做隔離及避免短路。在SBL隔離，SBL層可和N+及P+布植區(qū)重迭，且N+及P+布植區(qū)彼此有一間隔?？山逵烧{(diào)整此間隔的寬度及摻雜位準來調(diào)整二極管的崩潰電壓及漏電流。作為OTP元素的熔絲也可由隔離主動區(qū)制作。因為此OTP被熱隔離，于編程中所產(chǎn)生的熱難以排除，可有利于提高溫度以加速編程。OTP元素可為完全N+或P+布植。若在主動區(qū)頂部有金屬硅化物，此OTP元素可有部分N+布植、部分N+布植，使得OTP元素在讀取時類似反向偏壓的二極管。且在編程后頂端的金屬硅化物會被空乏。若沒有金屬硅化物，則此OTP元素可有部分N+布植、部分N+布植，使得OTP元素在讀取時類似將崩潰的二極管。在此兩例中，OTP元素或二極管可在隔離主動區(qū)的相同結(jié)構(gòu)中制作以節(jié)省面積。在SOI或FinFET SOI技術(shù)中，主動區(qū)可由二氧化硅或類似材料而與基體及其他主動區(qū)隔離。同樣的，在FINFET主體技術(shù)中，在同一硅基體的翅結(jié)構(gòu)制作的主動區(qū)在表面上彼此隔離，這些主動區(qū)可由延伸源極/漏極區(qū)域彼此耦接。

圖6(c1)顯示以PMOS作為二極管(或是MOS)，以提供編程或讀取選擇器的實施例?？删幊屉娮柙卧?70具有可編程電阻元素171耦接至一PMOS 177。此PMOS 177的柵極耦接至一讀取字元棒(WLRB)，漏極耦接至編程字元棒(WLPB)，源極耦接至可編程電阻元素171，而主體耦接至漏極。PMOS177的源極接面構(gòu)造可使此PMOS 177在對于選定單元編程時，可如二極管般操作。而且PMOS 177的源極接面或通道構(gòu)造可使此PMOS 177在對于讀取操作時，可如二極管或MOS選擇器般操作。

圖6(c2)顯示在圖6(c1)的單元剖視圖，以顯示使用PMOS作為二極管編程選擇器或是MOS讀取選擇器的編程/選擇路徑示意圖?？删幊屉娮柙卧?70’具有可編程電阻元素171’耦接至一PMOS，此PMOS具有源極172’、柵極173’、漏極174’、N阱176’及N阱接頭175’。此PMOS具有現(xiàn)有CMOS數(shù)字或是類比技術(shù)難以尋見的特殊導(dǎo)通模式，亦即將漏極174’位準拉到極低電壓(例如接地)以導(dǎo)通在源極172’的接面二極管，進而提供如虛線所示的編程。因為二極管的IV曲線依循指數(shù)法則而非MOS的平方法則，此種操作模式可提供更大電流以縮小單元尺寸及降低編程電壓。此PMOS可在讀取時導(dǎo)通以實現(xiàn)低電壓讀取。

圖6(c3)及圖6(c4)進一步顯示圖6(c1)及圖6(c2)圖示元件的操作狀態(tài)，以說明特殊單元的創(chuàng)新性。圖6(c3)顯示由二極管的編程及讀取狀態(tài)。在編程時，選定單元的WLPB耦接至極低電壓(例如接地)以導(dǎo)通源極接面二極管，而WLRB可耦接至VDDP(編程電壓)或是接地。未選定單元的WLPB及WLRB可都耦接至VDDP。在讀取時，選定單元的WLRB耦接至VDD核電壓或是接地，而WLPB耦接至接地以導(dǎo)通圖6(c1)所示PMOS 171的源極接面二極管。未選定單元的WLPB及WLRB都耦接到VDD。圖6(c1)顯示由MOS編程及讀取的狀態(tài)。此圖所示的操作模式與圖6(c3)所示者類似，除了選定單元的WLRB及WLPB在讀取及編程時分別耦接到0伏及VDD/VDDP之外。因此PMOS可在編程或是讀取時導(dǎo)通。此PMOS可以由傳統(tǒng)PMOS方式布局，然其操作電壓與現(xiàn)有PMOS極為不同。在其他實施例，也可以由二極管及/或MOS組合以進行編程或是讀取，亦即在一實施例由二極管編程而由MOS讀取。在另一實施例，對于不同資料以二極管及MOS在不同電流方向進行編程。在其他實施例，MOS可由較厚的氧化層(較核心元件厚)制作以承受較高電壓。

圖6(d1)顯示在熱隔離基體(如SOI或是多晶硅)上制作的可編程電阻元件(PRD)單元730示意圖。熱隔離基體的導(dǎo)熱性差，可編程電阻元素(PRE)可與編程選擇器的柵極共享而仍保有高編程效率。此單元730具有一PRE，其包含一主體731、陽極732及陰極733。PRE的主體731亦為假柵極二極管的柵極，此假柵極二極管具有主動區(qū)734、具有N+布植735及陰極接點737的陰極、及具有P+布植736及陽極接點738的陽極。此PRE的陰極由一金屬739而耦接至假柵極二極管的陽極。

圖6(d2)顯示在熱隔離基體(如SOI或是多晶硅)上制作的可編程電阻元件(PRD)單元730’示意圖。熱隔離基體的導(dǎo)熱性極差，可編程電阻元素(PRE)可與編程選擇器的柵極共享而仍保有高編程效率。此單元730’具有一PRE，其包含一主體731’、陽極732’及陰極733’。PRE的主體731’亦為MOS的柵極，此MOS具有主動區(qū)734’、具有被N+布植735’覆蓋漏極接點737’的漏極、及具有被P+布植736’覆蓋源極接點738’的源極。此PRE的陰極由一金屬739’而耦接至MOS的源極接點738’。類似圖6(c1)-(c4)的操作，可藉由導(dǎo)通MOS的源極接面二極管或晶體管的通道來編程或是讀取此PRD單元730’。

在圖6(d1)及圖6(d2)所示的PRD單元730，730’僅為說明用途。熱隔離基體可為SOI或是多晶硅基體。主動區(qū)可為硅、鍺、硅鍺、III V或是II VI半導(dǎo)體材料。PRE可為電性熔絲(包括反熔絲)、相變(PCM)薄膜、磁性穿透介面(MTJ)薄膜、電阻性記憶體(RRAM)薄膜等。PRE可與圖7(a1),7(a3a)-(a3c)所示的散熱件、圖7(a2),7(a3d)所示的加熱件或是圖7(a3e)-7(a3g)所示的擴展區(qū)一起制作。編程選擇器可為二極管或是MOS。MOS選擇器可由導(dǎo)通一MOS通道或一源極接面而進行編程或是讀取。本發(fā)明可有多種等校實施及組合，皆在本發(fā)明專利范圍內(nèi)。

圖7(a1)顯示一電性熔絲元素88”的俯視圖。此電性熔絲元素88”使用導(dǎo)熱但電絕緣的散熱件以耦接至陽極。此電性熔絲元素88”例如可使用如圖5(a)所示的電阻元素31a。此電性熔絲元素88”可包含一陽極89”、一陰極80”、一主體81”及一N+主動區(qū)83”。在P型基體的N+主動區(qū)83”系經(jīng)由金屬84”耦接至陽極89”。在此實施例中，N+主動區(qū)83”和導(dǎo)通路徑電絕緣(亦即N+/P次二極管為反向偏壓)，但和P型基體熱導(dǎo)通以作為散熱件。于其他實施例，此散熱件可以直接耦接到陽極89”而不需其他金屬或是內(nèi)連接。于其他實施例，此散熱件亦可耦接到一熔絲元素的主體、陰極及陽極的部分或是全部。此實施例的散熱件可提供加速編程的急劇熱梯度。在其他實施例，此主體可以彎折45度或是90度一次或是多次。

圖7(a2)顯示另一實施例的電性熔絲元素88’”俯視圖。此電性熔絲元素88’”和圖7(a1)所示者類似，但具有一較薄的氧化物區(qū)83”’，其作為在主體81”’之下及近陽極89”’的散熱件。此電性熔絲元素88”’例如可使用如圖5(a)所示的電阻元素30a。此電性熔絲元素88”’可包含一陽極89”’、一陰極80”’、一主體81”’及一接近陽極89”’的主動區(qū)83”’。主動區(qū)83”’位在主體81”’之下使得此區(qū)域的氧化層較其他區(qū)域薄(例如薄的柵極氧化物而非厚的STI氧化物)。在氧化物之上的主動區(qū)83”’可有效散熱以提供加速編程的熱梯度。依據(jù)其他實施例，薄氧化物區(qū)域83”’可在一熔絲元素的主體、陰極及陽極的部分或是全部下方，以作為散熱件可加速編程。

圖7(a3a)顯示另一實施例的電性熔絲元素198俯視圖。此電性熔絲元素198和圖7(a1)所示者類似，但具有一較薄的氧化物區(qū)193，位于陽極199兩側(cè)以提供另一形式的散熱件。此電性熔絲元素198例如可使用如圖5(a)所示的電阻元素30a。此電性熔絲元素198可包含一陽極199、一陰極190、一主體191及一接近陽極199的主動區(qū)193。主動區(qū)193位在陽極199之下使得此區(qū)域的氧化層較其他區(qū)域薄(例如薄的柵極氧化物而非厚的STI氧化物)。

圖7(a3b)顯示另一實施例的電性熔絲元素198’俯視圖。此電性熔絲元素198’和圖7(a1)所示者類似，但具有一較薄的氧化物區(qū)193’，近于陽極199’一側(cè)以提供另一形式的散熱件。此電性熔絲元素198’例如可使用如圖5(a)所示的電阻元素30a。此電性熔絲元素198’可包含一陽極199’、一陰極190’、一主體191’及一接近陽極199’的主動區(qū)193’。主動區(qū)193’接近陽極199’使得此區(qū)域的氧化層較其他區(qū)域薄(例如薄的柵極氧化物而非厚的STI氧化物)且可急速散熱以提供速編程的熱梯度。依據(jù)其他實施例，此薄氧化物區(qū)可接近一熔絲元素的主體、陰極或陽極的一側(cè)、兩側(cè)、三側(cè)、四側(cè)或是任意側(cè)以加速散熱。依據(jù)其他實施例，可提供至少一耦接至主動區(qū)(如主動區(qū)193’)的基體接點以避免閂鎖。在基體接點上的接點柱或金屬可作為另一種散熱件。

圖7(a3c)為另一實例的電性熔絲元素198”俯視圖，該電性熔絲元素198”和圖7(a1)所示者類似，但具有位于陰極的散熱件195”。此電性熔絲元素198”例如可使用如圖5(a)所示的電阻元素30a。此電性熔絲元素198”可包含一陰極199”、一陽極190”、一主體191”及一散熱件195”。依據(jù)其他實施例，此散熱件也可僅具有一邊而非兩邊以適當配合小單元空間，且其長度可以增減。依據(jù)其他實施例，此散熱件也可為陽極或是主體在一邊(或是兩邊)的一部分。在另一實施例，散熱件的長寬比可大于0.6或是大于設(shè)計線寬規(guī)則(design rule)所需最小值。

圖7(a3d)為另一實例的電性熔絲元素198”’俯視圖，該電性熔絲元素198”’和圖7(a1)所示者類似，但具有近于陰極的加熱件195”’。此電性熔絲元素198”’例如可使用如圖5(a)所示的電阻元素30a。此電性熔絲元素198”’可包含一陽極199”’、一陰極190”’、一主體191”’及一作為加熱件的高電阻區(qū)195”’。此高電阻區(qū)195”’可產(chǎn)生更多熱以協(xié)助編程此熔絲元素。依據(jù)一實施例，此加熱件可為未金屬硅化多晶硅或是未金屬硅化主動區(qū)以有較高電阻值。依據(jù)另一實施例，此加熱件可為彼此串接以增加電阻值的單一或多個接點/層間接點，以在編程路徑上產(chǎn)生更多的熱。加熱件195”’可以放置在熔絲元素的部分或全部的陰極、陽極、本體處。主動區(qū)197”’具有基體接點以避免閂鎖。在主動區(qū)197”’的接觸柱也可以作為散熱件。

圖7(a3e)顯示另一實施例的電性熔絲元素298俯視圖。此電性熔絲元素298和圖7(a1)所示者類似，但具有一在陰極的擴展區(qū)。此電性熔絲元素298可使用如圖5(a)所示的電阻元素30a。此電性熔絲元素298可包含一陰極299、一陽極290、一主體291及一擴展陰極區(qū)295。依據(jù)另一實施例，擴展陰極區(qū)295也可僅在主體291一邊以適合小單元空間，且其長度可以增減。更廣義而言，擴展陰極區(qū)可稱為擴展區(qū)，亦即擴展陰極區(qū)為擴展區(qū)一范例。依據(jù)另一實施例，擴展區(qū)可為陽極或是主體在一邊或是兩邊的一部分。依據(jù)另一實施例，擴展區(qū)的長寬比大于0.6。此擴展區(qū)系任何長于設(shè)計線寬規(guī)則(design rule)所需區(qū)域，且耦接至陽極、陰極或是主體有較小電流或是沒有電流。

圖7(a3f)顯示另一實施例的電性熔絲元素298’俯視圖，此電性熔絲元素298’具有在陰極部分的擴展區(qū)。此電性熔絲元素298’可包含一陰極299’、一陽極290’、一主體291’。此陰極299’具有接近主體291’一邊或是兩邊的擴展陰極區(qū)295’以輔助(亦即加速)編程。此擴展區(qū)295’為由最接近陰極或陽極接點延伸出來的熔絲元素部分，且長于設(shè)計線寬規(guī)則(design rule)所需區(qū)域。此電性熔絲元素298’的陽極290’接點也無邊界，亦即接點寬度大于其下的熔絲元素寬度。依據(jù)另一實施例，陰極接點也為無邊界，且/或陽極部分也有擴展區(qū)。

圖7(a3g)顯示另一實施例的電性熔絲元素298”俯視圖，此電性熔絲元素298”可包含一陰極299”、一陽極290”、一主體291”。此陰極299”具有接近主體291兩邊的擴展區(qū)295”以加速編程。此擴展區(qū)295”為由陰極及陽極接點延伸出來的熔絲元素部分且有較小電流或是沒有電流，或其長度長于設(shè)計線寬規(guī)則(design rule)所需長度。擴展區(qū)295”沿著電流路徑的的長寬比大于設(shè)計線寬規(guī)則(design rule)所需值，或是可大于0.6。陽極290’有一共用接點296”。由一金屬293”位于該共用接點296”之上，以使主體291’與主動區(qū)297”互連。依據(jù)一實施例，此擴展區(qū)可接近主體291”的一側(cè)，且/或接于陰極或是陽極。依據(jù)另一實施例，陽即可有擴展區(qū)，且/或陰極可有共用接點。

散熱件可提供加速編程的溫度梯度、如圖7(a1),7(a3a)-7(a3c)所示的散熱件為說明用途。一散熱件可為陽極、主體或陰極附近、下方或是上方的一側(cè)、兩側(cè)、三側(cè)、四側(cè)或任何側(cè)的薄氧化物區(qū)，以加速散熱。散熱件可為熔絲元素的陽極、主體或是陰極的一擴展區(qū)以加速散熱。散熱件也可為耦接至(接觸或是近于)熔絲元素的陽極、主體或是陰極的一或多個導(dǎo)體以加速散熱。散熱件也可為具有較大區(qū)域的陽極或是陰極(具有一或多個接點/層間接點)以加速散熱。散熱件也可為熔絲元素接近陰極、主體或是陽極的主動區(qū)(也可具有至少在主動區(qū)上的接觸柱)以加速散熱。具有共用接點的OTP單元(亦即用金屬使MOS柵極與主動區(qū)在單一接點互連)亦可視為對于MOS柵極的散熱件實施例，以使熱有效散入主動區(qū)。

如圖7(a3e)-7(a3g)所示的擴展區(qū)為由熔絲元素自接點或?qū)娱g接點的延伸出來部分，此部分可長于設(shè)計線寬規(guī)則(design rule)所需值且有減少或是沒有流經(jīng)電流，藉此加速編程。一擴展區(qū)(如45度或是90度的彎折且可包含多個構(gòu)件)可在熔絲元素陽極、主體或陰極一側(cè)、兩側(cè)、三側(cè)或、四側(cè)或任何側(cè)。一擴展區(qū)也可為輔助散熱的散熱件。雖然實施結(jié)構(gòu)可以很近似，散熱件及擴展區(qū)系基于不同物理機制以加速編程。一擴展區(qū)可作為散熱件，但是散熱件不一定是擴展區(qū)。本發(fā)明的實施例可以單獨或是組合實施。

在部分實施例，一熔絲元素的熱導(dǎo)(亦即熱損失)可因散熱件而增加20％至200％。相同的，一加熱件可增加更多熱以輔助熔絲元素編程。一加熱件(如圖7(a2)的元件83"'或是圖7(a3d)的元件195”’)通常為位在或近于熔絲元素的部分(或全部)陰極、主體或是陽極的高電阻值區(qū)以產(chǎn)生更多熱。一加熱件可由一或多個未金屬硅化多晶硅、未金屬硅化主動區(qū)，一或多個接點或?qū)娱g接點或其組合，或在編程路徑上的一或多個高電阻內(nèi)連接實現(xiàn)。加熱器的電阻值可為8Ω至200Ω；于某些實施例可為20Ω至100Ω。

具有散熱件、加熱件或擴展區(qū)的熔絲元素可由多晶硅、金屬硅化多晶硅、金屬硅化物、多晶硅金屬、金屬、金屬合金、金屬柵極、局部內(nèi)連接、第零層金屬(metal0)、熱隔離主動區(qū)或是CMOS柵極等制作。此外仍可有多種不同組合及變化以提供可散熱的散熱件、可產(chǎn)生熱的加熱件及協(xié)助編程的擴展區(qū)，此些組合及變化皆在本發(fā)明范圍內(nèi)。

圖7(a4)顯示依據(jù)另一實施例的電性熔絲元素98’的俯視圖。此電性熔絲元素98’和圖7(a1)所示者類示，除了在主體有至少一凹口以輔助編程。大體而言，此主體91’的一目標部分形成時可具有較小區(qū)域(例如較薄)，以形成凹口。此電性熔絲元素98’例如可用于圖5(a)所示的電阻元素30a。此電性熔絲元素98’包含一陽極99’、一陰極90’及一主體91’。此主體91’包含至少一凹口95’以在編程時使此熔絲元素可輕易斷裂。

圖7(a5)顯示依據(jù)另一實施例的電性熔絲元素98”的俯視圖。此電性熔絲元素98”和圖7(a1)所示者類示，除了此熔絲元素是部分NMOS金屬柵極及部分PMOS金屬柵極。此電性熔絲元素98”例如可用于圖5(a)所示的電阻元素30a。此電性熔絲元素98”包含一陽極99”、一陰極90”及分別由PMOS金屬柵極及NMOS金屬柵極制作的主體91”及93”。在相同的熔絲元素使用不同種類金屬，在編程時的升溫可產(chǎn)生具有大應(yīng)力的熱膨脹，藉此破裂此熔絲。

如圖7(a1)-7(a2),7(a3a)-7(a3g),7(a4)及7(a5)所示的OTP元素僅說明部分實施例。如前所述，此OTP元素可由任何內(nèi)連接制作，此內(nèi)連接包含但不限于多晶硅、金屬硅化多晶硅、金屬硅化物、局部內(nèi)連接、多晶硅金屬、金屬、金屬合金、金屬柵極、熱隔離主動區(qū)或是CMOS柵極，或上述的組合。多晶硅金屬是金屬－金屬氮化物－多晶硅(亦即W/WNx/Si)的夾心結(jié)構(gòu)，可用于降低多晶硅的電阻值。OTP元素可為N型、P型或是部分N及部分P型。每一OTP元素具有一陽極、一陰極及至少一主體。對于多晶硅/多晶硅金屬/局部內(nèi)連接金屬熔絲，陽極或陰極的接點數(shù)目可不超過兩個；對于金屬熔絲，陽極或陰極的接點數(shù)目可不超過四個。在其他實施例，陽極或陰極的接點數(shù)目可僅為一個。接點尺寸可大于OTP記憶體陣列外的至少一個接點尺寸。接點外圍可小于OTP記憶體陣列外的至少一個接點外圍。在其他實施例，外圍可為負值，亦即接點較其下的接觸面積寬，此為所謂的無邊界接點。主體的長寬比可為0.5-8，或在某些實施例可為2-6(多晶硅/局部內(nèi)連接/多晶硅金屬/金屬柵極主體)或為10或10以上(金屬主體)。除上述范例外，本發(fā)明的范圍還包含上述例子的組合及部分。

在高介電系數(shù)/金屬柵極CMOS工藝作為界定CMOS柵極及內(nèi)連接的多晶硅也可以用作OTP元素。OTP元素可為P型、N型或是部分N及部分P型。對于具有P+型及N+型摻雜的熔絲元素，編程前后的電阻比可被提升以在編程后建立一二極管，此熔絲元素如多晶硅、多晶硅金屬、熱隔離主動區(qū)、或是高介電系數(shù)/金屬柵極CMOS的金屬柵極。如果金屬柵極CMOS具有在金屬合金層之間的多晶硅夾心結(jié)構(gòu)，金屬合金層可被布局資料庫產(chǎn)生的光掩膜運作以在熔絲元素中產(chǎn)生一二極管。在SOI或類似SOI工藝中，一熔絲元素可自熱隔離主動區(qū)建立，使得熔絲元素可在主動區(qū)每一端被布植P+型、N+型或是部分N+及部分P+型雜質(zhì)。如果一熔絲元素系為部分N+及部分P+型雜質(zhì)，此熔絲元素特性類似反向偏壓的二極管，如同在頂部的金屬硅化物因為編程后而被空乏。在一實施例中，如果在主動區(qū)頂部沒有金屬硅化物，OTP元素也可自部分N+及部分P+型摻雜的隔離主動區(qū)建立，其特性類似在正向或是反向偏壓崩潰的二極管。若使用隔離主動區(qū)以建立OTP元素，此OTP元素可在單一主動島狀區(qū)與編程選擇二極管合并以減少使用區(qū)域。

對于可提供局部內(nèi)連接的工藝技術(shù)，局部內(nèi)連接可做OTP元素的部分或是全部。局部內(nèi)連接，也稱為第零層(M0)是一種在金屬硅化物工藝中產(chǎn)生的副產(chǎn)品，且可將多晶硅(或是MOS柵極)與主動區(qū)直接互連。在超越28nm的先進工藝，沿著硅表面的縮放進展遠較沿著高度方向來得快。因此CMOS柵極的長寬比(柵極高度與通道長度比)變得極高，造成在金屬1及源極/漏極或是CMOS柵極間的接點制作成本變高(如考量元件區(qū)域及成本)。局部內(nèi)連接可作為源極/漏極與CMOS柵極的中間內(nèi)連接、CMOS柵極與金屬1的中間內(nèi)連接、或是源極/漏極與與金屬1在一層或兩層的中間內(nèi)連接。依據(jù)一實施例，局部內(nèi)連接、CMOS柵極，或其組合可作為OTP元素。依據(jù)另一實施例，OTP元素及編程選擇器的一端可經(jīng)由局部內(nèi)連接而直接連接(不需任何接點)，以節(jié)省面積。因此，第零層可用于連接源極/漏極，來墊到金屬柵極相同的高度，以便金屬1來連接第零層和金屬柵極。本領(lǐng)域人員可知上述敘述僅為說明范例，本發(fā)明仍包含不同變化及等效方式，以在CMOS工藝制作電性熔絲、反熔絲元素或是編程選擇器。

圖7(b)及7(c)分別顯示不同隔離實施方式所制作的P+/N阱二極管及熔絲元件。若無隔離，P+及N+主動區(qū)會因在上面成長的金屬硅化物而短路。在單元的一至四邊或任意邊可由STI、假CMOS柵極、SBL或其組合以提供隔離。作為二極管P及N端的P+及N+主動區(qū)即為CMOS元件的源極及漏極。P+及N+主動區(qū)皆位于N阱，此N阱即為在標準CMOS工藝崁入PMOS的N阱。為簡化說明，圖7(b)及7(c)顯示在一P+主動區(qū)僅具有一N+主動區(qū)，然在多數(shù)阱的二極管N+主動區(qū)可共用。

圖7(b)顯示依據(jù)一實施例的一電性熔絲單元70的俯視圖，此電性熔絲單元70具有一P+/N阱二極管及一毗連接點。由STI隔離的主動區(qū)73及74分別被P+植入層77和N+植入層(P+植入層77的互補)覆蓋，以形成二極管70的P及N端。主動區(qū)73及74皆位于一N阱75，此N阱即為在標準CMOS工藝中崁入PMOS的阱。一熔絲元素72經(jīng)由一金屬76(在單一接點71中)耦接至P+主動區(qū)73。此接點71與傳統(tǒng)接點有顯著差異，一接點可經(jīng)由一金屬而連接熔絲元素而另一連接點則經(jīng)由P+主動區(qū)而連接此金屬。將一熔絲元素經(jīng)由在單一接點內(nèi)的一金屬而直接連接到一主動區(qū)，單元面積可大幅降低。毗連接點可大于一般接點，且可為一方形接點并具有約一般CMOS工藝的方形接點兩倍面積。本實施例的熔絲元素可由一CMOS柵極(包含多晶硅、金屬硅化多晶硅、多晶硅金屬、局部內(nèi)連接，或是非鋁金屬CMOS柵極)制成，以提供毗連接點。

圖7(c)顯示依據(jù)一實施例的一電性熔絲單元70”的俯視圖，此電性熔絲單元70具有一假MOS柵極78”以在N阱中作為P+及N+(作為二極管兩端)的隔離，及具有一電性熔絲元素72”。一主動區(qū)71”被一假MOS柵極78”分為上主動區(qū)73”及下主動區(qū)74”。上主動區(qū)73”及下主動區(qū)74”分別被P+植入層77”和N+植入層(P+植入層77”的互補)覆蓋。在單元70”中，此上主動區(qū)73”及下主動區(qū)74”構(gòu)成二極管的兩端。假MOS柵極(如一多晶硅)78”提供單元70”的二極管P+/N+區(qū)的隔離且可有一固定偏壓或耦合到二極管的陰極。此多晶硅78”為一在標準CMOS工藝的假MOS柵極，且可在先進金屬柵極CMOS工藝中為一金屬柵極。假MOS柵極的寬度可接近CMOS技術(shù)的最小柵極寬度。依據(jù)一實施例，假MOS柵極的寬度小于兩倍的CMOS技術(shù)最小柵極寬度。假MOS柵極也可由厚度大于核心元件的柵極氧化層厚度的柵極氧化層制作，以承受較高電壓。主動區(qū)71”位于一N阱75”，此N阱即為在標準CMOS工藝中崁入PMOS的阱。一熔絲元素72”在一端經(jīng)由一金屬76”耦接至P+主動區(qū)73”(經(jīng)由接點75”-2及75”-3)，在另一端耦接至一高電壓源線V+(經(jīng)由接點75”-1)。N+區(qū)域74”經(jīng)由接點75-4”耦接至一低電壓源線V-。依據(jù)一實施例，接點75”-1,2,3,4中至少有一個大于記憶體陣列外的接點，以降低阻值。當高及低電壓分別施加到V+及V-，有電流會流過此熔絲元素72”以將其編程于高電阻狀態(tài)。

圖8為一實例的處理器系統(tǒng)700。處理器系統(tǒng)700在一實例中包含在記憶體740的一可編程電阻元件744(例如在單元陣列742中)。處理器系統(tǒng)700舉例來說可以是電腦系統(tǒng)。電腦系統(tǒng)包含了中央處理器710，通過一個共同匯流排715進行通訊，包括各種記憶體與外圍設(shè)備(如I/O 720、硬碟730、CDROM750、記憶體740、與其他記憶體760)通訊。其他的記憶體760為傳統(tǒng)記憶體，譬如SRAM、DRAM、快閃記憶體，典型地通過記體體控制器連接至CPU 710。CPU 710通常是一個微處理器，一個數(shù)字信號處理器或其他可程式編輯數(shù)字邏輯元件。記憶體740以集成電路方式實現(xiàn)較佳，包含了具有至少一個可編程電阻元件744的記憶體陣列742。記憶體740一般可通過記憶體控制器界面連接到CPU 710。如果需要，記憶體740可與處理器(譬如CPU 710)結(jié)合在一個單一的集成電路中。

本發(fā)明可在一印刷電路板或是在一系統(tǒng)的一集成電路的部分或是全部實現(xiàn)?？删幊屉娮柙蔀槿劢z、反熔絲或是新的非揮發(fā)性記憶體。熔絲可為硅化或是非硅化的多晶硅熔絲，熱隔離主動區(qū)熔絲、局部內(nèi)連接熔絲、金屬熔絲、接點熔絲、層間接點熔絲、或是由CMOS柵極制作的熔絲。反熔絲可為柵極氧化物崩潰反熔絲、有介電質(zhì)在其間的接點或是層間接點反熔絲。新的非揮發(fā)性記憶體可為磁記憶體(MRAM)、導(dǎo)電橋隨機存取記憶體(CBRAM)、或是電阻式隨機存取記憶體(RRAM)。雖然編程機制不同，但是其邏輯狀態(tài)皆由不同電阻值界定。

上述的說明及圖示僅說明本發(fā)明實施例及其可達成特征及優(yōu)點。在不悖離本發(fā)明精神及范圍狀況下，上述實施例的工藝條件及結(jié)構(gòu)仍可變更或是替代。

本發(fā)明的諸多特征及優(yōu)點可由說明書清楚明了；本發(fā)明權(quán)利要求是涵括本發(fā)明所有特征及優(yōu)點。此外，熟悉本領(lǐng)域的技術(shù)人員當可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，本發(fā)明之范圍不應(yīng)限于說明書所述具體結(jié)構(gòu)及操作，這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護范圍。