本發(fā)明涉及模擬電路領(lǐng)域，尤其涉及一種內(nèi)容尋址存儲(chǔ)單元電路及其搜索和寫操作方法、存儲(chǔ)器。

背景技術(shù)：

內(nèi)容可尋址存儲(chǔ)器(英文全稱：Content Addressable Memory，縮寫：CAM)是一種特殊的存儲(chǔ)陣列。它通過(guò)將輸入數(shù)據(jù)與CAM中存儲(chǔ)的所有數(shù)據(jù)項(xiàng)同時(shí)進(jìn)行比較，迅速判斷出輸入數(shù)據(jù)是否與CAM中的存儲(chǔ)數(shù)據(jù)項(xiàng)相匹配，并給出匹配數(shù)據(jù)項(xiàng)的對(duì)應(yīng)地址和匹配信息。CAM以其高速查找、大容量等特點(diǎn)而被廣泛地應(yīng)用于電訊、網(wǎng)絡(luò)等領(lǐng)域。

憶阻器是是除電阻、電容、電感之外的第四種基本電路元件，它代表著電荷與磁通量之間的關(guān)系。憶阻器的電阻會(huì)隨著通過(guò)的電流量而改變，即使電流停止，憶阻器的電阻仍然會(huì)停留在之前的值，直到接受到反向的電流它才會(huì)被推回去。憶阻器的高阻態(tài)和低阻態(tài)可以用來(lái)存儲(chǔ)“0”和“1”，用于信息存儲(chǔ)，具有非易失性、低功耗、高速、高集成度等優(yōu)點(diǎn)。將憶阻器和CAM結(jié)合起來(lái)，用憶阻器充當(dāng)CAM的存儲(chǔ)材料，可以使CAM在掉電時(shí)仍能保存數(shù)據(jù)，使其功耗大幅度降低。

請(qǐng)參閱圖1，圖1為現(xiàn)有的一種基于憶阻器的內(nèi)容存儲(chǔ)單元的結(jié)構(gòu)示意圖。如圖1所示，MOS管T5、T3、T4、T6的源極和漏極依次串聯(lián)，其中，T5的源極和數(shù)據(jù)線D/S相連，T6的漏極和數(shù)據(jù)線相連。T5和T6的柵極分別和搜索數(shù)據(jù)線SS相連。T3的柵極同時(shí)和T1的源極、憶阻器2的一端相連。T4的柵極同時(shí)和T2的源極、憶阻器3的一端相連。T1的柵極和T2的柵極分別和寫信號(hào)線WS相連。T1的漏極和數(shù)據(jù)線D/S相連，T2的漏極和數(shù)據(jù)線相連。憶阻器2的另一端和憶阻器3的另一端分別和公共電壓線VL相連。匹配線ML和輸出線ML(n+1)分別和MOS管T7的源極和漏極相連，且T7的柵極同時(shí)和T3的漏極、T4的源極相連。

下面對(duì)圖1所示電路的工作過(guò)程進(jìn)行描述。

在寫操作中，搜索信號(hào)線SS輸入低電平，使得MOS管T4和T5截止。 寫信號(hào)線WS輸入高電平，使得MOS管T1和T2導(dǎo)通，此時(shí)數(shù)據(jù)線D/S和D/S通過(guò)MOS管T1和T2改變憶阻器2和3的阻值，以進(jìn)行寫操作存儲(chǔ)數(shù)據(jù)。

在讀操作中，寫信號(hào)線WS輸入低電平，使得MOS管T1和T2截止。搜索信號(hào)線SS輸入高電平，使得MOS管T4和T5導(dǎo)通。公共電壓線VL的電位設(shè)置為V_DD/2。根據(jù)憶阻器之前存入的數(shù)據(jù)(用高低阻值表示)來(lái)決定是MOS管T3還是T4導(dǎo)通。若T3導(dǎo)通則MOS管T7的柵極的電位就為數(shù)據(jù)線D/S上的電壓，若T4導(dǎo)通則MOS管T7的柵極的電位為數(shù)據(jù)線D/S上的電壓。綜上所述，當(dāng)憶阻器存儲(chǔ)的電壓和數(shù)據(jù)線上的電壓一致，則MOS管T7柵極的電壓為高電平，MOS管T7導(dǎo)通ML(n)端的電流會(huì)傳遞到ML(n+1)端，反之則不能。

然而，在該種電路方案中，使用的MOS管較多，使得布線復(fù)雜，增加了系統(tǒng)的功耗和制造成本。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例提供了一種結(jié)構(gòu)簡(jiǎn)單的內(nèi)容尋址存儲(chǔ)單元電路。

第一方面，提供一種內(nèi)容尋址存儲(chǔ)單元電路，所述電路包括：第一憶阻器(ME1)、第二憶阻器(ME2)、搜索信號(hào)線(SS)、寫信號(hào)線(WS)、匹配線(WL)、輸出線(OP)、第一數(shù)據(jù)線(D/S)、第二數(shù)據(jù)線公共電壓線(VL)、第一晶體管(M1)、第二晶體管(M2)、第三晶體管(M3)；

所述第一憶阻器(ME1)的一端和所述第二憶阻器(ME2)的一端相連，且相連處為分壓點(diǎn)；所述第一憶阻器(ME1)的另一端與所述第一數(shù)據(jù)線(D/S)相連，所述第二憶阻器(ME2)的另一端與所述第二數(shù)據(jù)線相連；

所述分壓點(diǎn)、所述公共電壓線(VL)和所述寫信號(hào)線(WS)分別與所述第一晶體管(M1)相連，所述寫信號(hào)線(WS)的輸出用于控制所述分壓點(diǎn)與所述公共電壓線(VL)之間的導(dǎo)通與斷開；

所述分壓點(diǎn)、所述搜索信號(hào)線(SS)、所述第三晶體管(M3)分別與所述第二晶體管(M2)相連，所述搜索信號(hào)線的輸出用于控制所述分壓點(diǎn)與所述第三晶體管(M3)之間的導(dǎo)通與斷開；

所述匹配線(WL)、所述輸出線和所述第二晶體管(M2)分別與所述第三晶體管(M3)相連，所述第二晶體管(M2)的輸出用于控制所述匹配線(WL) 與所述輸出線的導(dǎo)通與斷開。

結(jié)合第一方面，在第一方面的第一種實(shí)現(xiàn)方式中，所述電路還包括第四晶體管(M)，用于與所述匹配線(WL)和所述輸出線相連，用于控制所述匹配線(WL)與所述輸出線OP的導(dǎo)通與斷開。

結(jié)合第一方面，在第一方面的第二種實(shí)現(xiàn)方式中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)的正端相連，或者，所述第一憶阻器(ME1)的負(fù)端和所述第二憶阻器(ME2)的負(fù)端相連。

結(jié)合第一方面，在第一方面的第三種實(shí)現(xiàn)方式中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)負(fù)端相連，或者，所述第一憶阻器(ME1)的負(fù)端和所述第二憶阻器(ME2)正端相連。

第二方面，提供一種存儲(chǔ)器，其特征在于，包括如上述任一項(xiàng)所述的內(nèi)容尋址存儲(chǔ)單元電路。

第三方面，提供一種基于第一方面所述的內(nèi)容尋址存儲(chǔ)單元電路的寫操作方法，所述方法包括：

輸入電壓至所述搜索信號(hào)線(SS)，使得所述分壓點(diǎn)和所述第三晶體管(M3)之間斷開；

輸入電壓至所述寫信號(hào)線(WS)，使得所述分壓點(diǎn)和所述公共電壓線(VL)之間導(dǎo)通；

分別輸入電壓至所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線且通過(guò)所述公共電壓線輸入電壓至所述分壓點(diǎn)，使得所述第一憶阻器(ME1)和所述第二憶阻器(ME2)中的其中一個(gè)阻值大于另一個(gè)阻值的預(yù)置倍數(shù)，其中，所述預(yù)置倍數(shù)大于1倍。

結(jié)合第三方面，在第三方面的第一種實(shí)現(xiàn)方式中，所述內(nèi)容尋址存儲(chǔ)單元電路中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)的正端相連，或者，所述第一憶阻器(ME1)的負(fù)端和所述第二憶阻器(ME2)的負(fù)端相連；

所述第一數(shù)據(jù)線(D/S)、所述公共電壓線(VL)、所述第二數(shù)據(jù)線上的電壓依次降低或者依次升高。

結(jié)合第三方面的第一種實(shí)現(xiàn)方式，在第三方面的第二種實(shí)現(xiàn)方式中，所 述公共電壓線(VL)上的電壓為所述第一數(shù)據(jù)線(D/S)上的電壓與所述第二數(shù)據(jù)線上的電壓的平均值。

結(jié)合第三方面，在第三方面的第三種實(shí)現(xiàn)方式中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)負(fù)端相連，或者，所述第一憶阻器(ME1)的負(fù)端和所述第二憶阻器(ME2)正端相連；

所述第一數(shù)據(jù)線(D/S)和所述第二數(shù)據(jù)線上的電壓均大于或者均小于所述公共電壓線(VL)上的電壓。

第四方面，提供一種基于第一方面所述的內(nèi)容尋址存儲(chǔ)單元電路的搜索操作方法，所述方法包括：

輸入電壓至所述寫信號(hào)線(WS)，使得所述分壓點(diǎn)和所述公共電壓線(VL)之間斷開；

輸入高電平至所述匹配線WL；

分別輸入電壓至所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線其中所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線的其中一個(gè)的電壓為高電平，另一個(gè)的電壓為低電平，使得所述分壓點(diǎn)A處形成高電平或者低電平；

輸入電壓至所述搜索信號(hào)線(SS)，使得所述分壓點(diǎn)和所述第三晶體管(M3)之間導(dǎo)通；

當(dāng)所述輸出線OP輸出高電平時(shí)，確定讀取到所述內(nèi)容尋址存儲(chǔ)單元電路存儲(chǔ)的數(shù)據(jù)為0和1之間的一個(gè)，否則確定讀取到所述內(nèi)容尋址存儲(chǔ)單元電路存儲(chǔ)的數(shù)據(jù)為0和1之間的另一個(gè)。

結(jié)合第四方面，在第四方面的第一種實(shí)現(xiàn)方式中，所述輸入電壓至所述搜索信號(hào)線(SS)，使得所述分壓點(diǎn)和所述第三晶體管(M3)之間導(dǎo)通，之前還包括：

輸入電壓至所述搜索信號(hào)線(SS)，使得所述分壓點(diǎn)和所述第三晶體管(M3)之間斷開。從以上技術(shù)方案可以看出，本發(fā)明實(shí)施例具有以下優(yōu)點(diǎn)：

本發(fā)明中，內(nèi)容尋址存儲(chǔ)單元電路的結(jié)構(gòu)布線簡(jiǎn)單，降低了內(nèi)容尋址存儲(chǔ)單元電路的功耗和制作成本。

附圖說(shuō)明

圖1為現(xiàn)有的一種內(nèi)容尋址存儲(chǔ)單元電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明的內(nèi)容尋址存儲(chǔ)單元電路的一種實(shí)施例的結(jié)構(gòu)示意圖；

圖3為基于圖2所示內(nèi)容尋址存儲(chǔ)單元電路的寫操作的流程示意圖；

圖4為基于圖2所示內(nèi)容尋址存儲(chǔ)單元電路的搜索操作的流程示意圖。

具體實(shí)施方式

為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分的實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都應(yīng)當(dāng)屬于本發(fā)明保護(hù)的范圍。

本發(fā)明的說(shuō)明書和權(quán)利要求書及上述附圖中的術(shù)語(yǔ)“包括”和“具有”以及它們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過(guò)程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出的那些步驟或單元，而是可包括沒(méi)有清楚地列出的或?qū)τ谶@些過(guò)程、方法、系統(tǒng)、產(chǎn)品或設(shè)備固有的其它步驟或單元。

如圖2所示，圖2為本發(fā)明的內(nèi)容尋址存儲(chǔ)單元電路的一種實(shí)施例的結(jié)構(gòu)示意圖。

如圖2所示，本實(shí)施例中的單元電路包括第一憶阻器ME1、第二憶阻器ME2、搜索信號(hào)線SS、寫信號(hào)線WS、匹配線WL、輸出線、第一數(shù)據(jù)線D/S、第二數(shù)據(jù)線公共電壓線VL、第一晶體管M1、第二晶體管M2、第三晶體管M3。

所述第一憶阻器ME1的一端和所述第二憶阻器ME2的一端相連。為描述方便，將第一憶阻器ME1和第二憶阻器ME2的相連處稱為分壓點(diǎn)A。所述第一憶阻器ME1的另一端與所述第一數(shù)據(jù)線D/S相連，所述第二憶阻器ME2的另一端與所述第二數(shù)據(jù)線相連。

所述分壓點(diǎn)A、所述公共電壓線VL和所述寫信號(hào)線WS分別與所述第一晶體管M1相連，所述寫信號(hào)線WS的輸出用于控制所述分壓點(diǎn)A與所述公共電壓線VL之間的導(dǎo)通與斷開。

所述分壓點(diǎn)A、所述搜索信號(hào)線SS、所述第三晶體管M3分別與所述第二晶體管M2相連，所述搜索信號(hào)線SS的輸出用于控制所述分壓點(diǎn)A與所述 第三晶體管M3之間的導(dǎo)通與斷開。

所述匹配線WL、所述輸出線和所述第二晶體管M2分別與所述第三晶體管M3相連，所述第二晶體管M2的輸出用于控制所述匹配線WL與所述輸出線的導(dǎo)通與斷開。

本實(shí)施例中，第一憶阻器ME1和所述第二憶阻器ME2相連的結(jié)構(gòu)方式有多種。

例如，所述第一憶阻器ME1和所述第二憶阻器ME2相同一端相連。如圖2所示，憶阻器有黑邊的一端稱為負(fù)端，另一端稱為正端。在圖2中，所述第一憶阻器ME1的正端與所述第二憶阻器ME2的正端相連?；蛘撸瑢?shí)際應(yīng)用中，也可以是第一憶阻器ME1的負(fù)端與所述第二憶阻器ME2的負(fù)端相連。

例如，所述第一憶阻器ME1和所述第二憶阻器ME2不同的一端相連。所述第一數(shù)據(jù)線D/S和所述第二數(shù)據(jù)線上的電壓均大于或者均小于所述公共電壓線VL上的電壓。這樣，所述第一數(shù)據(jù)線D/S到分壓點(diǎn)A之間形成的電勢(shì)差的方向，與分壓點(diǎn)A到第二數(shù)據(jù)線之間形成的電勢(shì)差的方向相反。由于第一憶阻器ME1和第二憶阻器ME2不同的一端相連，那么相反方向的電勢(shì)差會(huì)使得其中一個(gè)憶阻器的電阻變大，使得另一個(gè)憶阻器的電阻變小。

可選的，本實(shí)施例中，所述電路還包括第四晶體管M，用于與所述匹配線WL和所述輸出線OP相連，用于控制所述匹配線WL與所述輸出線OP的導(dǎo)通與斷開。這樣，可以實(shí)現(xiàn)電路的三態(tài)功能。具體的，輸入高電平至所述匹配線WL；輸入電壓至所述第四晶體管M，使得所述匹配線WL與所述輸出線之間導(dǎo)通。這樣，輸出線OP可以直接輸出高電平。

例如，當(dāng)?shù)谒木w管M為MOS管時(shí)，第四MOS管M的源極和漏極分別與匹配線WL和輸出線OP相連。輸入高電平至第四MOS管M的柵極，使得匹配線WL與所述輸出線之間導(dǎo)通，輸出線OP直接輸出高電平。

本實(shí)施例中，晶體管可以是場(chǎng)效應(yīng)管、三極管或者其他晶體管，在此不作限制。為方便理解，下面以MOS管為例對(duì)本實(shí)施例中的電路結(jié)構(gòu)進(jìn)行詳細(xì)描述。

具體的，第一MOS管M1的柵極與寫信號(hào)線WS相連，源極與公共電壓 線VL相連，漏極與分壓點(diǎn)A相連。第二MOS管M2的柵極與搜索信號(hào)線SS相連，源極與分壓點(diǎn)A相連，漏極與第三MOS管M3的柵極相連。第三MOS管M3的漏極與匹配線WL相連，源極與輸出線相連。

圖2所示的內(nèi)容尋址存儲(chǔ)單元電路的操作方法包括寫操作和搜索操作。下面對(duì)圖2所示電路的寫操作工作流程進(jìn)行描述。

如圖3所示，圖3為基于圖2所示內(nèi)容尋址存儲(chǔ)單元電路的寫操作的流程示意圖。本實(shí)施例中，該操作方法包括：

301、輸入電壓至所述搜索信號(hào)線SS，使得分壓點(diǎn)A和第三晶體管M3之間斷開。

具體的，當(dāng)?shù)诙w管M2為NMOS管時(shí)，輸入低電平至搜索信號(hào)線SS，使得第二NMOS管M2的源極和漏極之間斷開，進(jìn)而使得分壓點(diǎn)A和第三晶體管M3之間斷開。

302、輸入電壓至所述寫信號(hào)線WS，使得分壓點(diǎn)A和公共電壓線VL之間導(dǎo)通。

具體的，當(dāng)?shù)谝痪w管M1為NMOS管時(shí)，輸入高電平至寫信號(hào)線WS，使得第一NMOS管M1的源極和漏極之間導(dǎo)通，這樣，公共電壓線VL的電壓可以將分壓點(diǎn)A的電壓鉗制住。

303、分別輸入電壓至第一數(shù)據(jù)線D/S、第二數(shù)據(jù)線且通過(guò)公共電壓線輸入電壓至分壓點(diǎn)A，使得所述第一憶阻器ME1和所述第二憶阻器ME2中的其中一個(gè)阻值大于另一個(gè)阻值的預(yù)置倍數(shù)，其中，該預(yù)置倍數(shù)大于1倍。

本實(shí)施例中，根據(jù)憶阻器電阻不同將憶阻器定義為代表不同的邏輯值。例如，當(dāng)憶阻器的阻值高于第一預(yù)置數(shù)值時(shí)，將憶阻器定義為代表邏輯“0”，當(dāng)憶阻器的阻值低于第二預(yù)置數(shù)值時(shí)，將憶阻器定義為代表邏輯“1”?；蛘?，當(dāng)憶阻器的阻值高于第一預(yù)置數(shù)值時(shí)，將憶阻器定義為代表邏輯“1”，當(dāng)憶阻器的阻值低于第二預(yù)置數(shù)值時(shí)，將憶阻器定義為代表邏輯“0”。其中，第一預(yù)置數(shù)值大于第二預(yù)置數(shù)值。這樣，當(dāng)將第一憶阻器M1和第二憶阻器M2表示“10”時(shí)，內(nèi)容尋址存儲(chǔ)單元電路內(nèi)存儲(chǔ)的數(shù)據(jù)為0和1之間的一個(gè)，當(dāng)?shù)谝粦涀杵鱉1和第二憶阻器M2表示“01”時(shí)，內(nèi)容尋址存儲(chǔ)單元電路內(nèi)存儲(chǔ)的數(shù)據(jù)為0和1之間的另一個(gè)。

下面以當(dāng)憶阻器的阻值高于第一預(yù)置數(shù)值時(shí)表示邏輯“0”，當(dāng)憶阻器的阻值低于第二預(yù)置數(shù)值時(shí)表示邏輯“1”，且第一憶阻器M1和第二憶阻器M2表示“01”時(shí)，內(nèi)容尋址存儲(chǔ)單元電路內(nèi)存儲(chǔ)的數(shù)據(jù)為0為例進(jìn)行描述。

具體的，第一憶阻器M1和第二憶阻器M2分別包括正端和負(fù)端，其中第一憶阻器M1的正端和第二憶阻器M2的正端相連，或者，第一憶阻器M1的負(fù)端和第二憶阻器M2的負(fù)端相連。所述第一數(shù)據(jù)線(D/S)、所述公共電壓線(VL)、所述第二數(shù)據(jù)線上的電壓依次降低或者依次升高。例如，公共電壓線(VL)上的電壓為所述第一數(shù)據(jù)線(D/S)上的電壓與所述第二數(shù)據(jù)線上的電壓的平均值。。

由于第一數(shù)據(jù)線D/S到分壓點(diǎn)A的電勢(shì)差，和分壓點(diǎn)A到第二數(shù)據(jù)線的電勢(shì)差的方向相同，而第一憶阻器M1和第二電阻器M2的正端指向負(fù)端的方向相反，因此，第一憶阻器M1形成高電阻，第二憶阻器M2形成低電阻，也即第一憶阻器M1表示邏輯“0”，第二憶阻器M2表示邏輯“1”，以在內(nèi)容尋址存儲(chǔ)單元電路內(nèi)寫入數(shù)據(jù)“0”。或者，第一憶阻器M1形成低電阻，第二憶阻器M2形成高電阻，也即第一憶阻器M1表示邏輯“1”，第二憶阻器M2表示邏輯“0”，以在內(nèi)容尋址存儲(chǔ)單元電路內(nèi)寫入數(shù)據(jù)“1。

需注意的是，本實(shí)施例中的憶阻器的電阻只有在該憶阻器的兩端的壓差大于預(yù)定數(shù)值時(shí)才會(huì)改變。因此，本實(shí)施例中，所述第一數(shù)據(jù)線(D/S)、所述公共電壓線(VL)、所述第二數(shù)據(jù)線上的電壓的大小需能夠使得第一憶阻器M1和第二憶阻器M2的阻值發(fā)生改變，而且，需使得第一憶阻器M1和第二憶阻器M2中的其中一個(gè)的阻值大于另一個(gè)阻值的預(yù)置倍數(shù)，其中，該預(yù)置倍數(shù)大于1倍(具體原因以及預(yù)置倍數(shù)的具體數(shù)值在圖4所示實(shí)施例中進(jìn)行解釋。)

當(dāng)然，實(shí)際應(yīng)用中，公共電壓線輸入的電壓的電壓也可以不用位于第一數(shù)據(jù)線D/S輸入的電壓和第二數(shù)據(jù)線輸入的電壓之間，只要使得第一憶阻器和第二憶阻器兩端的壓差的方向相反，且第一憶阻器ME1兩端的壓差和第二憶阻器ME2兩端的壓差使得該兩個(gè)憶阻器的其中的一個(gè)阻值大于另一個(gè)阻值的預(yù)置倍數(shù)即可。

例如，當(dāng)?shù)谝粦涀杵鱉1的正端和第二憶阻器M2的負(fù)端相連，或者第一 憶阻器M1的負(fù)端和第二憶阻器M2的正端相連時(shí)，且所述第一數(shù)據(jù)線(D/S)和所述第二數(shù)據(jù)線上的電壓均大于或者均小于所述公共電壓線(VL)上的電壓時(shí)，由于第一憶阻器M1和第二憶阻器M2兩者的正端指向負(fù)端的方向相同，而第一憶阻器M1和第二憶阻器M2兩者的兩端壓差相反，因此，第一憶阻器M1和第二憶阻器M2中的其中一個(gè)的阻值大于另一個(gè)的阻值。當(dāng)然，第一憶阻器M1兩端的壓差以及第二憶阻器M2兩端的壓差需足夠大，以分別使得第一憶阻器M1的阻值和第二憶阻器M2中的阻值發(fā)生變化。

如圖4所示，圖4為基于圖2所示內(nèi)容尋址存儲(chǔ)單元電路的搜索操作的流程示意圖。本實(shí)施例中，該操作方法包括：

401、輸入電壓至所述寫信號(hào)線WS，使得分壓點(diǎn)A和公共電壓線VL之間斷開。

本實(shí)施例中，由于是對(duì)內(nèi)容尋址存儲(chǔ)單元電路內(nèi)的所存儲(chǔ)的數(shù)據(jù)進(jìn)行讀取，而不是寫入，因此先將分壓點(diǎn)A和公共電壓線VL之間斷開，以避免寫入數(shù)據(jù)。

具體的，當(dāng)?shù)谝痪w管M1為NMOS管時(shí)，輸入低電平至寫信號(hào)線WS，使得第一晶體管M1的源極和漏極之間斷開，進(jìn)而使得分壓點(diǎn)A和公共電壓線VL之間斷開。

402、輸入高電平至所述匹配線WL。

匹配線WL輸入高電平。第三晶體管M3控制這匹配線WL和輸出線OP之間的導(dǎo)通和斷開。當(dāng)導(dǎo)通時(shí)，輸出線OP輸出高電平，當(dāng)斷開時(shí)，輸出線OP輸出低電平。那么，可以用輸出線OP輸出高電平表示讀取到的數(shù)據(jù)和搜索的數(shù)據(jù)一致，輸出低電平表示讀取到的數(shù)據(jù)和搜索的數(shù)據(jù)不一致?；蛘撸幂敵鼍€OP輸出高電平表示讀取到的數(shù)據(jù)不一致，輸出低電平表示讀取到的數(shù)據(jù)和搜索的數(shù)據(jù)一致，在此不作限制。

403、分別輸入電壓至所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線其中所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線的其中一個(gè)的電壓為高電平，另一個(gè)的電壓為低電平，使得所述分壓點(diǎn)A處形成高電平或者低電平。

本實(shí)施例中，可以用輸入高電平至第一數(shù)據(jù)線(D/S)，且輸入低電平至第二數(shù)據(jù)線來(lái)表示搜素該內(nèi)容尋址存儲(chǔ)單元電路中存儲(chǔ)的數(shù)據(jù)是否為 1，用輸入低電平至第一數(shù)據(jù)線(D/S)，且輸入高電平至第二數(shù)據(jù)線來(lái)表示搜素該內(nèi)容尋址存儲(chǔ)單元電路中存儲(chǔ)的數(shù)據(jù)是否為0?；蛘?，也可以是用輸入高電平至第一數(shù)據(jù)線(D/S)，且輸入低電平至第二數(shù)據(jù)線來(lái)表示搜素該內(nèi)容尋址存儲(chǔ)單元電路中存儲(chǔ)的數(shù)據(jù)是否為0，用輸入低電平至第一數(shù)據(jù)線(D/S)，且輸入高電平至第二數(shù)據(jù)線來(lái)表示搜素該內(nèi)容尋址存儲(chǔ)單元電路中存儲(chǔ)的數(shù)據(jù)是否為1，在此不作限制。

本實(shí)施例中，通過(guò)輸入電壓至所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線使得分壓點(diǎn)A處形成電壓，且分壓點(diǎn)A處的電壓(為高電平或者低電平)決定了第三晶體管導(dǎo)通還是斷開。而由于第一憶阻器M1和第二憶阻器M2中的其中一個(gè)的阻值大于另一個(gè)阻值的預(yù)置倍數(shù)，因此可以通過(guò)對(duì)所述第一數(shù)據(jù)線(D/S)和第二數(shù)據(jù)線的電壓的設(shè)置，使得分壓點(diǎn)A處的電壓為高電平或者低電平。

需注意的是，由于所述第一數(shù)據(jù)線D/S和第二數(shù)據(jù)線的電壓是為了讀取內(nèi)容尋址存儲(chǔ)單元電路內(nèi)的數(shù)據(jù)，因此，所述第一數(shù)據(jù)線D/S和第二數(shù)據(jù)線上的電壓使得該兩個(gè)數(shù)據(jù)線之間的壓差不改變所述第一憶阻器M1和第二憶阻器M2的阻值。

404、輸入電壓至所述搜索信號(hào)線SS，使得所述分壓點(diǎn)和所述第三晶體管M3之間導(dǎo)通。

本實(shí)施例中，通過(guò)使得分壓點(diǎn)A和第三晶體管M3之間導(dǎo)通，由分壓點(diǎn)A處的電壓決定第三晶體管M3是導(dǎo)通還是斷開，也即由分壓點(diǎn)A的電壓決定匹配線WL上的高電平是否可以經(jīng)過(guò)輸出線OP輸出。

具體的，當(dāng)?shù)诙w管M2和第三晶體管M3為NMOS管時(shí)，輸入高電平至搜索信號(hào)線SS，使得第二晶體管M2的源極和漏極之間導(dǎo)通，進(jìn)而使得分壓點(diǎn)A和第三晶體管M3之間導(dǎo)通，以使得分壓點(diǎn)A的點(diǎn)入輸入第三NMOS管M3的柵極。

405、當(dāng)所述輸出線OP輸出所述高電平時(shí)，確定讀取到所述內(nèi)容尋址存儲(chǔ)單元電路存儲(chǔ)的數(shù)據(jù)為0和1之間的一個(gè)，否則確定讀取到所述內(nèi)容尋址存儲(chǔ)單元電路存儲(chǔ)的數(shù)據(jù)為0和1之間的另一個(gè)。

下面以第一憶阻器為高阻值且第二憶阻器為低阻值時(shí)表示內(nèi)容尋址存儲(chǔ) 單元電路存儲(chǔ)的數(shù)據(jù)為0，且第一數(shù)據(jù)線D/S輸入的電壓為低電平，第二數(shù)據(jù)線輸入的電壓為高電平時(shí)表示搜索的數(shù)據(jù)0進(jìn)行舉例描述。

當(dāng)圖2所示內(nèi)容尋址存儲(chǔ)單元電路中第一憶阻器的阻值大于第二憶阻器的阻值的預(yù)置倍數(shù)時(shí)(也即內(nèi)容尋址存儲(chǔ)單元電路中存儲(chǔ)的數(shù)據(jù)為0)：

若第一數(shù)據(jù)線D/S輸入低電平，第二數(shù)據(jù)線輸入高電平(也即要搜索的數(shù)據(jù)為0)，那么分壓點(diǎn)A處的電壓為高電平，因此第三NMOSM3導(dǎo)通，輸出線OP輸出高電平，也即當(dāng)搜索的數(shù)據(jù)和內(nèi)容尋址存儲(chǔ)單元電路內(nèi)存儲(chǔ)的數(shù)據(jù)相同時(shí)輸出高電平。

若第一數(shù)據(jù)線D/S輸入高電平，第二數(shù)據(jù)線輸入低電平(也即要搜索的數(shù)據(jù)為1)，那么分壓點(diǎn)A處的電壓為低電平，因此第三NMOS管M3斷開，輸出線OP輸出低電平，也即當(dāng)搜索的數(shù)據(jù)和內(nèi)容尋址存儲(chǔ)單元電路內(nèi)存儲(chǔ)的數(shù)據(jù)不相同時(shí)輸出低電平。

從圖2所示內(nèi)容尋址存儲(chǔ)單元電路的上述搜索工作過(guò)程中可看出，分壓點(diǎn)A處需形成高電平時(shí)，其中該高電平的具體電壓需使得第三NMOS管M3導(dǎo)通，分壓點(diǎn)A處需形成低電平時(shí)，該低電平的具體電壓需使得第三NMOS管M3斷開。而分壓點(diǎn)A處具體形成的電壓決定于第一憶阻器ME1和第二憶阻器ME2的阻值差異，因此，預(yù)置倍數(shù)的具體設(shè)置只要使得分壓點(diǎn)A處形成的高電平時(shí)的電壓高于第三NMOS管M3導(dǎo)通閾值，形成的低電平時(shí)的電壓低于第三NMOS管M3的導(dǎo)通閾值即可。同理，當(dāng)?shù)谌w管不是NMOS管而是其他晶體管時(shí)，預(yù)置倍數(shù)的設(shè)置原理同上。

可選的，本實(shí)施例中，在步驟404輸入電壓至所述搜索信號(hào)線SS，使得所述分壓點(diǎn)和所述第三晶體管M3之間導(dǎo)通，之前還包括：輸入電壓至所述搜索信號(hào)線SS，使得所述分壓點(diǎn)和所述第三晶體管M3之間斷開。這樣，可以先讓分壓點(diǎn)處的電壓穩(wěn)定下來(lái)后再導(dǎo)通分壓點(diǎn)和所述第三晶體管M3。

本發(fā)明還提供了一種存儲(chǔ)器，該存儲(chǔ)器包括本文中所描述的任意一種內(nèi)容尋址存儲(chǔ)單元電路。

所屬領(lǐng)域的技術(shù)人員可以清楚地了解到，為描述的方便和簡(jiǎn)潔，上述描述的系統(tǒng)，裝置和單元的具體工作過(guò)程，可以參考前述方法實(shí)施例中的對(duì)應(yīng)過(guò)程，在此不再贅述。

在本申請(qǐng)所提供的幾個(gè)實(shí)施例中，應(yīng)該理解到，所揭露的系統(tǒng)，裝置和方法，可以通過(guò)其它的方式實(shí)現(xiàn)。例如，以上所描述的裝置實(shí)施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實(shí)際實(shí)現(xiàn)時(shí)可以有另外的劃分方式，例如多個(gè)單元或組件可以結(jié)合或者可以集成到另一個(gè)系統(tǒng)，或一些特征可以忽略，或不執(zhí)行。另一點(diǎn)，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過(guò)一些接口，裝置或單元的間接耦合或通信連接，可以是電性，機(jī)械或其它的形式。

所述作為分離部件說(shuō)明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個(gè)地方，或者也可以分布到多個(gè)網(wǎng)絡(luò)單元上。可以根據(jù)實(shí)際的需要選擇其中的部分或者全部單元來(lái)實(shí)現(xiàn)本實(shí)施例方案的目的。

另外，在本發(fā)明各個(gè)實(shí)施例中的各功能單元可以集成在一個(gè)處理單元中，也可以是各個(gè)單元單獨(dú)物理存在，也可以兩個(gè)或兩個(gè)以上單元集成在一個(gè)單元中。上述集成的單元既可以采用硬件的形式實(shí)現(xiàn)，也可以采用軟件功能單元的形式實(shí)現(xiàn)。

所述集成的單元如果以軟件功能單元的形式實(shí)現(xiàn)并作為獨(dú)立的產(chǎn)品銷售或使用時(shí)，可以存儲(chǔ)在一個(gè)計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中?；谶@樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說(shuō)對(duì)現(xiàn)有技術(shù)做出貢獻(xiàn)的部分或者該技術(shù)方案的全部或部分可以以軟件產(chǎn)品的形式體現(xiàn)出來(lái)，該計(jì)算機(jī)軟件產(chǎn)品存儲(chǔ)在一個(gè)存儲(chǔ)介質(zhì)中，包括若干指令用以使得一臺(tái)計(jì)算機(jī)設(shè)備(可以是個(gè)人計(jì)算機(jī)，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個(gè)實(shí)施例所述方法的全部或部分步驟。而前述的存儲(chǔ)介質(zhì)包括：U盤、移動(dòng)硬盤、只讀存儲(chǔ)器(ROM，Read-Only Memory)、隨機(jī)存取存儲(chǔ)器(RAM，Random Access Memory)、磁碟或者光盤等各種可以存儲(chǔ)程序代碼的介質(zhì)。

以上所述，以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。