本申請要求2015年5月29日提交的申請?zhí)枮?0-2015-0076000的韓國專利申請的優(yōu)先權(quán)，其整個公開通過引用整體合并于此。

技術(shù)領(lǐng)域

本公開的實施例涉及一種半導(dǎo)體器件及其操作方法，更具體地，涉及一種擦除操作之后的軟編程操作。

背景技術(shù)：

即使在沒有電源時，非易失性半導(dǎo)體存儲器件也可以保持?jǐn)?shù)據(jù)。與非(NAND)存儲器件(其是一種類型的非易失性半導(dǎo)體器)能夠在低功耗的情況下實現(xiàn)大儲存容量。因此，NAND被頻繁地用在筆記本電腦、移動設(shè)備等中。

非易失性存儲器件可以根據(jù)存儲單元串結(jié)構(gòu)來分類為二維非易失性存儲器件和三維非易失性存儲器件。在二維存儲器件中，串與襯底平行。在三維存儲器件中，串垂直于襯底。即，三維非易失性存儲器件具有垂直于襯底而布置的垂直溝道層、圍繞垂直溝道層的存儲層以及沿存儲層層疊且間隔開的字線。

技術(shù)實現(xiàn)要素：

實施例提供一種半導(dǎo)體器件及其操作方法，其能夠?qū)Σ脸^的存儲單元執(zhí)行子軟編程操作以使選擇晶體管、虛設(shè)單元和存儲單元的閾值電壓分布變窄。

根據(jù)本公開的一方面，提供一種半導(dǎo)體器件，該半導(dǎo)體器件包括：存儲塊，包括在其中存儲單元耦接在選擇晶體管之間的多個串；外圍電路，適用于擦除或編程選擇晶體管和存儲單元，選擇晶體管和存儲單元被包括在存儲塊之中的選中存儲塊中；以及控制電路，適用于控制外圍電路來擦除選擇晶體管和存儲單元，在擦除電平之下的范圍之內(nèi)增大選擇晶體管的閾值電壓，以及將選擇晶體管的閾值電壓增大達(dá)到編程電平。

根據(jù)本公開的一方面，提供一種操作半導(dǎo)體器件的方法，該方法包括：擦除選擇晶體管和存儲單元；通過將子軟編程電壓施加到耦接至選擇晶體管的選擇線來在擦除電平之下的范圍之內(nèi)增大選擇晶體管的閾值電壓；以及通過編程選擇晶體管來將選擇晶體管的閾值電壓增大達(dá)到編程電平。

附圖說明

現(xiàn)在將在下文中參考附圖來更充分地描述實施例；然而，本發(fā)明可以以不同的形式來實施并且不應(yīng)該被解釋為局限于本文中所闡述的實施例。相反地，這些實施例被提供使得本公開將是徹底且完整的，并且這些實施例將把實施例的范圍充分地傳達(dá)給本領(lǐng)域技術(shù)人員。

在附圖中，為了清楚，尺寸可以被夸大。將理解的是，當(dāng)元件被稱為在兩個元件“之間”時，其可以是兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。

圖1是圖示根據(jù)本公開的一個實施例的半導(dǎo)體器件的框圖。

圖2是圖示根據(jù)本公開的一個實施例的三維非易失性存儲器件的透視圖。

圖3是圖示根據(jù)圖2中示出的三維非易失性存儲器件的電路圖。

圖4是圖示根據(jù)本公開的另一個實施例的三維非易失性存儲器件的透視圖。

圖5是圖示圖4中示出的三維非易失性存儲器件的電路圖。

圖6是圖示根據(jù)本公開的一個實施例的半導(dǎo)體器件的操作方法的流程圖。

圖7是圖示圖6的擦除操作的電壓施加圖。

圖8是圖示圖6的子軟編程操作的電壓施加圖。

圖9是圖示圖6的子軟編程操作的視圖。

圖10是圖示根據(jù)本公開的另一個實施例的操作方法的流程圖。

圖11是圖示圖10的主軟編程操作的電壓施加圖。

圖12是圖示圖10的選擇晶體管和虛設(shè)單元的編程操作的電壓施加圖。

圖13是圖示根據(jù)本公開的閾值電壓的變化的閾值電壓分布。

圖14是圖示根據(jù)本公開的又一個實施例的操作方法的流程圖。

圖15是圖示根據(jù)本公開的一個實施例的包括半導(dǎo)體器件的固態(tài)驅(qū)動器的框圖。

圖16是圖示根據(jù)本公開的一個實施例的包括半導(dǎo)體器件的存儲系統(tǒng)的框圖。

圖17是圖示根據(jù)本公開的一個實施例的包括半導(dǎo)體器件的計算系統(tǒng)的示意性配置 的框圖。

具體實施方式

在下文中，將參照附圖來詳細(xì)地描述本公開的實施例。然而，所公開的發(fā)明不局限于這些實施例，而是可以以不同的形式來實施。提供這些實施例僅用于說明性目的以及用于使本領(lǐng)域技術(shù)人員充分理解本公開的范圍。

圖1是圖示根據(jù)本公開的一個實施例的半導(dǎo)體器件的框圖。

參照圖1，半導(dǎo)體器件100包括存儲單元陣列110、被配置為執(zhí)行存儲單元陣列110的編程操作、讀取操作或擦除操作的外圍電路120以及被配置為控制外圍電路120的控制電路130。

存儲單元陣列110包括被相同地配置的多個存儲塊。存儲塊中的每個包括多個串。多個串包括在其中儲存數(shù)據(jù)的多個存儲單元，并且可以形成在其中多個串垂直于襯底而布置的三維結(jié)構(gòu)中。多個存儲單元中的每個可以形成為其中儲存1位數(shù)據(jù)的單電平單元(SLC)，或者可以形成為其中儲存2位或更多位數(shù)據(jù)的多電平單元(MLC)、三電平單元(TLC)或四電平單元(QLC)。MLC是其中儲存2位數(shù)據(jù)的存儲單元，TLC是其中儲存3位數(shù)據(jù)的存儲單元，以及QLC是其中儲存4位數(shù)據(jù)的存儲單元。

外圍電路120包括電壓發(fā)生電路21、行解碼器22、頁緩沖器23、列解碼器24以及輸入/輸出電路25。

電壓發(fā)生電路21響應(yīng)于操作信號OP_CMD來產(chǎn)生各種電平的操作電壓。例如，電壓發(fā)生電路21可以產(chǎn)生擦除電壓Vera、主編程電壓Vpgm、擦除驗證電壓Vef、主軟編程驗證電壓Vsf、編程驗證電壓Vpf、主軟編程電壓Vspgm、子軟編程電壓Vspgm_s等。此外，電壓發(fā)生電路21可以產(chǎn)生各種操作所必需的各種電壓。

行解碼器22響應(yīng)于行地址RADD來選擇被包括在存儲單元陣列110中的存儲塊中的一個存儲塊，并將操作電壓傳輸?shù)今罱拥竭x中存儲塊的字線WL、漏極選擇線DSL、源極選擇線SSL等。

頁緩沖器23通過位線BL來耦接到存儲塊。頁緩沖器23在編程操作、讀取操作和擦除操作被執(zhí)行時響應(yīng)于頁緩沖器控制信號PBSIGNALS來將數(shù)據(jù)傳輸?shù)竭x中存儲塊或從選中存儲塊接收數(shù)據(jù)，并且暫時儲存?zhèn)鬏攣淼?接收到的數(shù)據(jù)。

列解碼器24響應(yīng)于列地址CADD來在頁緩沖器23與輸入/輸出電路25之間傳輸/接收數(shù)據(jù)。

輸入/輸出電路25將從外部傳輸來的命令CMD和地址ADD傳輸?shù)娇刂齐娐?30，并且將從外部傳輸來的數(shù)據(jù)DATA傳輸?shù)搅薪獯a器24或?qū)牧薪獯a器24傳輸來的數(shù)據(jù)DATA輸出到外部。

控制電路130響應(yīng)于命令和地址ADD來控制外圍電路120。具體地，在存儲單元陣列110的擦除操作期間選中存儲塊的擦除操作完成時，控制電路130控制外圍電路120使得對擦除過的存儲塊執(zhí)行子軟編程操作?？梢詧?zhí)行子軟編程操作以使擦除過的選擇晶體管和虛設(shè)單元的閾值電壓分布變窄。在包括管道晶體管的三維非易失性存儲器件中，可以執(zhí)行子軟編程操作以使管道晶體管的閾值電壓分布變窄。而且，可以執(zhí)行子軟編程操作以使擦除過的存儲單元的閾值電壓分布變窄。在其中任何虛設(shè)單元都不被包括在串中的結(jié)構(gòu)中，控制電路130可以控制外圍電路120，使得子軟編程操作被執(zhí)行以使擦除過的選擇晶體管的閾值電壓分布變窄。

三維非易失性存儲器件可以根據(jù)串結(jié)構(gòu)而分類為“I”型和“U”型。將在下面詳細(xì)地描述每種類型的三維非易失性存儲器件。

圖2是圖示根據(jù)本公開的一個實施例的三維非易失性存儲器件的透視圖。

參照圖2，三維非易失性存儲器件的存儲塊可以包括垂直地布置在位線BL與公共源極線CSL之間的串。此結(jié)構(gòu)也稱為位成本可伸縮(BiCS)結(jié)構(gòu)。例如，當(dāng)公共源極線CSL平行地形成在襯底上時，串可以沿垂直方向形成在公共源極線CSL上。更具體地，串可以包括沿第一方向布置且彼此間隔開層疊的源極選擇線SSL、第一虛設(shè)線DWL1、字線WL、第二虛設(shè)線DWL2以及漏極選擇線DSL。而且，串可以包括垂直溝道層CH，垂直溝道層CH通過垂直穿透源極選擇線SSL、第一虛設(shè)線DWL1、字線WL、第二虛設(shè)線DWL2以及漏極選擇線DSL而接觸公共源極線CSL。位線BL可以沿垂直于第一方向的第二方向布置，同時接觸從漏極選擇線DSL向上突出的垂直溝道層CH的頂部。而且，還可以在位線BL與垂直溝道層CH之間形成接觸插塞CT。

圖3是圖示參照圖2而描述的三維非易失性存儲器件的電路圖。

參照圖3，串可以包括串聯(lián)耦接在公共源極線CSL與位線BL之間的源極選擇晶體管SST、第一虛設(shè)單元D1、多個存儲單元C1至C4、第二虛設(shè)單元D2以及漏極選擇晶體管DST。在圖3中，示出了一個源極選擇晶體管SST、一個第一虛設(shè)單元D1、一個第二虛設(shè)單元D2、一個漏極選擇晶體管DST以及四個存儲單元C1至C4。然而，這僅是用于說明性目的的示例，且可以包括較大數(shù)目的源極選擇晶體管、第一虛設(shè)單元、存儲單元、第二虛設(shè)單元以及漏極選擇晶體管。

圖4是圖示根據(jù)本公開的另一個實施例的三維非易失性存儲器件的透視圖。

參照圖4，三維非易失性存儲器件可以以在其中垂直地布置在公共源極線CSL與管線PL之間的第一子串和垂直地布置在位線BL與管線PL之間的第二子串在管線PL的區(qū)域中被耦接的結(jié)構(gòu)來形成。此結(jié)構(gòu)還稱為管形位成本可伸縮(P-BiCS)結(jié)構(gòu)。更具體地，第一子串可以包括沿第一方向布置且彼此間隔開層疊的字線WL和第一虛設(shè)線DWL1。而且，第一子串可以包括垂直穿透字線WL和第一虛設(shè)線DWL1的第一垂直溝道層S_CH。第二子串可以包括沿第一方向布置且彼此間隔開層疊的字線WL和第二虛設(shè)線DWL2。而且，第二子串可以包括垂直穿透字線和第二虛設(shè)線DWL2的第二垂直溝道層D_CH。第一垂直溝道層S_CH與第二垂直溝道層D_CH通過形成在管線PL中的管道溝道層P_CH來耦接。位線BL沿垂直于第一方向的第二方向布置，同時接觸從漏極選擇線DSL向上突出的第二垂直溝道層D_CH的頂部。

圖5是圖示參照圖4而描述的三維非易失性存儲器件的電路圖。

參照圖5，串可以包括串聯(lián)耦接在公共源極線CSL與管道晶體管PT之間的源極選擇晶體管SST、第一虛設(shè)單元D1和第一存儲單元C1至第三存儲單元C3，以及串聯(lián)耦接在管道晶體管PT與位線BL之間的第四存儲單元C4至第六存儲單元C6、第二虛設(shè)單元D2和漏極選擇晶體管DST。在圖5中，示出一個源極選擇晶體管SST、一個第一虛設(shè)單元D1、一個第二虛設(shè)單元D2、一個漏極選擇晶體管DST以及六個存儲單元C1至C6。然而，這僅是用于說明性目的的示例，且根據(jù)非易失性存儲器件，可以包括更多的源極選擇晶體管、第一虛設(shè)單元、存儲單元、第二虛設(shè)單元以及漏極選擇晶體管。

包括上述存儲器件的半導(dǎo)體器件的操作方法將被描述如下。

圖6是圖示根據(jù)本公開的一個實施例的半導(dǎo)體器件的操作方法的流程圖。

參照圖6，響應(yīng)于控制電路130的擦除命令，外圍電路120在步驟s61處對選中存儲塊執(zhí)行擦除操作，并且在步驟s62處對擦除過的存儲塊執(zhí)行子軟編程操作。

上述的步驟s61的擦除操作和步驟s62的子軟編程操作將被詳細(xì)描述如下。

圖7是圖示圖6的擦除操作的電壓施加圖。

參照圖7，在步驟s61處，可以使用增量階躍脈沖擦除(ISPE)方法來對選中存儲塊執(zhí)行擦除操作。例如，擦除操作可以包括擦除存儲單元以及驗證該存儲單元?？梢酝ㄟ^將擦除電壓Vera施加到位線BL和公共源極線CSL來執(zhí)行存儲單元的擦除。當(dāng)擦除存儲單元時，將0V施加到耦接至該存儲單元的字線WL。通過將擦除驗證電壓Vef施加 到字線WL來執(zhí)行存儲單元的驗證。當(dāng)存儲單元的驗證失敗時，通過階躍電壓(step voltage)來增大擦除電壓Vera，并且再次執(zhí)行存儲單元的擦除和驗證。以這種方式，重復(fù)擦除以及驗證直到驗證通過。

當(dāng)存儲單元的驗證通過時，執(zhí)行步驟s62的子軟編程操作。步驟s62的子軟編程操作將被詳細(xì)描述如下。

圖8是圖示步驟s62的子軟編程操作的電壓施加圖。

參照圖8，執(zhí)行圖6的步驟s62的子軟編程操作以使選擇晶體管、虛設(shè)單元和存儲單元的閾值電壓分布變窄，并且防止串中泄漏電流的產(chǎn)生。為了此目的，可以將正的子軟編程電壓施加到漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2。例如，可以將一個或更多個子軟編程電壓施加到漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2。在步驟s62的子軟編程操作期間，可以將第一子軟編程電壓Vspgm_1施加到漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2。可選地，可以將第一子軟編程電壓Vspgm_s1和第二子軟編程電壓Vspgm_s2施加到漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2。第二子軟編程電壓Vspgm_s2可以高于第一子軟編程電壓Vspgm_s1。例如，在施加第一子軟編程電壓Vspgm_s1然后將漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2放電之后，可以將第二子軟編程電壓Vspgm_s2施加到漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2。

子軟編程操作是用于通過增大處于擦除狀態(tài)的選擇晶體管、虛設(shè)單元和存儲單元的低閾值電壓來使閾值電壓分布變窄的操作。因此，通過一個或更多個子軟編程電壓來執(zhí)行子軟編程操作，而無需任何驗證操作。在子軟編程操作期間，也可以將第一子軟編程電壓Vspgm_s1和第二子軟編程電壓Vspgm_s2中的一個或更多個施加到字線WL。

可以將上述的步驟s62的子軟編程操作應(yīng)用到包括“I”型串和“U”型串的三維非易性存儲器件。具體地，包括“U”型串的三維非易性存儲器件包括耦接到管線PL的管道柵極PT。因此，當(dāng)執(zhí)行子軟編程操作時，也可以將第一子軟編程電壓Vspgm_s1和第二子軟編程電壓Vspgm_s2中的一個或更多個施加到管線PL。

圖9是作為另一個示例的圖示步驟s62的子軟編程操作的電壓施加圖。

參照圖9，在步驟s62的子軟編程操作期間，可以將第一子軟編程電壓Vspgm_s1和第二子軟編程電壓Vspgm_s2連續(xù)地施加到漏極選擇線DSL、源極選擇線SSL以及虛設(shè)線DWL1和DWL2以減少操作時間。也可以將第一子軟編程電壓Vspgm_s1和第二子 軟編程電壓Vspgm_s2施加到管線PL和字線WL。

圖10是圖示根據(jù)本公開的另一個實施例的操作方法的流程圖。

參照圖10，響應(yīng)于控制電路130的擦除命令，外圍電路120在步驟s61處對選中存儲塊執(zhí)行擦除操作，且在步驟s62處對擦除過的存儲塊執(zhí)行子軟編程操作。外圍電路120還執(zhí)行步驟s103的主軟編程操作，然后執(zhí)行步驟s104的編程操作，而將選擇晶體管和虛設(shè)單元的閾值電壓增大達(dá)到高于0V的編程電平。

步驟s101的擦除操作和步驟s102的子軟編程操作與參考圖7至圖9而描述的步驟s61的擦除操作和步驟s62的子軟編程操作相同。步驟s103的主軟編程操作和步驟s104的編程操作將被詳細(xì)描述如下。

圖11是圖示圖10的根據(jù)一個實施例的步驟s103的主軟編程操作的電壓施加圖。

參照圖11，執(zhí)行圖10的步驟s103的主軟編程操作以在低于0V的擦除電平之下的范圍中增大處于擦除狀態(tài)的存儲單元的閾值電壓。可以使用增量階躍脈沖編程(ISPP)方法來執(zhí)行主軟編程操作。例如，主軟編程操作可以包括編程存儲單元以及驗證存儲單元?？梢酝ㄟ^將軟編程電壓Vspgm施加到字線WL來執(zhí)行存儲單元的編程。可以通過將主軟驗證電壓Vsf施加到字線WL來執(zhí)行存儲單元的驗證。當(dāng)存儲單元的驗證失敗時，通過將軟編程電壓Vspgm增大階躍電壓來重復(fù)編程以及驗證，直到閾值電壓達(dá)到目標(biāo)電平。

當(dāng)隨著閾值電壓達(dá)到目標(biāo)電平而存儲單元的驗證通過時，執(zhí)行用于增大選擇晶體管和虛設(shè)單元的閾值電壓的步驟s104的編程操作。步驟s104的對選擇晶體管和虛設(shè)單元的編程操作將被詳細(xì)描述如下。

圖12是圖示圖10的根據(jù)另一個實施例的對選擇晶體管和虛設(shè)單元的編程操作的電壓施加圖。

參照圖12，執(zhí)行步驟s104的編程操作，使得選擇晶體管和虛設(shè)單元執(zhí)行開關(guān)功能?？梢允褂肐SPP方法來執(zhí)行步驟s104的編程操作。例如，步驟s104的編程操作可以包括編程漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元以及驗證漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元?？梢酝ㄟ^將編程電壓Vspgm施加到漏極選擇線DSL、源極選擇線SSL以及第一虛設(shè)線DWL1和第二虛設(shè)線DWL2來執(zhí)行漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元的編程。漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元的驗證通過將編程驗證電壓Vpgm施加到漏極選擇線DSL、源極選擇線SSL以及第一虛設(shè)線DWL1和第二虛設(shè)線DWL2來驗證漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元的閾值電壓是否 達(dá)到目標(biāo)電平。當(dāng)漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元的驗證失敗時，通過將主編程電壓Vpgm增大階躍電壓來重復(fù)漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元的編程和驗證，直到閾值電壓達(dá)到目標(biāo)電平。在具有“U”型串的三維非易失性存儲器件中，也可以在管線PL上執(zhí)行漏極選擇晶體管、源極選擇晶體管和虛設(shè)單元的編程以及驗證以同時增大管道晶體管PT的閾值。

由上述的擦除操作、子軟編程操作、主軟編程操作和編程操作引起的選擇晶體管、虛設(shè)單元和存儲單元的閾值電壓的變化如下。

圖13是圖示根據(jù)本公開的閾值電壓的變化的閾值電壓分布。

參照圖13，如圖中的“THs101”所指示的，作為步驟s101的擦除操作的結(jié)果，選擇晶體管、虛設(shè)單元和存儲單元的閾值電壓分布在低于0V的電平處。

如圖中的“THs102”所指示的，作為步驟s102的子軟編程操作的結(jié)果，處于擦除狀態(tài)的選擇晶體管和虛設(shè)單元的閾值電壓在擦除電平之下的范圍之內(nèi)增大。如圖中的“THs102”所指示的，當(dāng)對存儲單元也執(zhí)行步驟s102的子軟編程操作時，存儲單元的閾值電壓也可以在擦除電平之下的范圍之內(nèi)增大。

如圖中的“THs103”所指示的，作為步驟s103的主軟編程操作的結(jié)果，處于擦除狀態(tài)的存儲單元的閾值電壓在擦除電平之下的范圍之內(nèi)增大。

如圖中的“THs104”所指示的，作為步驟s104的編程操作的結(jié)果，處于擦除狀態(tài)的選擇晶體管和虛設(shè)單元的閾值電壓變成高于0V，因此選擇晶體管和虛設(shè)單元可以執(zhí)行開關(guān)功能。

具體地，因為選擇晶體管和虛設(shè)單元的閾值電壓分布由于步驟s102的子軟編程操作而變窄，因此有可能防止在步驟s104的編程操作期間選擇晶體管和虛設(shè)單元的閾值電壓分布變寬。而且，因為選擇晶體管和虛設(shè)單元的低電平閾值電壓由于步驟s102的子軟編程操作而增大，因此作為步驟s104的結(jié)果，可以防止泄漏電流的產(chǎn)生。

圖14是圖示根據(jù)本公開的又一個實施例的操作方法的流程圖。

除了步驟s104的編程操作與步驟s103的主軟編程操作之間的操作次序之外，圖14中示出的步驟s101至步驟s104可以與參照圖10至圖13而描述的步驟s101至步驟s104相同。

圖15是圖示根據(jù)本公開的一個實施例的包括半導(dǎo)體器件的固態(tài)驅(qū)動器(SSD)的框 圖。

參照圖15，驅(qū)動設(shè)備200包括主機2100和SSD 2200。SSD包括SSD控制器2210、緩沖存儲器2220和半導(dǎo)體器件1000。

SSD控制器2210提供主機2100與SSD 2200之間的物理互連。即，SSD控制器2210提供對應(yīng)于主機2100的總線格式的與SSD 2200的接口。具體地，SSD控制器2210將從主機2100提供的命令解碼。SSD控制器2210基于解碼結(jié)果來訪問半導(dǎo)體器件1000。主機2100的總線格式可以包括通用串行總線(USB)、小計算機系統(tǒng)接口(SCSI)、PCI快速、ATA、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)等。

緩沖存儲器2220暫時儲存從主機2100提供的程序數(shù)據(jù)或從半導(dǎo)體器件1000讀出的數(shù)據(jù)。當(dāng)存在于半導(dǎo)體器件1000中的數(shù)據(jù)在主機2100的讀取請求下被高速緩沖時，緩沖存儲器2220支持高速緩沖功能以直接將高速緩沖的數(shù)據(jù)提供給主機2100。通常，主機2100的總線格式(例如，SATA或SAS)的數(shù)據(jù)傳輸速度可以高于SSD 2200的存儲通道的數(shù)據(jù)傳輸速度。即，當(dāng)主機2100的接口速度比SSD 2200的存儲通道的傳輸速度快時，具有大儲存容量的緩沖存儲器2200被提供，從而降低性能。緩沖存儲器2220可以被設(shè)置為同步DRAM以提供對用作大容量輔助儲存器件的SSD 2200的充分緩沖。

半導(dǎo)體器件1000可以被設(shè)置為SSD 2200的儲存介質(zhì)。例如，如圖1中描述的半導(dǎo)體器件1000可以被設(shè)置為具有大儲存容量的非易失性存儲器件。該半導(dǎo)體器件可以被設(shè)置為NAND快閃存儲器。

圖16是圖示根據(jù)本公開的一個實施例的包括半導(dǎo)體器件的存儲系統(tǒng)的框圖。

參照圖16，存儲系統(tǒng)3000可以包括存儲器控制器3100和半導(dǎo)體器件1000。

半導(dǎo)體存儲器件1000可以與圖1的半導(dǎo)體器件基本上相同來配置，因此，將省略對半導(dǎo)體器件1000的詳細(xì)描述。

存儲器控制器3100可以被配置為控制半導(dǎo)體器件1000。SRAM 3110可以被用作CPU 3120的工作存儲器?？梢蕴峁┚哂兄鳈C(耦接到存儲系統(tǒng)3000)的數(shù)據(jù)交換協(xié)議的主機接口(主機I/F)3130。設(shè)置在存儲器控制器3100中的錯誤校正電路(ECC)3140可以檢測并校正從半導(dǎo)體器件1000讀出的數(shù)據(jù)中包括的錯誤。半導(dǎo)體接口(半導(dǎo)體I/F)3150可以與半導(dǎo)體器件1000接口。CPU 3120可以執(zhí)行用于存儲器控制器3100的數(shù)據(jù)交換的控制操作。雖然圖16中未示出，但是存儲系統(tǒng)3000還可以包括用于儲存用于與主機接口的編碼數(shù)據(jù)的ROM(未示出)。

存儲系統(tǒng)3000可以被應(yīng)用到計算機、超移動PC(UMPC)、工作站、上網(wǎng)本、個人數(shù)字助理(PDA)、便攜式計算機、網(wǎng)絡(luò)板、無線電話、移動電話、智能電話、數(shù)字相機、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字錄像機、數(shù)字視頻播放器、能夠在無線環(huán)境中傳輸/接收信息的設(shè)備以及構(gòu)成家庭網(wǎng)絡(luò)的各種電子設(shè)備中的一種。

圖17是圖示根據(jù)本公開的一個實施例的包括半導(dǎo)體器件的計算系統(tǒng)的示意性配置的框圖。

參照圖17，計算系統(tǒng)4000包括電耦接到總線4300的半導(dǎo)體器件1000、存儲器控制器4100、調(diào)制解調(diào)器4200、微處理器4400和用戶接口4500。當(dāng)計算系統(tǒng)4000是移動設(shè)備時，用于供應(yīng)計算系統(tǒng)4000的操作電壓的電池4600可以被額外地設(shè)置在計算系統(tǒng)4000中。雖然在圖中未示出，但是計算系統(tǒng)4000還可以包括應(yīng)用芯片組、相機圖像處理器(CIS)、移動DRAM等。

半導(dǎo)體器件1000可以與圖1的半導(dǎo)體器件基本上相同來配置，因此，將省略對半導(dǎo)體器件1000的詳細(xì)描述。

半導(dǎo)體器件和存儲器控制器可以以各種形式封裝。例如，半導(dǎo)體器件和存儲器控制器可以被封裝成層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、華夫包式裸片(die in Waffle pack)、晶片形式裸片(die in wafer form)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)或晶片級處理層疊封裝(WSP)。

根據(jù)本公開，有可能使選擇晶體管、虛設(shè)單元和存儲單元的閾值電壓分布變窄并且防止在串中產(chǎn)生泄漏電流，從而改善半導(dǎo)體器件的可靠性。

在本文中已經(jīng)公開了實施例，雖然采用了特定術(shù)語，但是它們僅在一般意義和描述性意義上使用以及解釋，而不用于限制的目的。在一些情況下，對于本領(lǐng)域技術(shù)人員來說將明顯的是，在提交本申請時，除非另外具體地指示，否則關(guān)于特定實施例而描述的特征、特性和/或元件可以單獨使用，或可以與關(guān)于其它實施例而描述的特征、特性和/或元件結(jié)合來使用。因此，本領(lǐng)域技術(shù)人員將理解的是，在不脫離如所附權(quán)利要求書中闡述的本公開的精神和范圍的情況下，可以進(jìn)行形式和細(xì)節(jié)上的各種改變。

通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案：

技術(shù)方案1.一種半導(dǎo)體器件，包括：

存儲塊，包括在其中存儲單元耦接在選擇晶體管之間的多個串；

外圍電路，適用于擦除或編程選擇晶體管和存儲單元，選擇晶體管和存儲單元被包括在存儲塊之中的選中存儲塊中；以及

控制電路，適用于控制外圍電路來擦除選擇晶體管和存儲單元，在擦除電平之下的范圍之內(nèi)增大選擇晶體管的閾值電壓，以及將選擇晶體管的閾值電壓增大達(dá)到編程電平。

技術(shù)方案2.如技術(shù)方案1所述的半導(dǎo)體器件，其中，串耦接在位線與公共源極線之間。

技術(shù)方案3.如技術(shù)方案1所述的半導(dǎo)體器件，其中，存儲單元耦接在選擇晶體管之間。

技術(shù)方案4.如技術(shù)方案1所述的半導(dǎo)體器件，其中，外圍電路包括：

電壓發(fā)生電路，適用于響應(yīng)于操作信號來產(chǎn)生各種電平的操作電壓；

行解碼器，適用于響應(yīng)于行地址來將操作電壓傳輸?shù)竭x中存儲塊；

頁緩沖器，通過位線耦接到存儲塊，并且適用于在編程操作、讀取操作和擦除操作期間響應(yīng)于頁緩沖器控制信號來將數(shù)據(jù)傳輸?shù)竭x中存儲塊或從選中存儲塊接收數(shù)據(jù)，并暫時儲存所述數(shù)據(jù)；

列解碼器，適用于響應(yīng)于列地址來將所述數(shù)據(jù)傳輸?shù)巾摼彌_器或從頁緩沖器接收所述數(shù)據(jù)；以及

輸入/輸出電路，適用于將從來自外部的命令和地址傳送到控制電路，以及將所述數(shù)據(jù)傳輸?shù)搅薪獯a器或從列解碼器接收所述數(shù)據(jù)。

技術(shù)方案5.如技術(shù)方案1所述的半導(dǎo)體器件，其中，控制電路控制外圍電路來將子軟編程電壓施加到耦接至選擇晶體管的選擇線，以在擦除電平之下的范圍之內(nèi)增大選擇晶體管的閾值電壓。

技術(shù)方案6.如技術(shù)方案5所述的半導(dǎo)體器件，其中，控制電路在無驗證操作的情況下控制外圍電路來將子軟編程電壓施加到選擇線，同時增大所述閾值電壓。

技術(shù)方案7.如技術(shù)方案5所述的半導(dǎo)體器件，其中，子軟編程電壓是正電壓。

技術(shù)方案8.如技術(shù)方案5所述的半導(dǎo)體器件，其中，控制電路控制外圍電路來將具 有一個或更多個不同電平的子軟編程電壓施加到選擇線一次或更多次。

技術(shù)方案9.如技術(shù)方案1所述的半導(dǎo)體器件，其中，控制電路控制外圍電路來在增大選擇晶體管的閾值電壓的同時增大存儲單元的閾值電壓。

技術(shù)方案10.如技術(shù)方案1所述的半導(dǎo)體器件，其中，串還包括在選擇晶體管與存儲單元之間的虛設(shè)單元。

技術(shù)方案11.如技術(shù)方案10所述的半導(dǎo)體器件，其中，控制電路控制外圍電路來在增大選擇晶體管的閾值電壓的同時增大虛設(shè)單元的閾值電壓。

技術(shù)方案12.如技術(shù)方案1所述的半導(dǎo)體器件，

其中，串包括通過管道晶體管而彼此耦接的兩個子串，以及

其中，控制電路控制外圍電路來在增大選擇晶體管的閾值電壓的同時增大管道晶體管的電壓。

技術(shù)方案13.一種操作半導(dǎo)體器件的方法，所述方法包括：

擦除選擇晶體管和存儲單元；

通過將子軟編程電壓施加到耦接至選擇晶體管的選擇線來在擦除電平之下的范圍之內(nèi)增大選擇晶體管的閾值電壓；以及

通過編程選擇晶體管來將選擇晶體管的閾值電壓增大達(dá)到編程電平。

技術(shù)方案14.如技術(shù)方案13所述的方法，其中，子軟編程電壓是正電壓。

技術(shù)方案15.如技術(shù)方案13所述的方法，其中，在無選擇晶體管的驗證操作的情況下，執(zhí)行將子軟編程電壓施加到選擇線。

技術(shù)方案16.如技術(shù)方案15所述的方法，其中，通過將具有一個或更多個不同電平的子軟編程電壓施加到選擇線一次或更多次來執(zhí)行將子軟編程電壓施加到選擇線。

技術(shù)方案17.如技術(shù)方案13所述的方法，還包括：在增大選擇晶體管的閾值電壓期間增大存儲單元的閾值電壓。

技術(shù)方案18.如技術(shù)方案13所述的方法，還包括：在增大選擇晶體管的閾值電壓期 間增大耦接在選擇晶體管與存儲單元之間的虛設(shè)單元的閾值電壓。

技術(shù)方案19.如技術(shù)方案13所述的方法，還包括：在擦除電平之下的范圍之內(nèi)增大與增大達(dá)到編程電平之間，執(zhí)行主軟編程操作以使存儲單元的閾值電壓分布變窄。

技術(shù)方案20.如技術(shù)方案19所述的方法，其中，使用增量階躍脈沖編程ISPP方法來執(zhí)行主軟編程操作。

技術(shù)方案21.如技術(shù)方案13所述的方法，其中，使用所述ISPP方法來執(zhí)行編程選擇晶體管。