本發(fā)明涉及存儲器技術(shù)領(lǐng)域，尤其涉及一種存儲器的讀取電路及其讀取方法。

背景技術(shù)：

非易失性存儲單元(NVM，Nonvolatile memory)作為一種集成電路存儲單元件，由于其具有高速、高密度、可微縮、斷電后仍然能夠保持?jǐn)?shù)據(jù)等諸多優(yōu)點，被廣泛應(yīng)用于如便攜式電腦、手機、數(shù)碼音樂播放器等電子產(chǎn)品中。鎖存電路作為存儲單元的一個重要組成部分，直接影響存儲單元的讀取速度。

現(xiàn)有技術(shù)中，存儲器的結(jié)構(gòu)示意圖參考圖1中所示，存儲器包括由若干存儲單元(Cell)101構(gòu)成的存儲陣列(Array)，相同列的存儲單元101連接同一根位線(BL，Bit Line)，相同行的存儲單元連接同一根字線(WL，Word Line)以及同一根控制柵極線(CG，Control Gate)，字線、位線以及控制柵極線用于選中某一行或某一列的存儲單元。

讀取電路是存儲單元的外圍電路的重要組成部分，讀取電路通常被用來在對存儲單元進(jìn)行讀操作時對存儲單元位線上的微小信號進(jìn)行采樣變換并進(jìn)行放大，從而確定存儲單元內(nèi)的存儲信息。對存儲器進(jìn)行讀取時，通過外圍電路選中某一行某一列的一個存儲單元101，對該存儲單元進(jìn)行讀取。

現(xiàn)有技術(shù)中存儲器的讀取電路的結(jié)構(gòu)參考圖2中所示，包括晶體管M1、晶體管M2以及放大器，晶體管M1與晶體管M2連接于節(jié)點S，放大器連接節(jié)點S，并連接以參考電壓，放大器需要根據(jù)節(jié)點S與參考電壓Vref的關(guān)系確定OUT端的輸出狀態(tài)。對存儲陣列中的一個存儲單元101進(jìn)行讀取時，可以將存儲陣列等效為一個電流源以及與電流源并聯(lián)的寄生電容，即，圖2中所示的Icell以及存儲電容C_BL，存儲單元101具有“0”和“1”兩種狀態(tài)。電壓VDDH控制晶體管M1的開關(guān)，晶體管M1的漏極電流為Ilord，在讀取存儲單元的存儲狀 態(tài)的過程中，當(dāng)Ilord大于Icell，存儲單元的狀態(tài)為“1”，放大器的OUT端輸出高電位，當(dāng)Ilord小于Icell，存儲單元的狀態(tài)為“0”，放大器的OUT端輸出低電位。然而，現(xiàn)有技術(shù)的讀取電路過程中需要給放大器提供參考電壓Vref，增加了讀取電路的功耗，并增加電路的設(shè)計難度。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于，提供一種存儲器的讀取電路，解決現(xiàn)有技術(shù)中讀取電路功耗大、存在誤差的問題。

為解決上述技術(shù)問題，本發(fā)明提供一種存儲器的讀取電路，用于讀取并輸出所述存儲器中存儲單元的電位，包括；

第一晶體管，所述第一晶體管的柵極連接一偏置電壓，源極連接一第一電源端；

鎖存電路，連接于第一節(jié)點與第二節(jié)點之間，所述第一節(jié)點連接所述存儲單元，所述鎖存電路包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第一節(jié)點，輸出端連接所述第二節(jié)點，且所述第一反相器還連接所述第一晶體管的漏極以及一第二電源端，所述第二反相器的輸入端連接所述第二節(jié)點，輸出端連接所述第一節(jié)點，且所述第二反相器還連接所述第一電源端和所述第二電源端；

復(fù)位電路，所述復(fù)位電路連接所述第二節(jié)點。

可選的，所述第一反相器包括第一PMOS晶體管和第一NMOS晶體管，所述第一PMOS晶體管的柵極連接所述第二節(jié)點，漏極連接所述第一節(jié)點，源極連接所述第一晶體管的漏極，所述第一NMOS晶體管的柵極連接所述第二節(jié)點，漏極連接所述第一節(jié)點，源極連接所述第二電源端；所述第二反相器包括第二PMOS晶體管和第二NMOS晶體管，所述第二PMOS晶體管的柵極連接所述第一節(jié)點，漏極連接所述第二節(jié)點，源極連接所述第一電源端，所述第二NMOS晶體管的柵極連接所述第一節(jié)點，漏極連接所述第二節(jié)點，源極連接所述第二電源端。

可選的，所述復(fù)位電路包括第三反相器和復(fù)位晶體管，所述第三反相器的輸入端連接一復(fù)位電壓，輸出端連接所述復(fù)位晶體管的柵極，所述復(fù)位晶體管 的源極連接所述第二電源端，漏極連接所述第二節(jié)點。

可選的，所述第三反相器包括第三PMOS晶體管和第三NMOS晶體管，所述第三PMOS晶體管和所述第三NMOS晶體管的柵極連接所述復(fù)位電壓，所述第三PMOS晶體管的源極連接所述第一電源端，所述第三NMOS晶體管的源極連接所述第二電源端，所述第三PMOS晶體管的漏極以及所述第三NMOS晶體管的漏極均連接所述復(fù)位晶體管的柵極。

可選的，所述復(fù)位晶體管為NMOS晶體管。

可選的，所述讀取電路還包括一整形電路，所述整形電路連接所述第二節(jié)點。

可選的，所述整形電路為第四反相器，所述第四反相器包括第四PMOS晶體管和第四NMOS晶體管，所述第四PMOS晶體管的柵極和所述第四NMOS晶體管的柵極連接均所述第二節(jié)點，所述第四PMOS晶體管的源極連接所述第一電源端，所述第四NMOS晶體管的源極連接所述第二電源端，所述第四PMOS晶體管的漏極和所述第四NMOS晶體管的漏極相連，并作為所述讀取電路的輸出端。

可選的，所述存儲器的讀取電路還包括一譯碼電路，所述譯碼電路連接在所述第一節(jié)點與所述存儲單元之間。

可選的，所述譯碼電路包括一第二晶體管，所述第二晶體管的源極連接所述存儲單元，漏極連接所述第一節(jié)點。

可選的，所述第二晶體管為NMOS晶體管。

可選的，所述第一晶體管為PMOS晶體管。

相應(yīng)的，本發(fā)明還提供一種存儲器的讀取方法，采用上述的存儲器的讀取電路，所述存儲器的讀取方法包括復(fù)位階段和讀取階段：

在復(fù)位階段，所述復(fù)位電路打開，使得所述第二節(jié)點為低電位，所述第一節(jié)點為高電位；

在讀取階段，所述復(fù)位電路關(guān)閉，當(dāng)所述第一晶體管的漏極電流小于所述存儲單元的電流時，使得第一節(jié)點為低電位，第二節(jié)點為高電位，所述讀取電路輸出低電位；當(dāng)所述第一晶體管的漏極電流大于所述存儲單元的電流時，使得所述第一節(jié)點為高電位，所述第二節(jié)點為低電位，所述讀取電路輸出高電位。

可選的，所述偏置電壓為低電位，所述第一晶體管始終打開。

可選的，所述第一電源端為高電位，所述第二電源端為地端。

本發(fā)明的存儲器的讀取電路及其讀取方法中，在對存儲單元進(jìn)行讀取的過程中，復(fù)位電路打開，并對鎖存電路進(jìn)行復(fù)位，將第二節(jié)點的電壓拉低，第一PMOS晶體管打開，使得第一節(jié)點的電位為高電位，對第一節(jié)點和第二節(jié)點的狀態(tài)進(jìn)行復(fù)位。接著，將復(fù)位電路關(guān)閉，鎖存電路隨即對存儲單元進(jìn)行讀取，根據(jù)第一晶體管的漏極電流與存儲單元的電流的關(guān)系，第一節(jié)點讀取存儲單元的狀態(tài)，從而鎖存電路將存儲單元的狀態(tài)輸出。本發(fā)明中，鎖存電路包括第一反相器和第二反相器，從而靜態(tài)功耗小，并且，在讀取方法中，復(fù)位電路先對鎖存電路進(jìn)行復(fù)位，保證輸出的準(zhǔn)確。

附圖說明

圖1為現(xiàn)有技術(shù)中的存儲器的電路示意圖；

圖2為本發(fā)明一實施例中的存儲器的讀取電路的電路示意圖；

圖3為本發(fā)明一實施例中的存儲器的讀取電路的電路示意圖；

圖4為本發(fā)明又一實施例中的存儲器的讀取電路的電路示意圖；

圖5為本發(fā)明一實施例中的存儲單元為“0”的仿真結(jié)果圖；

圖6為本發(fā)明一實施例中的存儲單元為“1”的仿真結(jié)果圖。

具體實施方式

針對上述技術(shù)問題，發(fā)明人經(jīng)過試驗，設(shè)計了改進(jìn)的存儲器的讀取電路，參考圖3中所示，讀取電路采用鎖存電路1，鎖存電路1的電流為Ilatch，當(dāng)對存儲單元進(jìn)行讀取時，同樣的，根據(jù)Ilatch與存儲單元的電流Icell的大小關(guān)系，相應(yīng)的輸出存儲單元的狀態(tài)，然而，圖3中所示的讀取電路，當(dāng)存儲單元的電流值較小或者電路存在漏電時，讀取電路容易出錯。

基于上述問題，本發(fā)明提供一種存儲器的讀取電路及其讀取方法，用于讀取并輸出存儲單元的電位，讀取電路包括第一晶體管、鎖存電路以及復(fù)位電路。在對存儲單元進(jìn)行讀取的過程中，復(fù)位電路對鎖存電路進(jìn)行復(fù)位，將第二節(jié)點的電壓拉低，使得第一節(jié)點的電位為高電位，對第一節(jié)點和第二節(jié)點的狀態(tài)進(jìn) 行復(fù)位。接著，將復(fù)位電路關(guān)閉，鎖存電路隨即對存儲單元進(jìn)行讀取，根據(jù)第一晶體管的漏極電流與存儲單元的電流的關(guān)系，第一節(jié)點讀取存儲單元的狀態(tài)，從而鎖存電路將存儲單元的狀態(tài)輸出。本發(fā)明中，鎖存電路包括第一反相器和第二反相器，從而靜態(tài)功耗小，并且，在讀取方法中，復(fù)位電路先對鎖存電路進(jìn)行復(fù)位，保證輸出的準(zhǔn)確。

以下結(jié)合圖4對本發(fā)明的存儲器的讀取電路進(jìn)行詳細(xì)的描述。參考圖4所示，本發(fā)明的存儲器的讀取電路具體包括：

第一晶體管P3，所述第一晶體管P3的柵極連接偏置電壓V_BAIS，源極連接第一電源端VDD，所述第一電源端VDD為高電位。所述第一晶體管P3為PMOS晶體管。在本實施例中，所述偏置電壓V_BAIS為低電位，使得所述第一晶體管P3處于開啟狀態(tài)。

鎖存電路10，連接于第一節(jié)點S1與第二節(jié)點S2之間，所述第一節(jié)點S1連接所述存儲單元，即圖4中所示的電流源Icell，所述鎖存電路10包括第一反相器11和第二反相器12，所述第一反相器11的輸入端連接所述第一節(jié)點S1，輸出端連接所述第二節(jié)點S2，且所述第一反相器11還連接所述第一晶體管P3的漏極以及一第二電源端VSS，所述第二反相器12的輸入端連接所述第二節(jié)點S2，輸出端連接所述第一節(jié)點S1，且所述第二反相器12還連接所述第一電源端VDD和所述第二電源端VSS。

具體的，所述第一反相器10包括第一PMOS晶體管P1和第一NMOS晶體管N1，所述第一PMOS晶體管P1的柵極連接所述第二節(jié)點S2，漏極連接所述第一節(jié)點S1，源極連接所述第一晶體管P3的漏極，所述第一NMOS晶體管N1的柵極連接所述第二節(jié)點S2，漏極連接所述第一節(jié)點S1，源極連接第二電源端VSS，所述第二電源端VSS為地端；所述第二反相器12包括第二PMOS晶體管P2和第二NMOS晶體管N2，所述第二PMOS晶體管P2的柵極連接所述第一節(jié)點S1，漏極連接所述第二節(jié)點S2，源極連接所述第一電源端VDD，所述第二NMOS晶體管N2的柵極連接所述第一節(jié)點S1，漏極連接所述第二節(jié)點S2，源極連接所述第二電源端VSS。本實施例中，所述鎖存電路10能夠迅速開啟，從而通過第一節(jié)點S1對存儲單元的電位進(jìn)行讀取。并且，鎖存電路10包括兩個反相器，靜態(tài)功耗較低，從而較低讀取電路的功耗。

復(fù)位電路20，所述復(fù)位電路20連接所述第二節(jié)點S2，用于對鎖存電路10中的第一節(jié)點S1和第二節(jié)點S2進(jìn)行復(fù)位。所述復(fù)位電路20包括第三反相器21和復(fù)位晶體管N3，所述第三反相器20的輸入端連接一復(fù)位電壓RDEN，輸出端連接所述復(fù)位晶體管N3的柵極，所述復(fù)位晶體管N3的源極連接所述第二電源端VSS，漏極連接所述第二節(jié)點S2。所述第三反相器20包括第三PMOS晶體管P4和第三NMOS晶體管N4，所述第三PMOS晶體管P4和所述第三NMOS晶體管N4的柵極連接所述復(fù)位電壓RDEN，所述第三PMOS晶體管P4的源極連接所述第一電源端VDD，所述第三NMOS晶體管P4的源極連接所述第二電源端VSS，所述第三PMOS晶體管P4的漏極以及所述第三NMOS晶體管N4的漏極均連接所述復(fù)位晶體管N3的柵極。在本實施例中，所述復(fù)位晶體管N3為NMOS晶體管。

所述讀取電路還包括一整形電路30，所述整形電路30連接所述第二節(jié)點S2，對所述第二節(jié)點S2的電位進(jìn)行整形后輸出。在本實施例中，所述整形電路30為第四反相器，所述第四反相器包括第四PMOS晶體管P5和第四NMOS晶體管N5，所述第四PMOS晶體管P5的柵極和所述第四NMOS晶體管N5的柵極連接均所述第二節(jié)點S2，所述第四PMOS晶體管P5的源極連接所述第一電源端VDD，所述第四NMOS晶體管N4的源極連接所述第二電源端VSS，所述第四PMOS晶體管P5的漏極和所述第四NMOS晶體管N5的漏極相連，并作為所述讀取電路的輸出端OUT。

繼續(xù)參考圖4中所示，所述存儲器的讀取電路還包括一譯碼電路40，所述譯碼電路40連接在所述第一節(jié)點S1與所述存儲單元之間。所述譯碼電路40包括一第二晶體管N6，所述第二晶體管N6的源極連接所述存儲單元，漏極連接所述第一節(jié)點S1。所述第二晶體管N6為NMOS晶體管。譯碼電路40對存儲陣列中的存儲器中的某一列的存儲單元進(jìn)行選擇，在本發(fā)明的其他實施例中，所述譯碼電路40還可以包括多個串聯(lián)的NMOS晶體管，此為本領(lǐng)域技術(shù)人員可以理解的，在此不做贅述。此外，本發(fā)明的讀取電路還可以包括用于對存儲單元進(jìn)行行選擇的譯碼電路，此為本領(lǐng)域技術(shù)人員可以理解的，在此不做贅述。

此外，如背景技術(shù)中所述，所述存儲器的讀取電路中還包括一存儲電容C_BL，存儲電容C_BL為存儲器的寄生電容，所述存儲電容C_BL與所述存儲單元的電流源 Icell并聯(lián)，電流源Icell以及存儲電容C_BL的一端均相連地端。

相應(yīng)的，本發(fā)明還提供一種存儲器的讀取方法，采用圖4中的讀取電路，下面結(jié)合圖4～圖6對本發(fā)明的存儲器的讀取電路的讀取方法進(jìn)行說明，其中，圖5為存儲單元為低電位“0”時的仿真圖，圖6為存儲單元為高電位“1”時的仿真圖，圖5和圖6中橫坐標(biāo)為時間，單位為微秒(μs)，縱坐標(biāo)中分別包括復(fù)位電壓RDEN的電壓、第一節(jié)點S1的電壓、第二節(jié)點S2的電壓、輸出端OUT的電壓以及第一電源端VDD的電流IVDD，其中，電壓單位為伏(V)，電流單位為微安培(μA)。在本發(fā)明中，存儲電路對存儲單元的讀取方法可以分為復(fù)位階段T1和讀取階段T2。

參考圖5中所示，首先，復(fù)位階段T1中，復(fù)位電路20打開，即向復(fù)位電路20的復(fù)位電壓RDEN提供低電位，復(fù)位電壓RDEN通過第三反相器21，使得復(fù)位晶體管N3的電位為高電位，復(fù)位晶體管N3打開，第二節(jié)點S2的電位逐漸拉低，使得第二節(jié)點S2為低電位，第一PMOS晶體管P1打開。在本實施例中，偏置電壓V_BAIS電壓一直處于低電位，使得第一晶體管P3一直開啟，當(dāng)?shù)谝籔MOS晶體管P1打開時，第一晶體管P1通過第一節(jié)點S1對存儲電容C_BL和第一節(jié)點S1進(jìn)行充電，第一節(jié)點S1為高電位。從而，經(jīng)過復(fù)位階段T1階段，使得鎖存電路10中的第一節(jié)點S1和第二節(jié)點S2的初始狀態(tài)固定。之后，復(fù)位電路20關(guān)閉，即給復(fù)位電壓RDEN提供高電位，復(fù)位電壓RDEN經(jīng)過第三反相器21，使得復(fù)位晶體管N3的柵極電位為低電位，復(fù)位晶體管N3關(guān)閉，復(fù)位電路20關(guān)閉，進(jìn)入讀取階段T2。在讀取階段T2中，由于存儲單元的電流Icell大于第一晶體管P3的漏極電流(鎖存電路10的電流)Ilatch，使得第一節(jié)點S1的電流逐漸下降，并被拉低為低電位，從而第二節(jié)點S2為高電位，經(jīng)過整形電路30最終輸出的OUT為低電位“0”。從圖5中可以看出，在復(fù)位階段T1和讀取階段T2中，第一電源端VDD的電流IVDD始終很小，從而使得讀取電路中的總功耗較小。

參考圖6中所示，復(fù)位階段T1中，復(fù)位電壓RDEN為低電位，第二節(jié)點S2為低電位，第一節(jié)點S1為高電位，圖6中所示的復(fù)位階段與圖5中的復(fù)位階段相同，在此不做贅述。經(jīng)過復(fù)位階段T1之后，第一節(jié)點S1和第二節(jié)點S2的狀態(tài)固定。之后，給復(fù)位電壓RDEN提供高電位，復(fù)位電壓RDEN經(jīng)過第三反 相器21，使得復(fù)位晶體管N3的柵極電位為低電位，復(fù)位晶體管N3關(guān)閉，復(fù)位電路20關(guān)閉，進(jìn)入讀取階段T2。在讀取階段T2中，由于存儲單元的電流Icell小于第一晶體管P3的漏極電流(鎖存電路10的電流)Ilatch，第一節(jié)點S1的電位維持在高電位，從而第二節(jié)點S2維持在低電位，從而經(jīng)過整形電路30，最終輸出的OUT為高電位“1”。從圖6中可以看出，在復(fù)位階段T1和讀取階段T2中，第一電源端VDD的電流IVDD始終很小，從而使得讀取電路的功耗較小。此外，由于在復(fù)位階段T1中，第一節(jié)點S1復(fù)位為高電位，第二節(jié)點S2復(fù)位為低電位，當(dāng)存儲單元Icell的電流較小時，輸出的電位“1”不容易產(chǎn)生差錯。

綜上所述，本發(fā)明的存儲器的讀取電路及其讀取方法，在對存儲單元進(jìn)行讀取的過程中，復(fù)位電路對鎖存電路進(jìn)行復(fù)位，將第二節(jié)點的電壓拉低，使得第一節(jié)點的電位為高電位，對第一節(jié)點和第二節(jié)點的狀態(tài)進(jìn)行復(fù)位。接著，將復(fù)位電路關(guān)閉，鎖存電路隨即對存儲單元進(jìn)行讀取，根據(jù)第一晶體管的漏極電流與存儲單元的電流的關(guān)系，第一節(jié)點讀取存儲單元的狀態(tài)，從而鎖存電路將存儲單元的狀態(tài)輸出。本發(fā)明中，鎖存電路包括第一反相器和第二反相器，從而靜態(tài)功耗小，并且，在讀取方法中，復(fù)位電路先對鎖存電路進(jìn)行復(fù)位，保證輸出的準(zhǔn)確。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。