本發(fā)明是有關(guān)于一種存儲器裝置，且特別是有關(guān)于一種與非門閃存裝置。

背景技術(shù)：

隨著與非門閃存(nandflash)的晶體管越來越多，晶體管的尺寸越做越小，連結(jié)晶體管的線路也越來越密，字線間距微縮，單位晶胞(unitcell)的浮動柵極(floatinggate)之間的空間也被壓縮，使得相鄰晶胞會互相干擾而造成閾值電壓(thresholdvoltage，vth)飄移，此干擾將造成閾值電壓分布的寬度增加。

當存儲器的線寬縮小到2x納米時，位線(bitline，bl)直接干擾的影響愈顯重要，尤其是在位線方向上浮動柵極至相鄰通道的干擾會造成讀取窗(readwindow)的限縮。因此，過于緊密的閾值電壓分布是目前制作三階存儲單元(triple-levelcell，tlc)等多階存儲單元(multi-levelcell，mlc)技術(shù)的最大挑戰(zhàn)之一。

舉例來說，圖1是已知與非門閃存的位線與字線的布局示意圖。請參照圖1，已知的與非門閃存中的位線與字線是采用正交的方式配置，如位線bl1和bl2分別與字線wl1正交。存儲單元12和14則分別位于位線bl1與字線wl1的交叉點處以及位線bl2與字線wl1的交叉點處，并分別與位線bl1和bl2以及字線wl1電性連接，其中存儲單元12和14之間會形成一寄生的耦合電容c1。

細部來看，圖2是圖1中區(qū)域10的布局剖面圖，其中分別繪示出位線wl1的控制柵極層cg1、存儲單元12和14對應(yīng)的浮動柵極fg1和fg2、位線bl1和bl2與絕緣層il1。其中，由于浮動柵極fg1和fg2相近，其間即會形成寄生的位線耦合(bitlinecoupling，blcoupling)電容c1，而此電容c1也是造成位線直接干擾(bldirectinterference)的主要原因。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種存儲器裝置，通過傾斜配置的字線與位線，可減少相鄰存儲單元間的耦合電容，避免相鄰存儲單元互相干擾。

本發(fā)明的存儲器裝置包括多條字線、多條位線及存儲單元陣列。其中所述多條位線分別與所述多條字線交叉，且與這些字線之間的夾角不等于直角。存儲單元陣列包括分別配置于字線與位線的交叉點處的多個存儲單元，其中每一列的存儲單元與其中一條字線電性連接，而每一行的存儲單元則與其中一條位線電性連接。

在本發(fā)明的一實施例中，上述存儲單元中的相鄰兩個存儲單元的浮動柵極區(qū)域在位線方向上的重疊寬度小于該浮動柵極區(qū)域在位線方向上的寬度。

在本發(fā)明的一實施例中，上述存儲器陣列中的每一個存儲單元包括晶體管，其具有浮動柵極、第一端子及第二端子。其中，每一列存儲單元的晶體管的浮動柵極與其中一條字線電性連接，而每一行存儲單元的晶體管的第一端子與其中一條位線電性連接。

在本發(fā)明的一實施例中，上述的存儲器裝置更包括行譯碼器及列譯碼器。其中，行譯碼器電性連接所述位線，以驅(qū)動這些位線；列譯碼器電性連接所述字線，以驅(qū)動這些字線。

在本發(fā)明的一實施例中，上述的行譯碼器與列譯碼器其中之一與所述字線或多條位線平行配置，且行譯碼器與列譯碼器之間為垂直配置。

在本發(fā)明的一實施例中，上述的行譯碼器與列譯碼器分別與所述字線與位線平行配置，且行譯碼器與列譯碼器之間具有上述的夾角。

在本發(fā)明的一實施例中，上述的字線或位線是以鋸齒狀(zigzag)方式配置，且這些字線或位線的多個轉(zhuǎn)折處具有一轉(zhuǎn)折角。

在本發(fā)明的一實施例中，上述的轉(zhuǎn)折處位于字線與位線的交叉點處。

在本發(fā)明的一實施例中，上述的轉(zhuǎn)折角的數(shù)值范圍為30度至150度。

在本發(fā)明的一實施例中，上述位線與字線的夾角的數(shù)值范圍為15度至75度。

在本發(fā)明的一實施例中，上述的存儲單元包括單階存儲單元(singlelevelcell，slc)、多階存儲單元(multi-levelcell，mlc)、三階存儲單 元(triple-levelcell，tlc)或四階存儲單元(quadruplelevelcell，qlc)。

本發(fā)明的存儲器裝置包括多條字線及多條位線。其中，多條字線在第一方向上彼此平行，多條位線則在第二方向上彼此平行。所述多條字線與所述多條位線交叉，且由上述第一方向與第二方向所定義的角度不等于90度

基于上述，本發(fā)明的存儲器裝置通過將字線與位線傾斜配置，將相鄰存儲單元的浮動柵極區(qū)域在位線方向上錯開而不完全正對，使得相鄰存儲單元浮動柵極區(qū)域之間的重疊寬度減少，因此能夠減少其間形成的耦合電容，從而避免或減輕位線間的干擾。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。

附圖說明

圖1是已知與非門閃存的位線與字線的布局示意圖。

圖2是圖1中區(qū)域10的布局剖面圖。

圖3是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。

圖4是圖3中區(qū)域30的布局剖面圖。

圖5是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。

圖6是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。

圖7是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。

圖8是圖7中區(qū)域70的放大圖。

【符號說明】

10：電子裝置

12、14、32、34：存儲單元

344：源極

346：漏極

56、66、76：行譯碼器

58、68、78：列譯碼器

bl1、bl2、bl3、bl4、bl5、bl6、bl7、bl8、52、62、72：位線

c1、c2、c3：耦合電容

cg1、cg2：控制柵極層

fg1、fg2、fg3、fg4、342：浮動柵極

il1、il2：絕緣層

wl1、wl2、wl3、54、64、74：字線

具體實施方式

本發(fā)明是將與非門閃存中原本采垂直配置的字線和位線改為傾斜配置，使得將位線方向上相鄰的兩個存儲單元的浮動柵極區(qū)域錯開。藉此，相鄰存儲單元的浮動柵極區(qū)域之間的重疊寬度將可減少，其間所形成的耦合電容也將減小，從而達到減少位線間干擾(bltoblinterference)的目的。

圖3是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。本實施例的存儲器裝置包括在第一方向上彼此平行的多條字線(例如圖3中的字線wl2)及在第二方向上彼此平行的多條位線(例如圖3中的位線bl3、bl4、bl5)，這些位線是分別與字線交叉，且與字線之間的夾角不等于直角。也就是說，由上述第一方向與第二方向所定義的角度不等于90度。在一實施例中，存儲器裝置還包括存儲單元陣列，其中包括分別配置于上述字線與多條位線的交叉點處的多個存儲單元(例如配置于字線wl2與位線bl3的交叉點處的存儲單元32，以及配置于字線wl2與位線bl4的交叉點處的存儲單元34)。每一列的存儲單元會與其中一條字線電性連接，而每一行的存儲單元則會與其中一條位線電性連接。其中，上述的存儲單元包括單階存儲單元(singlelevelcell，slc)、多階存儲單元(multi-levelcell，mlc)、三階存儲單元(triple-levelcell，tlc)或四階存儲單元(quadruplelevelcell，qlc)，但不限于此。

需說明的是，上述的每一個存儲單元均包括一個晶體管，其例如具有柵極、源極和漏極。其中，每一列存儲單元的晶體管的柵極與上述的其中一條字線電性連接，而每一行存儲單元的晶體管的源極和漏極則與上述的其中一條位線電性連接。

例如，圖3的存儲單元32、34是位于同一列，而同與字線wl2電性連接。此外，就存儲單元34而言，其浮動柵極342是位于字線wl2的控 制柵極(未繪示)下方，而其源極344和漏極346則跨接于字線wl2兩側(cè)，而分別與位于同一條位線wl2上的相鄰存儲單元的漏極和源極電性連接。此外，相鄰存儲單元32、34的浮動柵極之間會形成寄生的位線耦合(bitlinecoupling，blcoupling)電容c2。

需說明的是，上述的夾角(以字線與位線之間所夾的銳角為例)若小于15度，則相鄰存儲單元的浮動柵極區(qū)域之間的重疊寬度仍大，因此改善的效果較不顯著；而若大于75度，則會造成存儲單元陣列在字線方向或位線方向上的長度過長，占據(jù)了較大的芯片空間，因此會犧牲芯片的尺寸大小。因此，上述夾角的數(shù)值范圍較佳是在15度至75度之間，但不限于此。

圖4是圖3中區(qū)域30的布局剖面圖，其中分別繪示出位線wl2的控制柵極層cg2、存儲單元32和34對應(yīng)的浮動柵極fg3和fg4、位線bl3和bl4與絕緣層il2。其中，浮動柵極fg3和fg4之間會形成寄生的位線耦合電容c2。而由于控制柵極層cg2與位線bl3和bl4之間具有一不等于直角的夾角，因此拉長浮動柵極fg3和fg4之間的距離，也使得浮動柵極fg3和fg4所涵蓋區(qū)域在位線wl2方向(同控制柵極層cg2方向)上的重疊寬度減少，而小于浮動柵極fg3和fg4所涵蓋區(qū)域個別在位線wl2方向上的寬度。簡言之，若采用已知位線與字線垂直架構(gòu)的存儲器架構(gòu)，其相鄰存儲單元的浮動柵極區(qū)域的重疊寬度即等于浮動柵極區(qū)域個別的寬度，而若采用本實施例存儲器裝置架構(gòu)，則會減少上述浮動柵極區(qū)域的重疊寬度，因此所產(chǎn)生的電容c2也會比已知存儲器架構(gòu)所產(chǎn)生的電容(例如圖2中的電容c1)來得小，從而達到減少位線間干擾的目的。

需說明的是，除了存儲單元陣列之外，存儲器裝置還包括用以驅(qū)動位線和字線的譯碼器，其系配置于存儲單元陣列的兩側(cè)，而分別與所有的位線和字線電性連接，從而驅(qū)動位線和字線程序化其所連接存儲單元中的晶體管以儲存數(shù)據(jù)。而由于本實施例是采用位線和字線傾斜配置的架構(gòu)，因此行譯碼器與列譯碼器的配置方式也會有所變化，以下則舉實施例詳細說明。

在一實施例中，行譯碼器與列譯碼器分別與字線與位線平行配置，且 行譯碼器與列譯碼器之間具有夾角，此夾角例如等同于字線與位線之間的夾角。舉例來說，圖5是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。本實施例的存儲器裝置包括多條位線52及多條字線54，這些位線52系分別與字線54交叉，且與字線54之間的夾角不等于直角。存儲器裝置的存儲單元陣列的多個存儲單元則分別配置于上述位線52與字線54的交叉點處。需說明的是，在本實施例中，行譯碼器56是與字線54平行配置，而列譯碼器58則會與位線52平行配置，且行譯碼器56與列譯碼器58之間具有一個夾角，此夾角等同于位線52與字線54之間的夾角。采用此設(shè)計可將行譯碼器56、列譯碼器58與位線52與字線54緊密配置，使得不同位線52之間有相同的位線電容(bitlinecapacitance)。

在一實施例中，行譯碼器與列譯碼器其中之一與字線或位線平行配置，且行譯碼器與列譯碼器之間為垂直配置。舉例來說，圖6是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。本實施例的存儲器裝置包括多條位線62及多條字線64，這些位線62系分別與字線64交叉，且與字線64之間的夾角不等于直角。存儲器裝置的存儲單元陣列的多個存儲單元則分別配置于上述位線62與字線64的交叉點處。需說明的是，在本實施例中，行譯碼器66與列譯碼器68中只有列譯碼器68是位線62平行配置，行譯碼器66與列譯碼器68之間則是垂直配置，而不平行于字線64。采用此設(shè)計可簡化行譯碼器66與列譯碼器68的配置，但會犧牲存儲單元陣列與行譯碼器66之間所空下的配置空間。

在一實施例中，存儲器裝置的字線或位線是以鋸齒狀(zigzag)方式配置，且這些字線或位線的多個轉(zhuǎn)折處具有一個轉(zhuǎn)折角。舉例來說，圖7是依照本發(fā)明一實施例所繪示的存儲器裝置的布局示意圖。本實施例的存儲器裝置包括多條位線72及多條字線74，這些位線72系分別與字線74交叉，且與字線74之間的夾角不等于直角。特別是，本實施例的字線74是以鋸齒狀的方式配置，且這些字線74的多個轉(zhuǎn)折處具有一個轉(zhuǎn)折角θ。此轉(zhuǎn)折角θ的數(shù)值范圍例如為30度至150度，但不限于此。

需說明的是，為了讓相鄰存儲單元之間的浮動柵極區(qū)域的重疊寬度達到最小化，當存儲器裝置的字線或位線是采用上述的鋸齒狀方式配置時，較佳是將位于字線或位線的轉(zhuǎn)折處配置于字線與位線的交叉點處，使得位 于轉(zhuǎn)折處的存儲單元的浮動柵極區(qū)域與其相鄰存儲單元的浮動柵極區(qū)域之間的重疊寬度也能夠減少，藉此達到減少位線間干擾的目的。

舉例來說，圖8是圖7中區(qū)域70的放大圖。請參照圖8，區(qū)域70中包括多條位線與字線，例如位線bl6、bl7、bl8以及字線wl3。其中，字線wl3是采用以鋸齒狀的方式配置，而其轉(zhuǎn)折處是配置于字線wl3與位線bl7的交叉點處，使得位于此交叉點處的存儲單元82與其相鄰存儲單元84的浮動柵極區(qū)域之間的重疊寬度可以減少，使得其間所形成的耦合電容c3也減小，從而達到減少位線間干擾的目的。

綜上所述，本發(fā)明的存儲器裝置系將字線與位線傾斜配置，使得相鄰存儲單元的浮動柵極區(qū)域在位線方向上錯開而不完全正對，從而減少相鄰存儲單元浮動柵極區(qū)域之間的重疊寬度，因此能夠減少其間形成的耦合電容，達到減少位線間干擾的目的。此外，本發(fā)明更針對位線和字線傾斜配置的架構(gòu)，改變行譯碼器與列譯碼器的配置方式，以及將位線和字線以鋸齒狀的方式配置，且將其轉(zhuǎn)折處配置于位線和字線的交叉點處。藉此，本發(fā)明可針對不同需求提供多樣化的配置方式，且均能達到減少位線間干擾的目的。

雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，故本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。