本發(fā)明涉及電子領(lǐng)域，尤其涉及一種高壓開關(guān)電路。

背景技術(shù)：

在非易失存儲器(nvm)的設(shè)計中，高壓開關(guān)是用于控制高壓信號的很重要的部分。

圖1為一種現(xiàn)有高壓開關(guān)的電路結(jié)構(gòu)示意圖。第一nmos管nm1、第二nmos管nm2、第一pmos管pm1和第二pmos管pm2均為高壓晶體管。

下面以邏輯低電平為地電壓vss相等為例，對現(xiàn)有高壓開關(guān)的工作過程進行說明。

當?shù)谝惠斎攵薸n輸入邏輯高電平且第二輸入端inb輸入邏輯低電平時，第一nmos管nm1導通，而第二nmos管nm2截至；第二輸出端outb變?yōu)檫壿嫷碗娖剑@使得第二pmos管pm2導通，第一輸出端out變?yōu)榕c高壓信號hv電壓值相等，而第一pmos管pm1截止。在該情況下，第一pmos管pm1的源、漏極之間的電壓差與高壓信號hv電壓值相等，第二nmos管nm2的源、漏極之間的電壓差也與高壓信號hv電壓值相等。

當?shù)谝惠斎攵薸n輸入邏輯低電平且第二輸入端inb輸入邏輯高電平時，第二nmos管nm2導通，而第一nmos管nm1截至截止；第一輸出端out變?yōu)檫壿嫷碗娖?，使得第一pmos管pm1導通，第二輸出端outb變?yōu)榕c高壓信號hv電壓值相等，而第二pmos管pm2截止。在該情況下，第二pmos管pm2的源、漏極之間的電壓差與高壓信號hv電壓值相等，第一nmos管nm1的源、漏極之間的電壓差也與高壓信號hv電壓值相等。

在上述工作過程中，高壓晶體管的源、漏極之間的擊穿電壓會限制高壓信號的電壓值，若提高高壓晶體管的源、漏極之間的擊穿電壓，勢必會增大其閾值電壓以及尺寸。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是現(xiàn)有高壓開關(guān)中晶體管的閾值電壓較高且尺寸較大。

為解決上述問題，本發(fā)明提供一種高壓開關(guān)電路，包括：反相電路、第一與非門、第二與非門、第一反相器和控制電路；所述反相電路包括：第一pmos管、第二pmos管、第一nmos管、第二nmos管、第一輸出端和第二輸出端；所述第一pmos管的源極、第一pmos管的襯底、第二pmos管的源極和第二pmos管的襯底均適于接收高壓信號，所述第一pmos管的柵極連接第二pmos管的漏極、第二nmos管的漏極和所述反相電路的第一輸出端，所述第一pmos管的漏極連接第二pmos管的柵極、第一nmos管的漏極和所述反相電路的第二輸出端；所述第一nmos管的柵極連接所述第一與非門的輸出端，所述第一nmos管的源極連接所述第二nmos管的源極和第一反相器的輸出端，所述第一nmos管的襯底適于接收第一電壓，所述第一電壓的電壓值小于所述高壓信號的電壓值；所述第二nmos管的柵極連接所述第二與非門的輸出端和第一與非門的第一輸入端，所述第二nmos管的襯底適于接收所述第一電壓；所述第一與非門的第二輸入端連接所述第一與非門的第二輸入端、第一反相器的輸入端和所述控制電路的輸出端；所述控制電路適于根據(jù)所述高壓信號和預設(shè)電壓，通過所述控制電路的輸出端輸出控制信號，所述高壓信號的電壓值大于或等于所述預設(shè)電壓時所述控制信號為第一邏輯低電平信號，所述高壓信號的電壓值小于所述預設(shè)電壓時所述控制信號為第一邏輯高電平信號，所述第一邏輯高電平信號的電壓值小于所述高壓信號的電壓值且大于所述第一邏輯低電平信號的電壓值。

可選的，所述第一pmos管、第二pmos管、第一nmos管和第二nmos管均為高壓晶體管。

可選的，所述控制電路包括：第三pmos管、第四pmos管、第三nmos管、第四nmos管、第五nmos管和反相器鏈，所述反相器鏈包括奇數(shù)個串聯(lián)的反相器；所述第三pmos管的柵極適于接收第二電壓，所述第二電壓與所述預設(shè)電壓相關(guān)，所述第二電壓的電壓值大于所述第一電壓的電壓值且小于所述高壓信號的電壓值，所述第三pmos管的源極適于接收所述高壓信號，所述第三pmos管的襯底適于接收所述高壓信號，所述第三pmos管的漏極連接所述第三nmos管的漏極和第四nmos管的柵極；所述第三nmos管的源極和所述第三nmos管的襯底均適于接收所述第一電壓；所述第四nmos管的漏極連接所述第四pmos管的漏極，所述第四nmos管的源極連接所述第五nmos管的漏極和和所述反相器鏈的輸入端，所述第四nmos管的襯底適于接收所述第一電壓；所述第五nmos管的柵極適于接收所述第二電壓，所述第五nmos管的源極和所述第五nmos管的襯底均適于接收所述第一電壓；所述第四pmos管的柵極適于接收所述第一電壓，所述第四pmos管的源極和所述第四pmos管的襯底均適于接收所述第二電壓；所述反相器鏈的輸出端連接所述控制電路的輸出端。

可選的，所述第二電壓與所述預設(shè)電壓的差值與所述第三pmos管的閾值電壓相等。

可選的，所述控制電路還包括：分壓電路；所述第三pmos管的源極通過所述分壓電路接收所述高壓信號；所述分壓電路包括：第五pmos管、第六pmos管和第七pmos管；所述第五pmos管的源極、第五pmos管的襯底、第六pmos管的襯底和第七pmos管的襯底均適于接收所述高壓信號，所述第五pmos管的柵極連接第五pmos管的漏極、第六pmos管的柵極、第六pmos管的源極、第六pmos管的漏極和第七pmos管的源極；所述第七pmos管的柵極連接所述第七pmos管的漏極和第三pmos管的源極。

可選的，所述控制電路還包括：第一電容；所述第一電容的第一端適于接收所述第二電壓，所述第一電容的第二端連接所述第四nmos管的柵極。

可選的，所述第二電壓為所述高壓開關(guān)電路的電源電壓。

可選的，所述第二電壓的電壓值為1.8v。

可選的，所述第一電壓為地電壓。

可選的，所述高壓信號的最大電壓值為12v。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案可以在高壓信號的電壓值增大到大于或等于預設(shè)電壓時，減小反相電路中高壓晶體管的源、漏極之間的電壓差，這樣就無需增大高壓晶體管的擊穿電壓值，也不會引起閾值電壓的升高和尺寸的增大。

附圖說明

圖1是現(xiàn)有高壓開關(guān)的電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明實施例的高壓開關(guān)電路結(jié)構(gòu)示意圖；

圖3是本發(fā)明實施例的控制電路結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

請參考圖2，本發(fā)明實施例的高壓開關(guān)電路包括：反相電路10、第一與非門11、第二與非門12、第一反相器21和控制電路22。

所述反相電路10包括：第一pmos管pm1、第二pmos管pm2、第一nmos管nm1、第二nmos管nm2、第一輸出端out和第二輸出端outb。

所述第一pmos管、第二pmos管、第一nmos管和第二nmos管構(gòu)成了反相電路，所述第一pmos管、第二pmos管、第一nmos管和第二nmos管均為高壓晶體管。

所述第一pmos管pm1的源極、第一pmos管pm1的襯底、第二pmos管pm2的源極和第二pmos管pm2的襯底均適于接收高壓信號hv。所述第一pmos管pm1的柵極連接第二pmos管pm2的漏極、第二nmos管nm2的漏極和所述反相電路10的第一輸出端out。所述第一pmos管pm1的漏極連接第二pmos管pm2的柵極、第一nmos管nm1的漏極和所述反相電路10的第二輸出端outb。所述高壓信號hv的最大電壓值可以為12v。

所述第一nmos管nm1的柵極連接所述第一與非門11的輸出端，所述第一nmos管nm1的源極連接所述第二nmos管nm2的源極和第一反相器21的輸出端。所述第一nmos管nmn1的襯底適于接收第一電壓vss，所述第一電壓vss的電壓值小于所述高壓信號hv的電壓值。所述第一電壓vss可以為地電壓。

所述第二nmos管nm2的柵極inb連接所述第二與非門12的輸出端和第一與非門11的第一輸入端，所述第二nmos管nm2的襯底適于接收所述第一電壓vss。

所述第一與非門11的第二輸入端連接所述第一與非門12的第二輸入端、第一反相器21的輸入端和所述控制電路22的輸出端。

所述控制電路22適于根據(jù)所述高壓信號hv和預設(shè)電壓，通過所述控制電路22的輸出端輸出控制信號hvdet，所述高壓信號hv的電壓值大于或等于所述預設(shè)電壓時所述控制信號hvdet為第一邏輯低電平信號，所述高壓信號hv的電壓值小于所述預設(shè)電壓時所述控制信號hvdet為第一邏輯高電平信號。

所述第一邏輯高電平信號的電壓值小于所述高壓信號hv的電壓值且大于所述第一邏輯低電平信號的電壓值。所述第一邏輯高電平信號的電壓值可以與所述高壓開關(guān)電路的電源電壓的電壓值相等。所述第一邏輯低電平信號的電壓值可以與第一電壓vss的電壓值相等，例如地電壓。

下面以第一邏輯高電平信號的電壓值為1.8v、第一邏輯低電平信號的電壓值為0v為例，對本實施例的高壓開關(guān)電路工作過程進行說明：

當?shù)诙c非門12的第一輸入端in接收第一邏輯低電平信號且高壓信號hv的電壓值小于預設(shè)電壓時，控制電路22輸出的控制信號hvdet為第一邏輯高電平信號。第一nmos管nm1的源極和第二nmos管nm2的源極均接收邏輯低電平信號，即電壓為0v。第一與非門11的第一輸入端和第二nmos管nm2的柵極均接收第一邏輯高電平信號，即電壓為1.8v。而第一nmos管nm1的柵極接收第一邏輯低電平信號，即電壓為0v。這使得第一nmos管nm1截止，而第二nmos管nm2導通。導通的第二nmos管nm2使第一輸出端out電壓變?yōu)?v，繼而第一pmos管pm1導通，第二輸出端outb的電壓變?yōu)榕c高壓信號hv電壓相等。

也就是說，當?shù)诙c非門12的第一輸入端in接收第一邏輯低電平信號且高壓信號hv的電壓值小于預設(shè)電壓時，反相電路10的第一輸出端out輸出電壓值為0v的第二邏輯低電平信號，反相電路10的第二輸出端outb輸出電壓值與高壓信號hv電壓值相等的第二邏輯高電平信號。

因此，在第二與非門12的第一輸入端in接收第一邏輯低電平信號且高壓信號hv的電壓值小于預設(shè)電壓時時，第二pmos管pm2的源、漏極之間的電壓差與高壓信號hv電壓值相等，第一nmos管nm1的源、漏極之間的電壓差也與高壓信號hv電壓值相等。由于高壓信號hv的電壓值小于預設(shè)電壓，所以，第二pmos管pm2的源、漏極之間的電壓差，以及第一nmos管nm1的源、漏極之間的電壓差不會超過預設(shè)電壓。通過對預設(shè)電壓的設(shè)置，可以將第二pmos管pm2的源、漏極之間的電壓差，以及第一nmos管nm1的源、漏極之間的電壓差控制在預定范圍內(nèi)。

隨著高壓信號hv的電壓值逐漸增大，當高壓信號hv的電壓值增大到大于或等于預設(shè)電壓時，控制電路22輸出的控制信號hvdet變?yōu)榈谝贿壿嫷碗娖叫盘?。所以，第一nmos管nm1的源極和第二nmos管nm2的源極均接收第一邏輯高電平信號，即電壓為1.8v。第一nmos管nm1的柵極和第二nmos管nm2的柵極也均接收第一邏輯高電平信號，即電壓為1.8v。因此，第一nmos管nm1和第二nmos管nm2均導通。

導通的第二nmos管nm2使得第一輸出端out電壓變?yōu)?.8v。第一nmos管nm1由于其漏極電壓與高壓信號hv電壓相等，而源極電壓為小于高壓信號hv的電壓值1.8v，所以，第二輸出端outb的電壓依然維持與高壓信號hv的電壓相等。

也就是說，當?shù)诙c非門12的第一輸入端in接收第一邏輯低電平信號且高壓信號hv的電壓值大于或等于預設(shè)電壓時，反相電路10的第一輸出端out輸出電壓值為1.8v的第二邏輯低電平信號，反相電路10的第二輸出端outb輸出電壓值與高壓信號hv電壓值相等的第二邏輯高電平信號。

因此，在第二與非門12的第一輸入端in接收第一邏輯低電平信號且高壓信號hv的電壓值增大到大于或等于預設(shè)電壓時，第一nmos管nm1的源、漏極之間的電壓差和高壓信號hv與1.8v的差值相等。相似的，第二pmos管pm2的源、漏極之間的電壓差也和高壓信號hv與1.8v差值相等。由此可以看出，即便高壓信號hv增大到較高電壓值，也不易超過第一nmos管nm1和第二pmos管pm2的源、漏極之間的擊穿電壓，這樣就無需增大其擊穿電壓值，也不會引起閾值電壓的升高和尺寸的增大。

與上述過程類似的，當?shù)诙c非門12的第一輸入端in接收第一邏輯高電平信號且高壓信號hv的電壓值小于預設(shè)電壓時，控制電路22輸出的控制信號hvdet為第一邏輯高電平信號。第一nmos管nm1的源極和第二nmos管nm2的源極均接收邏輯低電平信號，即電壓為0v。第一與非門11的第一輸入端和第二nmos管nm2的柵極均接收第一邏輯低電平信號，即電壓為0v。而第一nmos管nm1的柵極接收第一邏輯高電平信號，即電壓1.8v。這使得第一nmos管nm1導通，而第二nmos管nm2截止。導通的第一nmos管nm1使第二輸出端outb電壓變?yōu)?v，繼而第二pmos管pm2導通，第一輸出端out的電壓變與高壓信號hv電壓相等。

也即是說，當?shù)诙c非門12的第一輸入端in接收第一邏輯高電平信號且高壓信號hv的電壓值小于預設(shè)電壓時，反相電路10的第一輸出端out輸出電壓值與高壓信號hv電壓值相等的第二邏輯高電平信號，反相電路10的第二輸出端outb輸出電壓值為0v的第二邏輯低電平信號。

因此，在第二與非門12的第一輸入端in接收第一邏輯高電平信號且高壓信號hv的電壓值小于預設(shè)電壓時，第一pmos管pm1的源、漏極之間的電壓差與高壓信號hv電壓值相等，第二nmos管nm2的源、漏極之間的電壓差也與高壓信號hv電壓值相等。由于高壓信號hv的電壓值小于預設(shè)電壓，所以，第一pmos管pm1的源、漏極之間的電壓差，以及第二nmos管nm2的源、漏極之間的電壓差不會超過預設(shè)電壓。通過對預設(shè)電壓的設(shè)置，可以將第一pmos管pm1的源、漏極之間的電壓差，以及第二nmos管nm2的源、漏極之間的電壓差控制在預定范圍內(nèi)。

隨著高壓信號hv的電壓值逐漸增大，當高壓信號hv的電壓值增大到大于或等于預設(shè)電壓時，控制電路22輸出的控制信號hvdet變?yōu)榈谝贿壿嫷碗娖叫盘枴Ｋ?，第一nmos管nm1的源極和第二nmos管nm2的源極均接收第一邏輯高電平信號，即電壓為1.8v。第一nmos管nm1的柵極和第二nmos管nm2的柵極也均接收第一邏輯高電平信號，即電壓為1.8v。因此，第一nmos管nm1和第二nmos管nm2均導通。

導通的第一nmos管nm1使得第二輸出端outb電壓變?yōu)?.8v。第二nmos管nm2由于其漏極電壓與高壓信號hv電壓相等，而源極電壓為小于高壓信號hv的電壓值1.8v，所以，第一輸出端out的電壓依然維持與高壓信號hv的電壓相等。

也即是說，當?shù)诙c非門12的第一輸入端in接收第一邏輯高電平信號且高壓信號hv的電壓值大于或等于預設(shè)電壓時，反相電路10的第一輸出端out輸出電壓值與高壓信號hv電壓值相等的第二邏輯高電平信號，反相電路10的第二輸出端outb輸出電壓值為1.8v的第二邏輯低電平信號。

因此，在第二與非門12的第一輸入端in接收第一邏輯高電平信號且高壓信號hv的電壓值增大到大于或等于預設(shè)電壓時，第二nmos管nm2的源、漏極之間的電壓差和高壓信號hv與1.8v差值相等。相似的，第一pmos管pm1的源、漏極之間的電壓差也和高壓信號hv與1.8v差值相等。由此可以看出，即便高壓信號hv增大到較高電壓值，也不易超過第二nmos管nm2和第一pmos管pm1的源、漏極之間的擊穿電壓，這樣就無需增大其擊穿電壓值，也不會引起閾值電壓的升高和尺寸的增大。

如圖3所示，所述控制電路包括：第三pmos管pm3、第四pmos管pm4、第三nmos管nm3、第四nmos管nm4、第五nmos管nm5和反相器鏈222。所述反相器鏈222包括奇數(shù)個串聯(lián)的反相器。

所述第三pmos管pm3的柵極適于接收第二電壓vdd，所述第二電壓vdd與所述預設(shè)電壓相關(guān)。所述第二電壓vdd的電壓值大于所述第一電壓vss的電壓值且小于所述高壓信號hv的電壓值。所述第三pmos管pm3的源極適于接收所述高壓信號hv。所述第三pmos管pm3的襯底適于接收所述高壓信號hv。所述第三pmos管pm3的漏極連接所述第三nmos管nm3的漏極和第四nmos管nm4的柵極。

所述第三nmos管nm3的源極和所述第三nmos管nm3的襯底均適于接收所述第一電壓vss。

所述第四nmos管nm4的漏極連接所述第四pmos管pm4的漏極，所述第四nmos管nm4的源極連接所述第五nmos管nm5的漏極和所述反相器鏈222的輸入端，所述第四nmos管nm4的襯底適于接收所述第一電壓vss。

所述第五nmos管nm5的柵極適于接收所述第二電壓vdd，所述第五nmos管nm5的源極和所述第五nmos管nm5的襯底均適于接收所述第一電壓vss。

所述第四pmos管pm4的柵極適于接收所述第一電壓vss，所述第四pmos管pm4的源極和所述第四pmos管pm4的襯底均適于接收所述第二電壓vdd；

所述反相器鏈222的輸出端連接所述控制電路的輸出端。

在本實施例中，所述控制電路還可以包括：分壓電路221。所述第三pmos管pm3的源極通過所述分壓電路221接收所述高壓信號hv。所述分壓電路221可以包括：第五pmos管pm5、第六pmos管pm6和第七pmos管pm7。

所述第五pmos管pm5的源極、第五pmos管pm5的襯底、第六pmos管pm6的襯底和第七pmos管pm7的襯底均適于接收所述高壓信號hv。所述第五pmos管pm5的柵極連接第五pmos管pm5的漏極、第六pmos管pm6的柵極、第六pmos管pm6的源極、第六pmos管pm6的漏極和第七pmos管pm7的源極。所述第七pmos管pm7的柵極連接所述第七pmos管pm7的漏極和第三pmos管pm3的源極。

所述第二電壓vdd與所述預設(shè)電壓的差值可以與所述第三pmos管pm3的閾值電壓相等。所述第二電壓vdd可以與第一邏輯高電平的電壓值相等，如1.8v。

所述第三nmos管nm3的柵極可以用于接收使能信號en。

下面對本實施例的控制電路工作過程進行說明：

當使能信號en為邏輯高電平，且高壓信號hv和第二電壓vdd的電壓差值小于第三pmos管pm3的閾值電壓時，第三pmos管pm3截止，第三nmos管nm3導通，第四nmos管截止，第五nmos管導通。所以，第四nmos管nm4的源極電壓接近第一電壓vss，反相器鏈222輸出的控制信號hvdet為第一邏輯高電平信號。

當使能信號en為邏輯高電平，且高壓信號hv的電壓值逐漸增大至與第二電壓vdd的電壓差值大于或等于第三pmos管pm3的閾值電壓時，第三pmos管pm3導通，第三nmos管導通，第五pmos管pm5、第六pmos管pm6、第七pmos管pm7均導通。導通的第五pmos管pm5、第六pmos管pm6、第七pmos管pm7、第三pmos管pm3、第三nmos管對高壓信號hv進行分壓，使得第四nmos管nm4導通。導通的第五nmos管nm5、第四pmos管pm4和第四nmos管nm4對第二電壓vdd進行分壓，第四nmos管nm4的源極電壓升高，反相器鏈222輸出的控制信號hvdet變?yōu)榈谝贿壿嫷碗娖叫盘枴?/p>

繼續(xù)參考圖3，所述控制電路還可以包括：第一電容223。所述第一電容223的第一端適于接收所述第二電壓vdd，所述第一電容223的第二端連接所述第四nmos管nm4的柵極。所述第一電容223可以穩(wěn)定所述第四nmos管nm4的柵極電壓。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。