本發(fā)明涉及集成電路技術(shù)領(lǐng)域，具體而言涉及一種寫(xiě)操作追蹤電路及包括寫(xiě)操作追蹤電路的存儲(chǔ)器。

背景技術(shù)：

隨著制造工藝的不斷進(jìn)步，半導(dǎo)體存儲(chǔ)器件的尺寸變得越來(lái)越小，速度變得越來(lái)越快，同時(shí)功耗也有了顯著降低。在現(xiàn)代納米尺度的半導(dǎo)體器件中，由于制造工藝、電壓、溫度(pvt)等不良因素的原因，原本設(shè)計(jì)相同的晶體管會(huì)有不同程度的偏差，工藝偏差等對(duì)電路性能有著顯著影響，并且增加了對(duì)整體電路模擬的難度。由于工藝偏差的存在導(dǎo)致不同的存儲(chǔ)器單元具有不同的數(shù)據(jù)寫(xiě)入、讀取速度，從而產(chǎn)生時(shí)序上的不一致性。再加上電壓、溫度的變化，這些時(shí)序的差異會(huì)導(dǎo)致數(shù)據(jù)在存儲(chǔ)器中不能進(jìn)行正確的讀寫(xiě)操作。

靜態(tài)隨機(jī)存儲(chǔ)器sram作為一種易失性存儲(chǔ)器被廣泛應(yīng)用于電腦、手機(jī)等電子產(chǎn)品中。一般來(lái)說(shuō)，sram的數(shù)據(jù)讀取速度會(huì)慢于寫(xiě)入速度，因而在設(shè)計(jì)中會(huì)更多的關(guān)注讀取路徑上的時(shí)序追蹤。而如今隨著工藝水平和對(duì)功耗要求的提高，電源電壓也在不斷降低。在較低的電壓下，sram寫(xiě)入速度變慢，加上工藝上最壞情況的存在，若不考慮數(shù)據(jù)寫(xiě)入延時(shí)，字線或者位線上的有效時(shí)間不足就會(huì)導(dǎo)致對(duì)存儲(chǔ)單元寫(xiě)失敗，最終影響到sram的良率。因此，有必要提供一種寫(xiě)操作追蹤電路，以提高整個(gè)sram工作時(shí)序的準(zhǔn)確性和可靠性。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種寫(xiě)操作追蹤電路，所述寫(xiě)操作追蹤電路包括虛擬存儲(chǔ)單元以及與所述虛擬存儲(chǔ)單元的一個(gè)存儲(chǔ)節(jié)點(diǎn)相連接的延時(shí)單元，所述延時(shí)單元的輸入包括寫(xiě)反饋信號(hào)，所述寫(xiě)反饋信號(hào)基于與所述虛擬存儲(chǔ)單元相關(guān)聯(lián)的虛擬字線和第一虛 擬位線上的信號(hào)的邏輯運(yùn)算結(jié)果而產(chǎn)生。

在本發(fā)明的一個(gè)實(shí)施例中，所述延時(shí)單元包括第一反相器、第一邏輯運(yùn)算單元以及第二反相器，其中，所述存儲(chǔ)節(jié)點(diǎn)連接到所述第一反相器的輸入端；所述第一反相器的輸出端連接到所述第一邏輯運(yùn)算單元的第一輸入端，所述第一邏輯運(yùn)算單元的第二輸入端輸入所述寫(xiě)反饋信號(hào)；所述第一邏輯運(yùn)算單元的輸出端連接到所述第二反相器的輸入端，所述第二反相器的輸出作為所述寫(xiě)操作追蹤電路的反饋信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，所述延時(shí)單元還包括第二邏輯運(yùn)算單元以及子延時(shí)單元，所述第二邏輯運(yùn)算單元的兩個(gè)輸入端分別連接到所述虛擬字線和所述第一虛擬位線，所述第二邏輯運(yùn)算單元的輸出端連接到所述子延時(shí)單元的輸入端，所述子延時(shí)單元的輸出端輸出所述寫(xiě)反饋信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，所述子延時(shí)單元包括多個(gè)串聯(lián)連接的反相器。

在本發(fā)明的一個(gè)實(shí)施例中，所述子延時(shí)單元所包括的反相器的數(shù)目根據(jù)系統(tǒng)需求而設(shè)置。

在本發(fā)明的一個(gè)實(shí)施例中，所述第一邏輯運(yùn)算單元和所述第二邏輯運(yùn)算單元均為與非門。

在本發(fā)明的一個(gè)實(shí)施例中，所述虛擬存儲(chǔ)單元包括具有第一存儲(chǔ)節(jié)點(diǎn)和第二存儲(chǔ)節(jié)點(diǎn)的一對(duì)交叉耦合的反相器、可操作地連接到所述第一存儲(chǔ)節(jié)點(diǎn)的第一傳輸晶體管、以及可操作地連接到所述第二存儲(chǔ)節(jié)點(diǎn)的第二傳輸晶體管。

在本發(fā)明的一個(gè)實(shí)施例中，所述虛擬存儲(chǔ)單元通過(guò)所述第一傳輸晶體管可操作地連接到所述第一虛擬位線，并通過(guò)所述第二傳輸晶體管可操作地連接到第二虛擬位線，所述第一傳輸晶體管和所述第二傳輸晶體管受控于所述虛擬字線。

在本發(fā)明的一個(gè)實(shí)施例中，所述寫(xiě)操作追蹤電路還包括測(cè)試單元，所述測(cè)試單元用于測(cè)試所述虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。

在本發(fā)明的一個(gè)實(shí)施例中，所述測(cè)試單元包括或非門，所述或非門的兩個(gè)輸入端所輸入的信號(hào)與所述第一邏輯運(yùn)算單元的兩個(gè)輸入 端所輸入的信號(hào)相同，所述或非門的輸出表示所述虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。

另一方面，本發(fā)明還提供一種存儲(chǔ)器，所述存儲(chǔ)器包括寫(xiě)操作追蹤電路，所述寫(xiě)操作追蹤電路包括虛擬存儲(chǔ)單元以及與所述虛擬存儲(chǔ)單元的一個(gè)存儲(chǔ)節(jié)點(diǎn)相連接的延時(shí)單元，所述延時(shí)單元的輸入包括寫(xiě)反饋信號(hào)，所述寫(xiě)反饋信號(hào)基于與所述虛擬存儲(chǔ)單元相關(guān)聯(lián)的虛擬字線和第一虛擬位線上的信號(hào)的邏輯運(yùn)算結(jié)果而產(chǎn)生。

在本發(fā)明的一個(gè)實(shí)施例中，所述延時(shí)單元包括第一反相器、第一邏輯運(yùn)算單元以及第二反相器，其中，所述存儲(chǔ)節(jié)點(diǎn)連接到所述第一反相器的輸入端；所述第一反相器的輸出端連接到所述第一邏輯運(yùn)算單元的第一輸入端，所述第一邏輯運(yùn)算單元的第二輸入端輸入所述寫(xiě)反饋信號(hào)；所述第一邏輯運(yùn)算單元的輸出端連接到所述第二反相器的輸入端，所述第二反相器的輸出作為所述寫(xiě)操作追蹤電路的反饋信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，所述延時(shí)單元還包括第二邏輯運(yùn)算單元以及子延時(shí)單元，所述第二邏輯運(yùn)算單元的兩個(gè)輸入端分別連接到所述虛擬字線和所述第一虛擬位線，所述第二邏輯運(yùn)算單元的輸出端連接到所述子延時(shí)單元的輸入端，所述子延時(shí)單元的輸出端輸出所述寫(xiě)反饋信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，所述子延時(shí)單元包括多個(gè)串聯(lián)連接的反相器。

在本發(fā)明的一個(gè)實(shí)施例中，所述子延時(shí)單元所包括的反相器的數(shù)目根據(jù)系統(tǒng)需求而設(shè)置。

在本發(fā)明的一個(gè)實(shí)施例中，所述第一邏輯運(yùn)算單元和所述第二邏輯運(yùn)算單元均為與非門。

在本發(fā)明的一個(gè)實(shí)施例中，所述虛擬存儲(chǔ)單元包括具有第一存儲(chǔ)節(jié)點(diǎn)和第二存儲(chǔ)節(jié)點(diǎn)的一對(duì)交叉耦合的反相器、可操作地連接到所述第一存儲(chǔ)節(jié)點(diǎn)的第一傳輸晶體管、以及可操作地連接到所述第二存儲(chǔ)節(jié)點(diǎn)的第二傳輸晶體管。

在本發(fā)明的一個(gè)實(shí)施例中，所述虛擬存儲(chǔ)單元通過(guò)所述第一傳輸晶體管可操作地連接到所述第一虛擬位線，并通過(guò)所述第二傳輸晶體 管可操作地連接到第二虛擬位線，所述第一傳輸晶體管和所述第二傳輸晶體管受控于所述虛擬字線。

在本發(fā)明的一個(gè)實(shí)施例中，所述寫(xiě)操作追蹤電路還包括測(cè)試單元，所述測(cè)試單元用于測(cè)試所述虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。

在本發(fā)明的一個(gè)實(shí)施例中，所述測(cè)試單元包括或非門，所述或非門的兩個(gè)輸入端所輸入的信號(hào)與所述第一邏輯運(yùn)算單元的兩個(gè)輸入端所輸入的信號(hào)相同，所述或非門的輸出表示所述虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。

本發(fā)明所提供的寫(xiě)操作追蹤電路能夠在虛擬存儲(chǔ)單元出現(xiàn)寫(xiě)失效時(shí)，保證正確的反饋信號(hào)回到時(shí)鐘產(chǎn)生模塊，保證外圍電路正常工作。

附圖說(shuō)明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。

附圖中：

圖1示出了現(xiàn)有的寫(xiě)操作追蹤電路的結(jié)構(gòu)示意圖；

圖2示出了根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路的結(jié)構(gòu)示意圖；

圖3a和圖3b分別示出了在虛擬存儲(chǔ)單元未出現(xiàn)寫(xiě)失效時(shí)圖1和圖2中所示電路的仿真結(jié)果對(duì)比圖；以及

圖4a和圖4b分別示出了在虛擬存儲(chǔ)單元出現(xiàn)寫(xiě)失效時(shí)圖1和圖2中所示電路的仿真結(jié)果對(duì)比圖。

具體實(shí)施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開(kāi)徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。

在此使用的術(shù)語(yǔ)的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語(yǔ)“組成”和/或“包括”，當(dāng)在該說(shuō)明書(shū)中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語(yǔ)“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。

近年來(lái)，靜態(tài)隨機(jī)存儲(chǔ)器(sram)因?yàn)樗乃俣瓤臁⑾到y(tǒng)設(shè)計(jì)簡(jiǎn)單等優(yōu)點(diǎn)，得到了大量而廣泛的應(yīng)用。sram陣列一般都包括檢測(cè)信號(hào)傳輸?shù)疥嚵械难舆t的追蹤電路。為了保證讀取時(shí)間界限夠長(zhǎng)，即保證正確讀取存儲(chǔ)器上的數(shù)據(jù)，使用追蹤信號(hào)所檢測(cè)的延遲來(lái)調(diào)整存儲(chǔ)器控制信號(hào)的時(shí)序，可以極大的提高sram的性能和安全性。

一般來(lái)說(shuō)，sram的數(shù)據(jù)讀取速度會(huì)慢于寫(xiě)入速度，因而在設(shè)計(jì)中會(huì)更多的關(guān)注讀取路徑上的時(shí)序追蹤。而隨著工藝水平和對(duì)功耗要求的提高，電源電壓也在不斷降低。在較低的電壓下，sram寫(xiě)入速度變慢，加上工藝上最壞情況的存在，若不考慮數(shù)據(jù)寫(xiě)入延時(shí)，字線或者位線上的有效時(shí)間不足就會(huì)導(dǎo)致對(duì)存儲(chǔ)單元寫(xiě)失敗，最終影響到sram的良率。

早期的sram寫(xiě)操作追蹤電路借用讀操作的追蹤電路。但是在電路能夠正常工作的最小工作電壓(vccmin)的條件下，sram寫(xiě)操作比讀操作需要更長(zhǎng)的字線開(kāi)啟時(shí)間。因此，設(shè)計(jì)單獨(dú)的寫(xiě)操作追蹤電路已成為當(dāng)前的主流。

早期的寫(xiě)操作追蹤電路采用延遲鏈(delaychain)實(shí)現(xiàn)，或者采用讀操作的追蹤電路加延遲鏈來(lái)實(shí)現(xiàn)。該方法的缺點(diǎn)是不能很好地反映寫(xiě)操作隨制造工藝、電壓、溫度pvt的變化。

目前主要采用復(fù)制存儲(chǔ)單元(bitcell)寫(xiě)操作來(lái)實(shí)現(xiàn)寫(xiě)操作追蹤。 該方法可以很好地復(fù)制寫(xiě)操作，但是在vccmin條件下，可能由于虛擬虛擬存儲(chǔ)單元dummycell寫(xiě)失效而導(dǎo)致追蹤電路失效。

現(xiàn)有的寫(xiě)操作追蹤電路主要是通過(guò)增強(qiáng)dummycell的寫(xiě)入能力來(lái)改善vccmin條件下寫(xiě)失效的問(wèn)題。圖1示出了現(xiàn)有的寫(xiě)操作追蹤電路100的結(jié)構(gòu)示意圖。如圖1所示，在寫(xiě)操作追蹤電路100中，dummycell采用8管結(jié)構(gòu)，串聯(lián)的上拉管增強(qiáng)了dummycell的寫(xiě)入能力，一定程度上降低了vccmin。但是當(dāng)vccmin更低時(shí)，可能出現(xiàn)dummycell的存儲(chǔ)節(jié)點(diǎn)rt/rb無(wú)法翻轉(zhuǎn)，從而導(dǎo)致反饋信號(hào)fb_wr出現(xiàn)錯(cuò)誤。這將在時(shí)鐘產(chǎn)生電路中產(chǎn)生無(wú)法恢復(fù)的死鎖信號(hào)，導(dǎo)致外圍電路失效。

為了克服上述問(wèn)題，本發(fā)明提供了一種寫(xiě)操作追蹤電路，其包括虛擬存儲(chǔ)單元dummycell以及與dummycell的一個(gè)存儲(chǔ)節(jié)點(diǎn)相連接的延時(shí)單元。其中，引入一個(gè)寫(xiě)反饋信號(hào)作為延時(shí)單元的輸入。該寫(xiě)反饋信號(hào)基于與dummycell相關(guān)聯(lián)的虛擬字線和第一虛擬位線上的信號(hào)的邏輯運(yùn)算結(jié)果(例如在一個(gè)實(shí)施例中采用虛擬字線和第一虛擬位線上的信號(hào)相與的邏輯運(yùn)算結(jié)果)而產(chǎn)生，能夠使產(chǎn)生寫(xiě)反饋信號(hào)的路徑的延時(shí)大于dummycell追蹤的時(shí)間。這樣，當(dāng)dummycell出現(xiàn)寫(xiě)失效時(shí)，寫(xiě)反饋信號(hào)能夠保證正確的反饋信號(hào)回到時(shí)鐘產(chǎn)生模塊，保證外圍電路正常工作。下面具體描述根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路的結(jié)構(gòu)。

在一個(gè)實(shí)施例中，本發(fā)明所提供的寫(xiě)操作追蹤電路包括虛擬存儲(chǔ)單元dummycell以及與dummycell的一個(gè)存儲(chǔ)節(jié)點(diǎn)相連接的延時(shí)單元。

其中，可以采用與bitcell相同的結(jié)構(gòu)作為dummycell，這樣能夠很好地復(fù)制實(shí)際的寫(xiě)入時(shí)間。例如，dummycell可以包括具有第一存儲(chǔ)節(jié)點(diǎn)和第二存儲(chǔ)節(jié)點(diǎn)的一對(duì)交叉耦合的反相器，還包括可操作地連接到第一存儲(chǔ)節(jié)點(diǎn)的第一傳輸晶體管，以及可操作地連接到第二存儲(chǔ)節(jié)點(diǎn)的第二傳輸晶體管。dummycell通過(guò)第一傳輸晶體管可操作地連接到與該dummycell相關(guān)聯(lián)的虛擬位線(例如第一虛擬位線)，并通過(guò)第二傳輸晶體管可操作地連接到與該dummycell相關(guān)聯(lián)的另一虛 擬位線(例如第二虛擬位線)。第一傳輸晶體管和第二傳輸晶體管受控于與該dummycell相關(guān)聯(lián)的虛擬字線。

在一個(gè)實(shí)施例中，延時(shí)單元可以包括第一反相器、第一邏輯運(yùn)算單元以及第二反相器。示例性地，第一邏輯運(yùn)算單元為與非門。其中，第一反相器的輸入端連接到dummycell的第二存儲(chǔ)節(jié)點(diǎn)。第一反相器的輸出端連接到第一邏輯運(yùn)算單元的第一輸入端。第一邏輯運(yùn)算單元的第二輸入端輸入寫(xiě)反饋信號(hào)。第一邏輯運(yùn)算單元的輸出端連接到第二反相器的輸入端，第二反相器的輸出作為寫(xiě)操作追蹤電路的反饋信號(hào)。

其中，該寫(xiě)反饋信號(hào)基于與dummycell相關(guān)聯(lián)的虛擬字線和第一虛擬位線上的信號(hào)的邏輯運(yùn)算結(jié)果而產(chǎn)生。具體地，延時(shí)單元還可以包括第二邏輯運(yùn)算單元以及子延時(shí)單元，其用于產(chǎn)生上述寫(xiě)反饋信號(hào)。具體地，第二邏輯運(yùn)算單元的兩個(gè)輸入端分別連接到上述虛擬字線和第一虛擬位線，第二邏輯運(yùn)算單元的輸出端連接到子延時(shí)單元的輸入端，子延時(shí)單元的輸出端輸出上述寫(xiě)反饋信號(hào)。

基于上述寫(xiě)反饋信號(hào)，當(dāng)dummycell出現(xiàn)寫(xiě)失效時(shí)，能夠保證正確的反饋信號(hào)回到時(shí)鐘產(chǎn)生模塊，保證外圍電路正常工作。示例性地，第二邏輯運(yùn)算單元為與非門。

示例性地，上述子延時(shí)單元可以包括多個(gè)串聯(lián)連接的反相器，并且子延時(shí)單元所包括的反相器的數(shù)目可以根據(jù)系統(tǒng)需求而設(shè)置。

此外，根據(jù)本發(fā)明的實(shí)施例的寫(xiě)操作追蹤電路還可以包括測(cè)試單元，用于測(cè)試虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。示例性地，該測(cè)試單元可以包括或非門，或非門的兩個(gè)輸入端所輸入的信號(hào)與上述第一邏輯運(yùn)算單元的兩個(gè)輸入端所輸入的信號(hào)相同，即該或非門的兩個(gè)輸入端所輸入的信號(hào)分別為第一反相器的輸出和上述寫(xiě)反饋信號(hào)?；蚍情T的輸出表示虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效?；谠摐y(cè)試單元，可以及時(shí)將虛擬存儲(chǔ)單元出現(xiàn)寫(xiě)失效的情況反饋給系統(tǒng)。

下面參考附圖根據(jù)具體實(shí)施例詳細(xì)描述本發(fā)明提供的寫(xiě)操作追蹤電路。圖2示出了根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路200的結(jié)構(gòu)示意圖。如圖2所示，寫(xiě)操作追蹤電路200包括虛擬存儲(chǔ)單元dummy cell和延時(shí)單元。

其中，dummycell包括具有第一存儲(chǔ)節(jié)點(diǎn)rt和第二存儲(chǔ)節(jié)點(diǎn)rb的由晶體管m1、m2、m3以及m4組成的一對(duì)交叉耦合的反相器，還包括可操作地連接到第一存儲(chǔ)節(jié)點(diǎn)rt的第一傳輸晶體管m5，以及可操作地連接到第二存儲(chǔ)節(jié)點(diǎn)rb的第二傳輸晶體管m6。在圖2中，還示出了與該dummycell相關(guān)聯(lián)的虛擬字線dwl以及一對(duì)虛擬位線dbl和dblx。

延時(shí)單元包括第一反相器inv1、第一邏輯運(yùn)算單元(示例性地，在圖2中將第一邏輯運(yùn)算單元示出為與非門nand1)以及第二反相器inv2。

其中，第一反相器inv1的輸入端連接到存儲(chǔ)節(jié)點(diǎn)rb。第一反相器inv1的輸出端連接到第一邏輯運(yùn)算單元nand1的一個(gè)輸入端(例如第一輸入端)，即第一反相器inv1的輸出端的信號(hào)rbb作為第一邏輯運(yùn)算單元nand1的第一輸入。

第一邏輯運(yùn)算單元nand1的另一輸入端(例如第二輸入端)的輸入信號(hào)為寫(xiě)反饋信號(hào)tdelay。其中，寫(xiě)反饋信號(hào)tdelay基于虛擬字線dwl上的信號(hào)dwl_wr和虛擬位線dbl上的信號(hào)dbl_wr的邏輯運(yùn)算結(jié)果而產(chǎn)生。

在圖2中，示例性地，將寫(xiě)反饋信號(hào)tdelay示出為通過(guò)第二邏輯運(yùn)算單元和子延時(shí)單元生成。其中，第二邏輯運(yùn)算單元示例性地為與非門nand2。信號(hào)dwl_wr和dbl_wr通過(guò)與非門nand2后經(jīng)過(guò)包括若干串聯(lián)連接的反相器的子延時(shí)單元。其中，子延時(shí)單元所包括的反相器的數(shù)目可以根據(jù)系統(tǒng)需求而設(shè)置。子延時(shí)單元的輸出即為寫(xiě)反饋信號(hào)tdelay。

第一邏輯運(yùn)算單元nand1的輸出端連接到第二反相器inv2的輸入端，第二反相器inv2的輸出fb_wr作為寫(xiě)操作追蹤電路200的反饋信號(hào)。

此外，根據(jù)本發(fā)明的一個(gè)實(shí)施例，寫(xiě)操作追蹤電路200還可以包括測(cè)試單元，該測(cè)試單元可用于測(cè)試dummycell是否出現(xiàn)寫(xiě)失效。示例性地，在圖2中，將測(cè)試單元示出為或非門nor?；蚍情Tnor的兩個(gè)輸入端所輸入的信號(hào)與第一邏輯運(yùn)算單元nand1的兩個(gè)輸入端 所輸入的信號(hào)相同，即分別為第一反相器inv1的輸出信號(hào)rbb和寫(xiě)反饋信號(hào)tdelay?；蚍情Tnor的輸出信號(hào)test_error表示dummycell是否出現(xiàn)寫(xiě)失效。

以上描述了根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路200的各器件之間的連接，下面描述該電路的工作原理。

dummycell作為一種特殊的虛擬存儲(chǔ)單元，可以存儲(chǔ)預(yù)先設(shè)定的邏輯狀態(tài)。例如，將第一存儲(chǔ)節(jié)點(diǎn)rt預(yù)充電為1，將第二存儲(chǔ)節(jié)點(diǎn)rb初值預(yù)設(shè)為0。當(dāng)虛擬字線dwl上的信號(hào)dwl_wr為1并且虛擬位線dbl上的信號(hào)dbl_wr從1變?yōu)?時(shí)，在正常操作下，第一存儲(chǔ)節(jié)點(diǎn)rt從1變?yōu)?，并且第二存儲(chǔ)節(jié)點(diǎn)rb從0變?yōu)?，整個(gè)電路的反饋信號(hào)fb_wr從1變?yōu)?。

當(dāng)dummycell出現(xiàn)寫(xiě)失效時(shí)，第二存儲(chǔ)節(jié)點(diǎn)rb無(wú)法翻轉(zhuǎn)，保持為低電平，即rbb保持為高電平。此時(shí)，由于根據(jù)本發(fā)明實(shí)施例所引入的寫(xiě)反饋信號(hào)tdelay，可以保證整個(gè)電路的反饋信號(hào)fb_wr從1變?yōu)?。也就是說(shuō)，由于寫(xiě)反饋信號(hào)tdelay，根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路200能夠在dummycell寫(xiě)失效的情況下仍保證正確的反饋信號(hào)回到時(shí)鐘產(chǎn)生模塊，從而保證外圍電路正常工作。因此，根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路200解決了當(dāng)vccmin更低時(shí)，出現(xiàn)dummycell的存儲(chǔ)節(jié)點(diǎn)無(wú)法翻轉(zhuǎn)而導(dǎo)致反饋信號(hào)fb_wr出現(xiàn)錯(cuò)誤，進(jìn)而在時(shí)鐘產(chǎn)生電路中產(chǎn)生無(wú)法恢復(fù)的死鎖信號(hào)，從而導(dǎo)致外圍電路失效的問(wèn)題。

測(cè)試單元所輸出的測(cè)試信號(hào)test_error可用于判斷dummycell是否出現(xiàn)失效。例如，當(dāng)dummycell沒(méi)有失效時(shí)，test_error在tdelay和rbb同時(shí)為0時(shí)將為1；當(dāng)test_error保持為0時(shí)，則可以通知系統(tǒng)dummycell已經(jīng)出現(xiàn)失效的情況。

基于上面的描述，根據(jù)本發(fā)明實(shí)施例的寫(xiě)操作追蹤電路能夠在dummycell寫(xiě)失效的情況下保證正確的反饋信號(hào)回到時(shí)鐘產(chǎn)生模塊，從而保證外圍電路正常工作。下面結(jié)合圖3a～圖4b通過(guò)具體的仿真結(jié)果進(jìn)一步描述。其中，圖3a和圖3b分別示出了在虛擬存儲(chǔ)單元未 出現(xiàn)寫(xiě)失效時(shí)圖1和圖2中所示電路的仿真結(jié)果對(duì)比圖。圖4a和圖4b分別示出了在虛擬存儲(chǔ)單元出現(xiàn)寫(xiě)失效時(shí)圖1和圖2中所示電路的仿真結(jié)果對(duì)比圖。

如圖3a和圖3b所示，在dummycell未出現(xiàn)寫(xiě)失效時(shí)，當(dāng)虛擬字線dwl開(kāi)啟時(shí)，寫(xiě)0到dummycell，在圖1所示電路和圖2所示電路中，存儲(chǔ)節(jié)點(diǎn)rt/rb翻轉(zhuǎn)，反饋信號(hào)fb_wr由高電平到低電平。

如圖4a和圖4b所示，在vccmin條件下，當(dāng)rt/rb不能正確翻轉(zhuǎn)時(shí)，圖1中所示的傳統(tǒng)電路的反饋信號(hào)fb_wr一直為高電平，會(huì)將錯(cuò)誤信號(hào)傳回時(shí)鐘產(chǎn)生模塊。而在圖2所示的根據(jù)本發(fā)明實(shí)施例的電路中，fb_wr為寫(xiě)反饋信號(hào)tdelay與第一反相器inv1的輸出rbb相與的結(jié)果。因此，由于寫(xiě)反饋信號(hào)tdelay，保證了反饋信號(hào)fb_wr由高電平到低電平，從而使外圍電路能夠正常工作。

因此，驗(yàn)證了本發(fā)明所提供的基于上述實(shí)施例的寫(xiě)操作追蹤電路能夠在dummycell出現(xiàn)寫(xiě)失效時(shí)，保證正確的反饋信號(hào)回到時(shí)鐘產(chǎn)生模塊，從而保證外圍電路正常工作。

根據(jù)本發(fā)明的另一方面，還提供一種存儲(chǔ)器，該存儲(chǔ)器包括上述實(shí)施例中所描述的寫(xiě)操作追蹤電路。具體地，該寫(xiě)操作追蹤電路包括虛擬存儲(chǔ)單元以及與虛擬存儲(chǔ)單元的一個(gè)存儲(chǔ)節(jié)點(diǎn)相連接的延時(shí)單元。其中，延時(shí)單元的輸入包括寫(xiě)反饋信號(hào)，寫(xiě)反饋信號(hào)基于與虛擬存儲(chǔ)單元相關(guān)聯(lián)的虛擬字線和第一虛擬位線上的信號(hào)的邏輯運(yùn)算結(jié)果而產(chǎn)生。

在本發(fā)明的一個(gè)實(shí)施例中，延時(shí)單元可以包括第一反相器、第一邏輯運(yùn)算單元以及第二反相器。其中，存儲(chǔ)節(jié)點(diǎn)連接到第一反相器的輸入端；第一反相器的輸出端連接到第一邏輯運(yùn)算單元的第一輸入端，第一邏輯運(yùn)算單元的第二輸入端輸入寫(xiě)反饋信號(hào)；第一邏輯運(yùn)算單元的輸出端連接到第二反相器的輸入端，第二反相器的輸出作為寫(xiě)操作追蹤電路的反饋信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，延時(shí)單元可以還包括第二邏輯運(yùn)算單元以及子延時(shí)單元。第二邏輯運(yùn)算單元的兩個(gè)輸入端分別連接到虛擬字線和第一虛擬位線，第二邏輯運(yùn)算單元的輸出端連接到子延時(shí)單元 的輸入端，子延時(shí)單元的輸出端輸出寫(xiě)反饋信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，子延時(shí)單元可以包括多個(gè)串聯(lián)連接的反相器。子延時(shí)單元所包括的反相器的數(shù)目可以根據(jù)系統(tǒng)需求而設(shè)置。

在本發(fā)明的一個(gè)實(shí)施例中，第一邏輯運(yùn)算單元和第二邏輯運(yùn)算單元均為與非門。

在本發(fā)明的一個(gè)實(shí)施例中，虛擬存儲(chǔ)單元可以包括具有第一存儲(chǔ)節(jié)點(diǎn)和第二存儲(chǔ)節(jié)點(diǎn)的一對(duì)交叉耦合的反相器、可操作地連接到第一存儲(chǔ)節(jié)點(diǎn)的第一傳輸晶體管、以及可操作地連接到第二存儲(chǔ)節(jié)點(diǎn)的第二傳輸晶體管。

在本發(fā)明的一個(gè)實(shí)施例中，虛擬存儲(chǔ)單元通過(guò)第一傳輸晶體管可操作地連接到第一虛擬位線，并通過(guò)第二傳輸晶體管可操作地連接到第二虛擬位線，第一傳輸晶體管和第二傳輸晶體管受控于虛擬字線。

在本發(fā)明的一個(gè)實(shí)施例中，寫(xiě)操作追蹤電路還可以包括測(cè)試單元，測(cè)試單元用于測(cè)試虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。示例性地，測(cè)試單元包括或非門，或非門的兩個(gè)輸入端所輸入的信號(hào)與第一邏輯運(yùn)算單元的兩個(gè)輸入端所輸入的信號(hào)相同，或非門的輸出表示虛擬存儲(chǔ)單元是否出現(xiàn)寫(xiě)失效。

本領(lǐng)域普通技術(shù)人員可以結(jié)合先前描述寫(xiě)操作追蹤電路的具體實(shí)施例理解根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器的寫(xiě)操作追蹤電路的具體結(jié)構(gòu)，為了簡(jiǎn)潔，此處不再贅述。當(dāng)然，根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器還可以包括本領(lǐng)域普通技術(shù)人員所熟知的其他任何元件或電路，為了避免遮蔽本發(fā)明，此處不對(duì)其進(jìn)行詳細(xì)描述。

本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書(shū)及其等效范圍所界定。