本申請要求于2015年10月26日在韓國知識產(chǎn)權局提交的第10-2015-0148412號韓國專利申請的優(yōu)先權，該韓國專利申請通過引用全部合并于此。

技術領域

各個實施例總體而言涉及一種半導體存儲器件，更具體地，涉及一種非易失性存儲器件。

背景技術：

可以利用諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(InP)的半導體材料來實現(xiàn)半導體存儲器件。半導體存儲器件一般分為易失性存儲器件和非易失性存儲器件。

易失性存儲器件在斷電時不保留儲存的數(shù)據(jù)。易失性存儲器件的示例包括SRAM(靜態(tài)RAM)、DRAM(動態(tài)RAM)和SDRAM(同步DRAM)器件。非易失性存儲器件即使在斷電時也保留儲存的數(shù)據(jù)。非易失性存儲器件的示例包括ROM(只讀存儲器)、PROM(可編程ROM)、EPROM(可擦除可編程ROM)、EEPROM(電可擦除可編程ROM)、閃存、PRAM(相變RAM)、MRAM(磁阻RAM)、RRAM(電阻式RAM)以及FRAM(鐵電RAM)器件。

技術實現(xiàn)要素：

在實施例中，一種非易失性存儲器件可以包括：多個存儲塊，每個存儲塊包括漏極選擇線、字線和源極選擇線；以及傳輸晶體管級，包括多個傳輸晶體管，所述多個傳輸晶體管串聯(lián)形成在有源區(qū)中且適用于將字線電壓傳送到多個存儲塊之中的響應于塊選擇信號而被選中的存儲塊，其中，每個傳輸晶體管在一側與第一相鄰傳輸晶體管共享漏極，而在另一側與第二相鄰傳輸晶體管共享源極，以及其中，共享源極的成對的傳輸晶體管經(jīng)由源極將字線驅(qū)動信號從其漏極傳送到成對的字線，所述成對的字線包括在存儲塊之中的不同的存儲塊中。

附圖說明

圖1是說明根據(jù)本發(fā)明的實施例的非易失性存儲器件的框圖。

圖2是說明根據(jù)本發(fā)明的實施例的圖1所示的存儲單元陣列中所包括的存儲塊的電 路圖。

圖3是說明根據(jù)本發(fā)明的實施例的圖1所示的存儲單元陣列的一部分的透視圖。

圖4是示意性地說明根據(jù)本發(fā)明的實施例的圖1所示的行譯碼器的配置的框圖。

圖5是示意性地說明根據(jù)本發(fā)明的實施例的圖4所示的傳輸晶體管級的布局模式的示圖。

圖6是說明根據(jù)本發(fā)明的實施例的圖5所示的第一有源區(qū)ACT1中設置的傳輸晶體管以及相關聯(lián)的布線的布局結構的示圖。

圖7至圖9是說明根據(jù)本發(fā)明的實施例的驅(qū)動信號線的各種布局模式的示圖。

圖10是說明根據(jù)本發(fā)明的實施例的第一存儲塊MB1的字線與第二存儲塊MB2的字線之間的關系的示圖。

圖11和圖12是說明根據(jù)本發(fā)明的實施例的在圖10中的第二存儲塊MB2的存儲單元MC31被編程的情況下的偏壓施加狀態(tài)的示圖。

圖13是說明根據(jù)本發(fā)明的實施例的第一存儲塊MB1的字線與第二存儲塊MB2的字線之間的關系的示圖。

圖14是說明根據(jù)本發(fā)明的實施例的在圖13中的第二存儲塊MB2的存儲單元MC31被編程的情況下的偏壓施加狀態(tài)的示圖。

圖15是示意性地說明根據(jù)本發(fā)明的實施例的包括非易失性存儲器件的存儲系統(tǒng)的框圖。

圖16是示意性地說明根據(jù)本發(fā)明的實施例的包括非易失性存儲器件的計算系統(tǒng)的框圖。

具體實施方式

在下文中，參照附圖來描述本發(fā)明的各個實施例。

參見圖1，根據(jù)本發(fā)明的實施例提供了非易失性存儲器件100。非易失性存儲器件100可以包括存儲單元陣列110、行譯碼器120、頁緩沖器130、輸入/輸出緩沖器140、控制邏輯150以及電壓發(fā)生器160。

存儲單元陣列110可以經(jīng)由多個字線WL耦接至行譯碼器120。存儲單元陣列110 還可以經(jīng)由一個或更多個漏極選擇線DSL和源極選擇線SSL(下文中也總體稱為選擇線DSL、SSL)。存儲單元陣列110經(jīng)由多個位線BL耦接至頁緩沖器130。

存儲單元陣列110可以包括多個存儲塊。多個存儲塊中的每個可以對應于擦除單元。每個存儲塊可以包括多個單元串。單元串是串聯(lián)耦接的存儲單元的組。一個單元串中所包括的存儲單元可以通過相同的選擇晶體管來選擇。

行譯碼器120可以響應于地址ADD來選擇存儲單元陣列110的存儲塊。行譯碼器120可以響應于地址ADD來選擇選中的存儲塊的字線WL。行譯碼器120可以將來自電壓發(fā)生器160的驅(qū)動信號傳送到選中的存儲塊的選中的字線WL。行譯碼器120可以將驅(qū)動信號從電壓發(fā)生器160傳送至選擇線DSL、SSL。具體地，例如，可以向選中的存儲塊的選中的字線WL提供高電壓驅(qū)動信號。為了傳送高電壓驅(qū)動信號，行譯碼器120可以包括一個或更多個傳輸晶體管，該一個或更多個傳輸晶體管可以是或包括高電壓晶體管。

根據(jù)實施例，可以通過修改傳輸晶體管的位置或布局結構來減小行譯碼器120的占據(jù)面積(footprint)，即，行譯碼器120所占的面積。

頁緩沖器130可以根據(jù)非易失性存儲器件的操作模式作為寫入驅(qū)動器或感測放大器來操作。在編程操作中，頁緩沖器130可以將與要編程的數(shù)據(jù)相對應的電壓傳送至存儲單元陣列110的位線BL。在讀取操作中，頁緩沖器130經(jīng)由位線BL來感測儲存在選中的存儲單元中的數(shù)據(jù)，并且可以將感測的數(shù)據(jù)傳送至輸入/輸出緩沖器140。在擦除操作中，頁緩沖器130可以將存儲單元陣列110的位線BL浮置。

在編程操作中，輸入/輸出緩沖器140可以將從外部設備輸入的數(shù)據(jù)傳送至頁緩沖器130。在讀取操作中，輸入/輸出緩沖器140可以將從頁緩沖器130提供的數(shù)據(jù)傳輸至外部設備。輸入/輸出緩沖器140可以將地址ADD或命令CMD傳送至行譯碼器120或控制邏輯150。

控制邏輯150可以響應于從輸入/輸出緩沖器140傳送的命令CMD，來控制頁緩沖器130和電壓發(fā)生器160，以訪問選中的存儲單元。

電壓發(fā)生器160可以在控制邏輯150的控制下，產(chǎn)生要提供給選中的字線WL的電壓S。在需要時，可以通過電壓發(fā)生器產(chǎn)生不同電平的電壓。電壓發(fā)生器160可以一次產(chǎn)生要提供給一個或更多個字線的一個或更多個電壓。電壓發(fā)生器160可以在控制邏輯150的控制下，產(chǎn)生要提供給其中形成有多個存儲單元的體(例如，阱區(qū))的電壓。要提供給各個字線WL的字線電壓S的示例可以包括編程電壓Vpgm、傳輸電壓Vpass、 選中讀取電壓Vrd和/或未選中讀取電壓Vread。電壓發(fā)生器160可以產(chǎn)生選擇信號DS、SS，選擇信號DS、SS可以在讀取操作和/或編程操作中分別提供給選擇線DSL和SSL。例如，第一選擇信號DS可以是用于選擇單元串的控制信號，而第二選擇信號SS可以是接地選擇信號。

現(xiàn)在參見圖2，提供了圖1的存儲單元陣列110中所包括的存儲塊MB的電路圖。

作為示例，圖2示出了存儲單元陣列110可以是三維存儲單元陣列。然而，要注意，存儲單元陣列110可以被提供作為二維存儲單元陣列。

存儲塊MB可以包括多個單元串CS11、CS12、CS21和CS22。多個單元串CS11、CS12、CS21和CS22中的每個可以包括相對于襯底(未示出)的主表面垂直地設置的漏極選擇晶體管DST、源極選擇晶體管SST以及多個存儲單元DC和MC00至MC47。例如，每個單元串的各個部分可以在垂直方向上層疊。在單元串CS11、CS12、CS21和CS22的每個單元串中，存儲單元DC和MC00至MC47可以串聯(lián)耦接在漏極選擇晶體管DST與源極選擇晶體管SST之間。在存儲單元DC和MC00至MC47之中，存儲單元MC00至MC47可以表示用于儲存有效數(shù)據(jù)的主存儲單元。存儲單元DC可以表示未用于儲存有效數(shù)據(jù)的虛設存儲單元。例如，虛設存儲單元可以儲存虛設數(shù)據(jù)。

多個單元串CS11、CS12、CS21和CS22的源極選擇晶體管SST的柵極可以共同耦接至源極選擇線SSL。源極選擇晶體管SST的一端可以耦接至主存儲單元MC47，另一端可以耦接至公共源極線CSL。

單元串CS11和CS12的漏極選擇晶體管DST的柵極可以耦接至漏極選擇線DSL1。類似地，單元串CS21和CS22的漏極選擇晶體管DST的柵極可以耦接至漏極選擇線DSL2。

單元串CS11和CS21的漏極選擇晶體管DST的一端可以耦接至位線BL1，而另一端可以耦接至虛設存儲單元DC。單元串CS12和CS22的漏極選擇晶體管DST的一端可以耦接至位線BL2，而另一端可以耦接至虛設存儲單元DC。

出于方便解釋的目的，在下文的描述中，定義了行方向、列方向和高方向。

漏極選擇線DSL1、DSL2延伸的方向可以是行方向RD。因此，例如，單元串CS11和CS12可以布置在行方向RD上，且可以形成第一行。或者，還例如，單元串CS21和CS22可以布置在行方向RD上，且可以形成第二行。

位線BL1、BL2延伸的方向可以是列方向CD。因此，例如，單元串CS11和CS21 可以布置在列方向CD上，且可以形成第一列，而單元串CS12和CS22可以布置在列方向CD上，且可以形成第二列。

從源極選擇晶體管SST至漏極選擇晶體管DST的方向可以是高方向VD。

存儲單元DC和MC00至MC47可以形成三維結構，因為它們布置在列方向CD和行方向RD上，且沿著高方向VD層疊。相同高度的主存儲單元MC可以共同耦接至一個字線WL。不同高度的主存儲單元MC可以耦接至不同的相應字線WL。類似地，相同高度的虛設存儲單元DC可以共同耦接至一個虛設字線DWL。

相同行的漏極選擇晶體管DST可以共同耦接至一個漏極選擇線DSL1或DSL2，而不同行的漏極選擇晶體管DST可以耦接至不同的相對應的漏極選擇線DSL1和DSL2。相同列的漏極選擇晶體管DST可以共同耦接至一個位線BL1或BL2，而不同列的漏極選擇晶體管DST可以耦接至不同的相應的位線BL1和BL2。

作為示例，圖2示出了存儲塊MB可以包括4個單元串CS11、CS12、CS21和CS22。然而，要注意，存儲塊MB的單元串的數(shù)量不限于這樣的示例，可以在列方向CD或行方向RD上提供兩個或更多個單元串。

另外，作為示例，圖2示出了源極選擇晶體管SST共同耦接至一個源極選擇線SSL。然而，要注意，與漏極選擇晶體管DST類似，存儲塊MB的結構可以改變，以及被應用為使得相同行的源極選擇晶體管SST共同耦接至一個源極選擇線，且不同行的源極選擇晶體管SST分別耦接至不同的源極選擇線。

另外，作為示例，圖2示出了可以在每個單元串中提供一個漏極選擇晶體管DST和一個源極選擇晶體管SST。然而，要注意，可以在每個單元串中提供兩個或更多個漏極選擇晶體管或者兩個或更多個源極選擇晶體管。

另外，作為示例，圖2示出了在每個單元串中包括一個虛設存儲單元DC和48個主存儲單元MC00至MC47。然而，要注意，可以在每個單元串中包括一個或更多個主存儲單元，以及在每個單元串中可以不包括虛設存儲單元或者可以包括兩個或更多個虛設存儲單元。

圖3是圖1所示的存儲單元陣列110的一部分的透視圖。

參見圖3，存儲單元陣列110可以包括自襯底10垂直地延伸例如突出的多個溝道11、沿著溝道11層疊的多個選擇線DSL和SSL以及多個字線DWL和WL、以及與溝道11電耦接的位線BL。

溝道11的底端可以電耦接至襯底10。溝道11的頂端可以借助于位線接觸(未示出)而電耦接至位線BL。位線BL可以在列方向CD上延伸。每個位線BL可以共同耦接至不同的存儲塊MB的溝道11。

存儲單元陣列110可以包括在例如NAND快閃存儲器件或電阻式存儲器件的半導體存儲器件中，該半導體存儲器還可以包括設置在溝道11與字線DWL和WL之間的存儲層(未示出)。

選擇線DSL和SSL可以包括與襯底10相鄰的源極選擇線SSL和與位線BL相鄰的漏極選擇線DSL。字線DWL和WL可以包括設置在源極選擇線SSL與漏極選擇線DSL之間的主字線WL和虛設字線DWL。

例如，選擇線DSL和SSL以及字線DWL和WL可以借助于接觸插塞(未示出)而與金屬線(未示出)電耦接。為了提供與接觸插塞接觸的襯墊，擇擇線DSL、SSL和字線DWL、WL可以呈金屬塔形式層疊，使得選擇線DSL、SSL和字線DWL、WL的邊沿可以以階梯形式暴露。選擇線DSL、SSL和字線DWL、WL的暴露的邊沿可以稱為削減區(qū)域(slimming region)。

漏極選擇線DSL可以具有在與位線BL交叉的方向上延伸的線的形式。例如，位線BL可以在列方向CD上延伸，而漏極選擇線DSL可以在行方向RD上延伸。

字線DWL、WL和源極選擇線SSL可以由形成在行方向RD上的寬切斷部12切斷，且可以分成存儲塊MB。

通過上面參照圖1所描述的電壓發(fā)生器160產(chǎn)生的字線電壓S可以被傳送到字線DWL、WL。字線電壓S可以包括編程電壓Vpgm、未選中讀取電壓Vread、讀取電壓Vrd、傳輸電壓Vpass和驗證電壓Vfy。未選中讀取電壓Vread可以是在讀取操作中提供給未選中的字線的電壓。讀取電壓Vrd可以是在讀取操作中提供給選中的字線的電壓。

編程電壓Vpgm、傳輸電壓Vpass或未選中讀取電壓Vread可以對應于相對高的電壓。因此，能承受高電壓的傳輸晶體管可以包括在上面參照圖1描述的行譯碼器120中。

形成傳輸晶體管的高電壓晶體管可以具有比低電壓晶體管長的溝道，用于承受高電壓，即，用于防止其源極和漏極之間的穿通。此外，高電壓晶體管可以具有比低電壓晶體管厚的柵氧化物層，用于承受高電壓，即，用于承受在其柵極與其漏極之間或者在其柵極與其源極之間的高電勢差。換言之，高電壓晶體管會需要比低電壓晶體管寬的芯片面積。

出于該原因，即使存儲單元的尺寸可以經(jīng)由精細處理而縮小，但仍不易減小用于提供高電壓的傳輸晶體管的尺寸。示例性實施例提供了通過改變傳輸晶體管的布局而能夠減少傳輸晶體管的占據(jù)面積的技術。

圖4是示意性地說明圖1所示的行譯碼器120的配置的框圖。

圖4從存儲塊MB1至MB4的操作的角度示出了行譯碼器120，且作為示例示出了行譯碼器120可以具有用于驅(qū)動4個存儲塊MB1至MB4的結構。

參見圖4，行譯碼器120可以包括SI譯碼器121、塊譯碼器122以及多個傳輸晶體管級123A至123D。

SI譯碼器121可以在輸入的塊地址對應于第一存儲塊MB1的情況下，輸出字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>和SD<16:31>至全局字線GWL_A和GWL_D。SI譯碼器121可以在輸入的塊地址對應于第二存儲塊MB2的情況下，輸出字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>和SD<16:31>至全局字線GWL_A和GWL_C。SI譯碼器121可以在輸入的塊地址對應于第三存儲塊MB3的情況下，輸出字線驅(qū)動信號DPSB、SB<00:15>、SB<32:47>和SC<16:31>至全局字線GWL_B和GWL_C。SI譯碼器121可以在輸入的塊地址對應于第四存儲塊MB4的情況下，輸出字線驅(qū)動信號DPSB、SB<00:15>、SB<32:47>和SD<16:31>至全局字線GWL_B和GWL_D。

塊譯碼器122可以響應于塊地址來將多個塊選擇信號BLKWL1至BLKWL4中的一個使能。傳輸晶體管級123A至123D之中的一個傳輸晶體管級可以由使能的塊選擇信號BLKWL來驅(qū)動。

傳輸晶體管級123A至123D可以包括分別響應于塊選擇信號BLKWL1至BLKWL4而驅(qū)動的第一傳輸晶體管級123A至第四傳輸晶體管級123D。

第一傳輸晶體管級123A可以包括響應于第一塊選擇信號BLKWL1而驅(qū)動的多個傳輸晶體管。第一傳輸晶體管級123A中所包括的傳輸晶體管的漏極可以分別電耦接至全局字線GWL_A和GWL_D，第一傳輸晶體管級123A中所包括的傳輸晶體管的源極可以分別電耦接至第一存儲塊MB1的字線(未示出)。

在第一存儲塊MB1被選中的情況下，第一塊選擇信號BLKWL1可以由過塊譯碼器122使能，字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>和SD<16:31>可以從SI譯碼器121提供到全局字線GWL_A和GWL_D。第一傳輸晶體管級123A的傳輸晶體管可以響應于使能的第一塊選擇信號BLKWL1而導通，以及可以將字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>和SD<16:31>傳送至第一存儲塊MB1的字線。

第二傳輸晶體管級123B可以包括響應于第二塊選擇信號BLKWL2而驅(qū)動的多個傳輸晶體管。第二傳輸晶體管級123B中所包括的傳輸晶體管的漏極可以分別電耦接至全局字線GWL_A和GWL_C，第二傳輸晶體管級123B中所包括的傳輸晶體管的源極可以分別電耦接至第二存儲塊MB2的字線(未示出)。

在第二存儲塊MB2被選中的情況下，第二塊選擇信號BLKWL2可以由塊譯碼器122使能，字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>和SD<16:31>可以從SI譯碼器121提供到全局字線GWL_A和GWL_C。第二傳輸晶體管級123B的傳輸晶體管可以響應于使能的第二塊選擇信號BLKWL2而導通，以及可以將字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>和SC<16:31>傳送至第二存儲塊MB2的字線。

第三傳輸晶體管級123C可以包括響應于第三塊選擇信號BLKWL3而驅(qū)動的多個傳輸晶體管。第三傳輸晶體管級123C中所包括的傳輸晶體管的漏極可以分別電耦接至全局字線GWL_B和GWL_C。第三傳輸晶體管級123C中所包括的傳輸晶體管的源極可以分別電耦接至第三存儲塊MB3的字線(未示出)。

在第三存儲塊MB3被選中的情況下，第三塊選擇信號BLKWL3可以由塊譯碼器122使能，字線驅(qū)動信號DPSB、SB<00:15>、SB<32:47>和SC<16:31>可以從SI譯碼器121提供到全局字線GWL_B和GWL_C。第三傳輸晶體管級123C的傳輸晶體管可以響應于使能的第三塊選擇信號BLKWL3而導通，以及可以將字線驅(qū)動信號DPSB、SB<00:15>、SB<32:47>和SC<16:31>傳送至第三存儲塊MB3的字線。

第四傳輸晶體管級123D可以包括響應于第四塊選擇信號BLKWL4而驅(qū)動的多個傳輸晶體管。第四傳輸晶體管級123D中所包括的傳輸晶體管的漏極可以分別電耦接至全局字線GWL_B和GWL_D。第四傳輸晶體管級123D中所包括的傳輸晶體管的源極可以分別電耦接至第四存儲塊MB4的字線(未示出)。

在第四存儲塊MB4被選中的情況下，第四塊選擇信號BLKWL4可以由塊譯碼器122使能，字線驅(qū)動信號DPSB、SB<00:15>、SB<32:47>和SD<16:31>可以從SI譯碼器121提供到全局字線GWL_B和GWL_D。第四傳輸晶體管級123D的傳輸晶體管可以響應于使能的第四塊選擇信號BLKWL4而導通，以及可以將字線驅(qū)動信號DPSB、SB<00:15>、SB<32:47>和SD<16:31>傳送至第四存儲塊MB4的字線。

如下文將參照圖5至圖9所描述的，可以在每個有源區(qū)中形成多個傳輸晶體管。形成在每個有源區(qū)中的傳輸晶體管可以串聯(lián)耦接，而彼此相鄰的傳輸晶體管可以共享源極或漏極。

另外，形成在每個有源區(qū)中的傳輸晶體管可以以著這樣的方式來設置：由相同的塊選擇信號BLKWL驅(qū)動的傳輸晶體管不彼此相鄰，以及由不同的塊選擇信號BLKWL驅(qū)動的傳輸晶體管彼此相鄰。因此，由不同的塊選擇信號BLKWL驅(qū)動的成對的傳輸晶體管可以共享一個漏極，以及由不同的塊選擇信號BLKWL驅(qū)動的成對的傳輸晶體管可以共享一個源極。

在圖4中，示出了字線驅(qū)動信號DPSA、SA<00:15>、SA<32:47>、DPSB、SB<00:15>、SB<32:47>、SC<16:31>和SD<16:31>每個可以被共同提供給由不同的塊選擇信號BLKWL驅(qū)動的成對的傳輸晶體管的漏極。這意味著由不同的塊選擇信號BLKWL驅(qū)動的每對傳輸晶體管可以共享一個漏極。

在圖4中，附圖標記L1和L2所指示的線表示由不同的塊選擇信號BLKWL驅(qū)動的每對傳輸晶體管可以共享源極。具體地，要注意，線L1和L2可以不是諸如布線的物理耦接元件，但可以表示共享源極的傳輸晶體管的電耦接狀態(tài)。

根據(jù)實施例，可以通過在每個有源區(qū)中形成多個傳輸晶體管來減小非有源區(qū)，這減小了傳輸晶體管的有效面積。因此，存儲器件的芯片尺寸可以減小。下面將參照圖5至圖9詳細描述這種技術特征。

圖5是示意性地說明在圖4中示出的傳輸晶體管級123A至123D中所包括的傳輸晶體管的布局模式的示圖。

參見圖5，多個存儲塊MB1至MB4可以布置在列方向CD上。

如上參照圖2和圖3所描述的，在存儲塊MB1至MB4中的每個存儲塊中，可以形成三維布置的包括漏極選擇晶體管DST、多個存儲單元DC和MC00至MC47以及源極選擇晶體管SST的一個或更多個單元串。此外，在存儲塊MB1至MB4中的每個存儲塊中，可以形成與漏極選擇晶體管DST、多個存儲單元DC和MC00至MC47以及源極選擇晶體管SST的柵極耦接且在高方向VD上層疊的漏極選擇線DSL、多個字線DWL和WL00至WL47以及源極選擇線SSL。

沿著列方向CD延伸的多個第一有源區(qū)ACT1至ACTm(m為大于或等于2的整數(shù))可以形成在存儲塊MB1至MB4的一側上。例如，第一有源區(qū)ACT1至ACTm可以具有沿著列方向CD延伸的線形。

被隔離層圍繞作為襯底部分的第一有源區(qū)ACT1至ACTm可以布置在垂直于列方向CD的行方向RD上。

例如，在第一有源區(qū)ACT1至ACTm中的每個有源區(qū)中，可以在列方向CD上交替設置四個源極S和三個漏極D。柵極G1至G12可以設置在沿著列方向CD彼此相鄰的漏極D與源極S之間。盡管圖5作為示例示出在第一有源區(qū)ACT1至ACTm中的每個有源區(qū)中交替地設置四個源極S和三個漏極D，但要注意的是，可以在第一有源區(qū)ACT1至ACTm中的每個有源區(qū)中提供交替地設置的三個或更多個源極S以及兩個或更多個漏極D。

柵極G1至G6可以沿著行方向RD并排地橫貫第一有源區(qū)ACT1至ACTk，柵極G7至G12可以沿著行方向RD并排地橫貫第一有源區(qū)ACTk+1至ACTm。

可以向在列方向CD上彼此相鄰的柵極輸入不同的塊選擇信號BLKWL。例如，第一塊選擇信號BLKWL1可以輸入至柵極G2，第二塊選擇信號BLKWL2可以輸入至在列方向CD上與柵極G2相鄰的柵極G1和G3。

在傳輸晶體管級123A至123D中，可以額外形成具有與第一有源區(qū)ACT1至ACTm不同形狀的第二有源區(qū)ACTm+1和ACTm+2。不同于第一有源區(qū)ACT1至ACTm，在第二有源區(qū)ACTm+1和ACTm+2中的每個有源區(qū)中，可以形成一個漏極D和兩個源極S。盡管圖5作為示例示出了在第二有源區(qū)ACTm+1和ACTm+2中的每個有源區(qū)中形成兩個源極S和一個漏極D，但要注意，可以在第二有源區(qū)ACTm+1和ACTm+2中的每個有源區(qū)中形成一個源極S和一個漏極D。

可以在形成于第二有源區(qū)ACTm+1中的漏極D與源極S之間設置柵極G13和G14，可以在形成于第二有源區(qū)ACTm+2中的漏極D與源極S之間設置柵極G15和G16。柵極G13和G14可以沿著行方向RD并排地橫貫第二有源區(qū)ACTm+1。柵極G15和G16可以沿著行方向RD并排地橫貫第二有源區(qū)ACTm+2。

不同的塊選擇信號BLKWL可以輸入至橫貫第二有源區(qū)ACTm+1和ACTm+2中的每個有源區(qū)的兩個柵極G。例如，第一塊選擇信號BLKWL1可以輸入至柵極G13和G14中的橫貫第二有源區(qū)ACTm+1的一個柵極G13，第二塊選擇信號BLKWL2可以輸入至另一個柵G14。另外，第三塊選擇信號BLKWL3可以輸入至柵極G15和G16中的橫貫第二有源區(qū)ACTm+2的一個柵極G15，第四塊選擇信號BLKWL4可以輸入至另一個柵G16。

可被輸入第一塊選擇信號BLKWL1的柵極G2、G7、G9和G13與設置在它們兩端的源極S和漏極D一起構成傳輸晶體管TR1，傳輸晶體管TR1用于將字線驅(qū)動信號傳送至第一存儲塊MB1?？杀惠斎氲诙K選擇信號BLKWL2的柵極G1、G3、G8和G14與設置在它們兩端的源極S和漏極D一起構成傳輸晶體管TR2，傳輸晶體管TR2用于 將字線驅(qū)動信號傳送至第二存儲塊MB2?？杀惠斎氲谌龎K選擇信號BLKWL3的柵極G4、G6、G11和G15與設置在它們兩端的源極S和漏極D一起構成傳輸晶體管TR3，傳輸晶體管TR3用于將字線驅(qū)動信號傳送至第三存儲塊MB3?？杀惠斎氲谒膲K選擇信號BLKWL4的柵極G5、G10、G12和G16與設置在它們的兩端的源極S和漏極D一起構成傳輸晶體管TR4，傳輸晶體管TR4用于將字線驅(qū)動信號傳送至第四存儲塊MB4。

在設置在第一有源區(qū)ACT1至ACTm中的傳輸晶體管中，設置在第一有源區(qū)ACT1至ACTm的內(nèi)部的傳輸晶體管可以與相鄰它們設置的傳輸晶體管共享源極S。此外，設置在第一有源區(qū)ACT1至ACTm的兩端的傳輸晶體管不會與相鄰它們設置的傳輸晶體管共享源極S。設置在第二有源區(qū)ACTm+1和ACTm+2中的傳輸晶體管不會與相鄰它們設置的傳輸晶體管共享源極S。

不與其他傳輸晶體管共享源極S的傳輸晶體管，諸如設置在第一有源區(qū)ACT1至ACTm的兩端的傳輸晶體管以及設置在第二有源區(qū)ACTm+1和ACTm+2中的傳輸晶體管，可以電耦接至與漏極選擇晶體管DST相鄰的2或3個存儲單元的字線，以及可以分別將字線驅(qū)動信號傳送至與漏極選擇晶體管DST相鄰的2或3個存儲單元。

圖6是說明與設置在圖5的第一有源區(qū)ACT1中的傳輸晶體管相關聯(lián)的布線的布局結構的示圖。

與設置在其余的第一有源區(qū)ACT2至ACTm中的傳輸晶體管相關聯(lián)的布線可以具有與圖6所示的結構相似的布局結構。

參見圖6，多個傳輸晶體管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2可以設置在第一有源區(qū)ACT1中。傳輸晶體管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2可以串聯(lián)耦接，使得相鄰的傳輸晶體管可以共享源極S和漏極D中的一個。因此，相鄰的傳輸晶體管的源極S和漏極D可以具有相反的設置。

在共享漏極D或源極S的兩個傳輸晶體管中，可以向它們各自的柵極G輸入不同的塊選擇信號BLKWL。例如，在共享漏極D1的傳輸晶體管TR2_1和TR1中，第二塊選擇信號BLKWL2可以輸入至傳輸晶體管TR2_1的柵極G1，而第一塊選擇信號BLKWL1可以輸入至傳輸晶體管TR1的柵極G2。類似地，在共享源極S2的傳輸晶體管TR1和TR2_2中，第一塊選擇信號BLKWL1可以輸入至傳輸晶體管TR1的柵極G2，而第二塊選擇信號BLKWL2可以輸入至傳輸晶體管TR2_2的柵極G3。

可以在柵極G1至G6之上的金屬層中形成沿著列方向CD延伸的全局字線GWL_A、GWL_D和GWL_B。全局字線GWL_A、GWL_D和GWL_B可以在列方向 CD上傳送從SI譯碼器121(見圖4)提供的字線驅(qū)動信號SA<15>、SD<31>和SB<15>。

全局字線GWL_A可以經(jīng)由接觸插塞CNT1來電耦接至傳輸晶體管TR2_1和TR1的公共漏極D1，以及可以提供字線驅(qū)動信號SA<15>至公共漏極D1。全局字線GWL_D可以經(jīng)由接觸插塞CNT2來電耦接至傳輸晶體管TR2_2和TR3_1的公共漏極D2，以及可以提供字線驅(qū)動信號SD<31>至公共漏極D2。全局字線GWL_B可以經(jīng)由接觸插塞CNT3來電耦接至傳輸晶體管TR4和TR3_2的公共漏極D3，以及可以提供字線驅(qū)動信號SB<15>至公共漏極D3。

傳輸晶體管TR1和TR2_2的公共源極S2可以經(jīng)由驅(qū)動信號線LWL_V1、LWL_H1和LWL_H2電耦接至第一存儲塊MB1的字線WL15和第二存儲塊MB2的字線WL31。傳輸晶體管TR1可以響應于第一塊選擇信號BLKWL1，經(jīng)由源極S2以及驅(qū)動信號線LWL_V1、LWL_H1和LWL_H2將輸入至傳輸晶體管TR1的漏極D1的字線驅(qū)動信號SA<15>傳送至第一存儲塊MB1的字線WL15和第二存儲塊MB2的字線WL31。傳輸晶體管TR2_2可以響應于第二塊選擇信號BLKWL2，經(jīng)由源極S2以及驅(qū)動信號線LWL_V1、LWL_H1和LWL_H2將輸入至傳輸晶體管TR2_2的漏極D2的字線驅(qū)動信號SD<31>傳送至第一存儲塊MB1的字線WL15和第二存儲塊MB2的字線WL31。

類似地，傳輸晶體管TR3_1和TR4的公共源極S3可以經(jīng)由驅(qū)動信號線LWL_V2、LWL_H3和LWL_H4電耦接至第三存儲塊MB3的字線WL31和第四存儲塊MB4的字線WL15。傳輸晶體管TR3_1可以響應于第三塊選擇信號BLKWL3，經(jīng)由源極S3以及驅(qū)動信號線LWL_V2、LWL_H3和LWL_H4將輸入至傳輸晶體管TR3_1的漏極D2的字線驅(qū)動信號SD<31>傳送至第三存儲塊MB3的字線WL31和第四存儲塊MB4的字線WL15。傳輸晶體管TR4可以響應于第四塊選擇信號BLKWL4，經(jīng)由源極S3以及驅(qū)動信號線LWL_V2、LWL_H3和LWL_H4將輸入至傳輸晶體管TR4的漏極D3的字線驅(qū)動信號SB<15>傳送至第三存儲塊MB3的字線WL31和第四存儲塊MB4的字線WL15。

在與公共源極S2和S3中的每個公共源極電耦接的存儲塊MB的字線WL中，一個存儲塊MB的字線WL與其他存儲塊MB的字線WL可以在它們的層疊位置上彼此不同。例如，在電耦接至公共源極S2的第一存儲塊MB1的字線WL15和第二存儲塊MB2的字線WL31中，第一存儲塊MB1的字線WL15可以設置在比第二存儲塊MB2的字線WL31高的層中。類似地，在與公共源極S3電耦接的第三存儲塊MB3的字線WL31和第四存儲塊MB4的字線WL15中，第三存儲塊MB3的字線WL31可以設置在比第四存儲塊MB4的字線WL15低的層中。

由于共同耦接至一個公共源極的存儲塊的字線可以設置在不同的層中，所以可以以 不同的模式向各個存儲塊施加字線驅(qū)動信號。因此，可以提供字線驅(qū)動信號(字線電壓)，使得在另一存儲塊中執(zhí)行編程操作時，在一個存儲塊中不發(fā)生干擾。這些特征稍后將參照圖10至圖12更詳細地描述。

位于第一有源區(qū)ACT1兩端的傳輸晶體管TR2_1和TR3_2可以由于位置問題而不與其他傳輸晶體管共享源極S。位于第一有源區(qū)ACT1的兩端的傳輸晶體管TR2_1和TR3_2中的每個可以電耦接至存儲塊的字線中的一個字線，以及可以分別傳送字線驅(qū)動信號至所述一個字線。

例如，傳輸晶體管TR2_1的源極S1可以經(jīng)由驅(qū)動信號線LWL_V3和LWL_H5電耦接至第二存儲塊MB2的字線WL15，傳輸晶體管TR2_1可以響應于第二塊選擇信號BLKWL2，經(jīng)由源極S1以及驅(qū)動信號線LWL_V3和LWL_H5，將輸入至傳輸晶體管TR2_1的漏極D1的字線驅(qū)動信號SA<15>傳送至第二存儲塊MB2的字線WL15。

類似地，傳輸晶體管TR3_2的源極S4可以經(jīng)由驅(qū)動信號線LWL_V4和LWL_H6電耦接至第三存儲塊MB3的字線WL15，傳輸晶體管TR3_2可以響應于第三塊選擇信號BLKWL3，經(jīng)由源極S4以及驅(qū)動信號線LWL_V4和LWL_H6，將輸入至傳輸晶體管TR3_2的漏極D3的字線驅(qū)動信號SB<15>傳送至第三存儲塊MB3的字線WL15。

不與其他傳輸晶體管共享源極S的傳輸晶體管，諸如傳輸晶體管TR2_1和TR3_2，可以電耦接至與漏極選擇晶體管DST相鄰的2或3個存儲單元的字線，以及可以分別傳送字線驅(qū)動信號至這些存儲單元。這將在稍后參照圖13和圖14更詳細地描述。

驅(qū)動信號線LWL_V1至LWL_V4和LWL_H1至LWL_H6可以電耦接在傳輸晶體管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2的源極S1至S4與存儲塊MB1至MB4之間，以及可以將提供給傳輸晶體管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2的源極S1至S4的字線驅(qū)動信號SA<15>、SD<31>和SB<15>傳送至存儲塊MB1至MB4。

驅(qū)動信號線LWL_V1至LWL_V4和LWL_H1至LWL_H6可以包括例如用于在列方向CD上傳送字線驅(qū)動信號SA<15>、SD<31>和SB<15>的第一信號線LWL_V1至LWL_V4以及用于在行方向RD上傳送字線驅(qū)動信號SA<15>、SD<31>和SB<15>的第二信號線LWL_H1至LWL_H6。

第一信號線LWL_V1至LWL_V4可以形成在與全局字線GWL_A、GWL_D和GWL_B相同的金屬層中，以及可以經(jīng)由金屬接觸CNT4至CNT7電耦接至源極S1至S4。第二信號線LWL_H1至LWL_H6可以形成在例如第一信號線LWL_V1至LWL_V4之下的金屬層中，以及可以經(jīng)由金屬接觸(未示出)電耦接至第一信號線LWL_V1至 LWL_V4和存儲塊MB的字線。

盡管圖6作為示例示出了第一信號線LWL_V1至LWL_V4形成在與全局字線GWL_A、GWL_D和GWL_B相同的金屬層中，以及第二信號線LWL_H1至LWL_H6形成在全局字線GWL_A、GWL_D和GWL_B之下的金屬層中，但要注意，驅(qū)動信號線LWL_V1至LWL_V4和LWL_H1至LWL_H6的結構可以改變，以及被應用使得第一信號線LWL_V1至LWL_V4形成在與全局字線GWL_A、GWL_D和GWL_B不同的層中，或者第二信號線LWL_H1至LWL_H6形成在第一信號線LWL_V1至LWL_V4之上的金屬層中。

第一信號線LWL_V可以電耦接至由相鄰的傳輸晶體管共享的公共源極S2和S3中的每個。例如，第一信號線LWL_V1可以電耦接至公共源極S2，第一信號線LWL_V2可以電耦接至公共源極S3。因此，與傳輸晶體管不共享源極而需要將第一信號線LWL_V分別耦接至傳輸晶體管的源極的結構相比，第一信號線LWL_V的數(shù)量可以減少。

驅(qū)動信號線LWL_V和LWL_H的布局結構可以改變成各種形狀，下面將參照圖7至圖9描述可替換的實施例。

圖7至圖9是說明驅(qū)動信號線LWL_V和LWL_H的各種布局模式的示圖。

在參照圖7至圖9進行的如下描述中，將省略上文已參照圖5和圖6描述的對配置的重復描述。

參見圖7，驅(qū)動信號線LWL_V和LWL_H的第一信號線LWL_V可以采用與第一有源區(qū)ACT1至ACTm疊置的方式設置在第一有源區(qū)ACT1至ACTm上。第一信號線LWL_V可以分別耦接至位于第一有源區(qū)ACT1至ACTm兩端的邊沿傳輸晶體管TR_EU1至TR_EUm和TR_ED1至TR_EDm的相應源極S。耦接至邊沿傳輸晶體管TR_EU1至TR_EUm和TR_ED1至TR_EDm的第一信號線LWL_V每個可以經(jīng)由第二信號線LWL_H而電耦接至存儲塊MB的字線中的一個字線。

邊沿傳輸晶體管TR_EU1至TR_EUm和TR_ED1至TR_EDm每個可以與易受干擾的鄰接漏極選擇晶體管DST的最外部的主存儲單元MC00和與主存儲單元MC00相鄰的存儲單元DC和MC01的字線DWL、WL00和WL01中的一個電耦接，以及可以分別提供字線驅(qū)動信號至存儲單元DC、MC00和MC01的字線DWL、WL00和WL01。

與邊沿傳輸晶體管TR_EU1至TR_EUm和TR_ED1至TR_EDm類似，設置在圖5的第二有源區(qū)ACTm+1和ACTm+2中的每個傳輸晶體管可以與存儲單元DC、MC00和MC01的字線DWL、WL00和WL01中的一個電耦接。

參見圖8，位于第一有源區(qū)ACT1至ACTm兩端的邊沿傳輸晶體管TR_EU1至TR_EUm和TR_ED1至TR_EDm可以成對，使得每對邊沿傳輸晶體管可以由不同的塊選擇信號BLKWL來驅(qū)動。每對邊沿傳輸晶體管可以電耦接至第一信號線LWL_V。每個第一信號線LWL_V可以經(jīng)由兩個第二信號線LWL_H而與不同的存儲塊MB中所包括的成對的字線電耦接。例如，由第三塊選擇信號BLKWL3驅(qū)動的第一邊沿傳輸晶體管TR_EU1和由第四塊選擇信號BLKWL4驅(qū)動的第K+1邊沿傳輸晶體管TR_EUk+1可以彼此成對，以及可以電耦接至第一信號線LWL_V。第一信號線LWL_V可以經(jīng)由兩個第二信號線LWL_H與包括在第三存儲塊MB3中的字線和包括在第四存儲塊MB4中的字線電耦接。

因此，由于為兩個邊沿傳輸晶體管僅形成第一信號線LWL_V可以是足夠的，因此可以減少第一信號線LWL_V的數(shù)量。因此，由于第一信號線LWL_V之間的間隔/距離可以加寬，因此第一信號線LWL_V之間的干擾可以減少。

參見圖9，驅(qū)動信號線LWL_V和LWL_H中的第一信號線LWL_V中的一些可以設置在削減區(qū)域SR上而不是第一有源區(qū)ACT1至ACTm上。如上面參照圖3所描述的，削減區(qū)域SR可以是可以以階梯形式暴露存儲塊MB的漏極選擇線DSL、字線DWL和WL以及源極選擇線SSL的邊沿部分的區(qū)域。

根據(jù)圖9示出的實施例，由于第一信號線LWL_V中的一些可以設置在削減區(qū)域SR上，所以設置在第一有源區(qū)ACT1至ACTm上的第一信號線LWL_V的數(shù)量可以減少。因此，由于第一信號線LWL_V之間的間隔/距離可以加寬，所以第一信號線LWL_V之間的干擾可以減小。

圖10示出了第一存儲塊MB1和第二存儲塊MB2的字線之間的關系。

在圖10的左側示出的電路圖中，針對第一存儲塊MB1和第二存儲塊MB2中的每個，僅示出了一個單元串。第一存儲塊MB1和第二存儲塊MB2中的每個的單元串可以與相同的位線BL耦接。

在圖10的左側示出的表中，左列的字線DWL、WL可以是第一存儲塊MB1的字線，右列的字線DWL、WL可以是第二存儲塊MB2的字線。另外，在相同的行中給出的字線DWL、WL可以是共同耦接至傳輸晶體管級的源極中的一個源極的成對的字線，以及可以被提供相同的字線驅(qū)動信號。

參見圖10，第一存儲塊MB1的字線DWL和WL00至WL47與第二存儲塊MB2的字線DWL和WL00至WL47可以一對一而成對，每對字線可以共同耦接至傳輸晶體 管級的源極中的一個源極，以及可以被提供相同的字線驅(qū)動信號。

例如，第一存儲塊MB1的字線WL00和第二存儲塊MB2的字線WL31可以彼此成對且共同耦接至傳輸晶體管級的一個源極。相同的字線驅(qū)動信號可以從共享源極的兩個傳輸晶體管傳送至字線WL00和WL31。

具體地，為了防止會易受干擾的與漏極選擇晶體管DST相鄰的最外部的主存儲單元MC00以不期望的方式編程，與第一存儲塊MB1的最外部的主存儲單元MC00以及相鄰的存儲單元DC和MC01耦接的字線DWL、WL00和WL01中的每個可以與第二存儲塊MB2的字線WL02至WL47中的一個，即，第二存儲塊MB2的除了字線DWL、WL00和WL01之外的其余字線中的一個成對?？梢詮膫鬏斁w管級給每對字線傳送相同的字線驅(qū)動信號。例如，第一存儲塊MB1的字線DWL、WL00和WL01可以分別與第二存儲塊MB2的字線WL06、WL31和WL11成對?？梢詮膫鬏斁w管級傳送相同的字線驅(qū)動信號給各個字線對。

因此，在第二存儲塊MB2的主存儲單元MC31被編程且編程電壓被傳送至第一存儲塊MB1的最外部的主字線WL00(其被提供與第二存儲塊MB2的主字線WL31相同的字線驅(qū)動信號)的情況下，可以向與主字線WL00相鄰的未選中的存儲塊MB1的字線DWL、WL01施加編程禁止偏壓，使得未選中的存儲塊MB1的主存儲單元MC00可以不被編程。

圖11和圖12是說明在圖10的第二存儲塊MB2的存儲單元MC31被編程的情況下的偏壓施加狀態(tài)的示圖。

參見圖11，在第二存儲塊MB2的主存儲單元MC31被編程的情況下，可以向位線BL施加0V的接地電壓，以及可以向選中的存儲塊MB2的漏極選擇線DSL施加電源電壓VCC。另外，可以向未選中的存儲塊MB1的漏極選擇線DSL和存儲塊MB1、MB2的公共源極線CSL施加0V的接地電壓。

編程電壓VPGM作為字線驅(qū)動信號可以施加給與傳輸晶體管級的源極共同耦接的第二存儲塊MB2的主字線WL31和第一存儲塊MB1的主字線WL00。低于編程電壓VPGM的第一傳輸電壓VPASS1作為字線驅(qū)動信號可以施加給共同耦接至傳輸晶體管級的源極的第一存儲塊MB1的字線WL02至WL47和第二存儲塊MB2的字線。低于編程電壓VPGM且高于第一傳輸電壓VPASS1的第二傳輸電壓VPASS2作為字線驅(qū)動信號可以施加給共同耦接至傳輸晶體管級的源極的第一存儲塊MB1的字線DWL和WL01以及第二存儲塊MB2的字線WL06和WL11。例如，編程電壓VPGM可以是18V，第一傳輸電壓VPASS1可以是9V，第二傳輸電壓VPASS2可以是10V。

因此，由于高于第一傳輸電壓VPASS1的編程電壓VPGM和第二傳輸電壓VPASS2可以耦接至第一存儲塊MB1的存儲單元DC、MC00和MC01的溝道，所以第一存儲塊MB1的存儲單元DC、MC00和MC01的提高的溝道電壓與施加給第一存儲塊MB1的字線WL00的編程電壓VPGM之間的電勢差可以小于F-N隧穿所需的電勢差。以此方式，可以防止第一存儲塊MB1的最外部的主存儲單元MC00被無意地編程。

參見圖12，作為字線驅(qū)動信號的解耦接電壓VLOCAL可以施加給共同耦接至傳輸晶體管級的源極的第一存儲塊MB1的字線DWL和WL01以及第二存儲塊MB2的字線WL06和WL11。例如，解耦接電壓VLOCAL可以是0V。

因此，當?shù)谝淮鎯KMB1的存儲單元DC和MC01被截止時，第一存儲塊MB1的主存儲單元MC00的溝道部分可以與其他溝道部分電解耦接，且可以變?yōu)楦≈脿顟B(tài)。因此，施加給第一存儲塊MB1的字線WL00的編程電壓VPGM可以與第一存儲塊MB1的存儲單元MC00的溝道耦接。因此，第一存儲塊MB1的字線WL00的電壓與第一存儲塊MB1的存儲單元MC00的提高的溝道電壓之間的電勢差可以小于F-N隧穿所需的電勢差，由此可以防止第一存儲塊MB1的最外部的主存儲單元MC00以無意的方式被編程。

圖13示出了存儲塊MB1的字線與存儲塊MB2的字線之間的關系。

例如，在圖13的表中，左列的字線DWL和WL可以是第一存儲塊MB1的字線，右列的字線DWL和WL可以是第二存儲塊MB2的字線。另外，在相同的行中給出的字線DWL和WL可以是共同耦接至傳輸晶體管級的源極中的一個源級的成對的字線，且可以被提供相同的字線驅(qū)動信號。

參見圖13，為了防止出現(xiàn)易受干擾的與漏極選擇晶體管DST鄰接的最外部的主存儲單元MC00以無意的方式被編程的現(xiàn)象，第一存儲塊MB1和第二存儲塊MB2中所包括的最外部的主存儲單元MC00以及相鄰的存儲單元DC和MC01的字線DWL、WL00和WL01可以與傳輸晶體管級的傳輸晶體管之中的不共享源極的傳輸晶體管分別耦接，以及可以被分別提供來自傳輸晶體管級的字線驅(qū)動信號。

最外部的主存儲單元MC00以及相鄰的存儲單元DC和MC01的字線DWL、WL00和WL01中的每個可以與例如圖5所示的形成在第二有源區(qū)ACTm+1和ACTm+2中的傳輸晶體管或位于第一有源區(qū)ACT1至ACTm兩端的邊沿傳輸晶體管中的一個電耦接，以及可以被提供來自形成在第二有源區(qū)ACTm+1和ACTm+2中的傳輸晶體管或邊沿傳輸晶體管中的一個的字線驅(qū)動信號。

同時，除最外部的主存儲單元MC00以及相鄰的存儲單元DC和MC01的字線DWL、WL00和WL01之外的其他字線WL02至WL47可以成對，使得每對可以包括屬于不同的存儲塊MB的字線。每對字線可以共同耦接至傳輸晶體管級的源極，以及可以傳送來自共享源極的兩個傳輸晶體管的字線驅(qū)動信號。

圖14示出了在圖13中的第二存儲塊MB2的存儲單元MC31被編程的情況下的偏壓施加狀態(tài)。

參見圖14，在第二存儲塊MB2的主存儲單元MC31被編程的情況下，可以向位線BL施加0V的接地電壓，以及可以向選中的存儲塊MB2的漏極選擇線DSL施加電源電壓VCC。另外，可以向未選中的存儲塊MB1的漏極選擇線DSL以及存儲塊MB1和MB2的公共源極線CSL施加0V的接地電壓。

編程電壓VPGM作為字線驅(qū)動信號可以施加給共同耦接至傳輸晶體管級的源極的第二存儲塊MB2的主字線WL31和第一存儲塊MB1的字線。第一傳輸電壓VPASS1作為字線驅(qū)動信號可以施加給第二存儲塊MB2的其余的字線DWL、WL00至WL30和WL32至WL47。

另外，第一傳輸電壓VPASS1作為字線驅(qū)動信號可以施加給第一存儲塊MB1的字線DWL和WL00至WL47之中的除可耦接至與第二存儲塊MB2的主字線WL31相同的源極的字線之外的第一存儲塊MB1的其余字線。

由于第一存儲塊MB1的字線DWL、WL00和WL01可以與第二存儲塊MB2的字線電解耦接，所以可以向第一存儲塊MB1的字線DWL、WL00和WL01施加第一傳輸電壓VPASS1，而不管施加給第二存儲塊MB2的字線的字線驅(qū)動信號如何，因此能夠防止第一存儲塊MB1的主存儲單元MC00以無意的方式編程。

圖15是示意性地說明根據(jù)本發(fā)明的實施例的包括非易失性存儲器件620的存儲系統(tǒng)600的框圖。

存儲系統(tǒng)600還可以包括存儲控制器610。存儲控制器610可以控制非易失性存儲器件620。通過非易失性存儲器件620和存儲控制器610的組合,可以提供存儲卡或固態(tài)盤(SSD)。SRAM 611可以用作中央處理單元(CPU)612的工作存儲器。主機接口613可以包括可與存儲系統(tǒng)600耦接的主機的數(shù)據(jù)交換協(xié)議。

糾錯碼(ECC)塊614可以檢測和糾正從非易失性存儲器件620讀出的數(shù)據(jù)中所包括的錯誤。

存儲器接口615可以與非易失性存儲器件620接口。CPU 612可以執(zhí)行用于存儲控制器610的數(shù)據(jù)交換的一般控制操作。

盡管未示出，但是對于本領域技術人員而言應該明顯的是，存儲系統(tǒng)600還可以設置有儲存用于與主機接口的碼數(shù)據(jù)的ROM。非易失性存儲器件620可以被提供作為由多個閃存芯片構成的多芯片封裝。

存儲系統(tǒng)600可以用作具有低錯誤發(fā)生幾率的高可靠性的儲存媒介。具體地，前述半導體存儲器件可以提供用于諸如固態(tài)盤(SSD)的存儲系統(tǒng)。在這種情況下，存儲控制器610可以經(jīng)由以下各種接口協(xié)議中的一種來與外部設備(例如，主機)通信，諸如USB(通用串行總線，universal serial bus)協(xié)議、MMC(多媒體卡，multimedia card)協(xié)議、PCI-E(外圍組件快速互聯(lián)，peripheral component interconnection express)協(xié)議、SATA(串行高級技術附件，serial advanced technology attachment)協(xié)議、PATA(并行高級技術附件，parallel advanced technology attachment)協(xié)議、SCSI(小型計算機系統(tǒng)接口，small computer system interface)協(xié)議、ESDI(增強型小型盤接口，enhanced small disk interface)協(xié)議、以及IDE(集成電路設備，integrated device electronics)協(xié)議。

圖16是示意性地說明根據(jù)實施例的包括非易失性存儲器件的計算系統(tǒng)的框圖。

參見圖16，根據(jù)實施例的計算系統(tǒng)700可以包括與系統(tǒng)總線760電耦接的微處理器(或CPU)720、RAM 730、用戶接口740、諸如基帶芯片組的調(diào)制解調(diào)器750以及存儲系統(tǒng)710。在根據(jù)實施例的計算系統(tǒng)700是移動設備的情況下，可以額外地提供用于供應計算系統(tǒng)700的操作電壓的電池(未示出)。盡管圖中未示出，對于本領域技術人員而言應該明顯的是，計算系統(tǒng)700還可以包括應用芯片組、相機圖像處理器(CIS)、移動DRAM等。存儲系統(tǒng)710可以配置成例如使用非易失性存儲器來儲存數(shù)據(jù)的SSD(固態(tài)驅(qū)動器/盤)?；蛘咭沧鳛槭纠?，存儲系統(tǒng)710可以提供作為融合閃存(例如，OneNAND閃存)。

盡管已描述了各種實施例，但是本領域技術人員將理解的是，描述的實施例僅僅是借助于示例。因此，本文描述的非易失性存儲器件不應基于描述的實施例來限制。本領域技術人員在不脫離所附權利要求限定的本發(fā)明的范圍和精神的情況下，可以想象到許多其他實施例和它們的變型。