本發(fā)明涉及一種動態(tài)存取存儲體(以下稱作dram)等揮發(fā)性半導體存儲裝置的再新(refresh)控制電路及方法與揮發(fā)性半導體存儲裝置。

背景技術：

圖1是表示現(xiàn)有例的dram的存儲單元(memorycell)mc1與再新控制電路的結構例的電路圖。圖1中，包括再新控制器10以及鎖存型讀出放大器11(latch-typesenseamplifier)，位線bl及/bl連接至鎖存型讀出放大器11，通常存儲用存儲單元mc1是具備金屬氧化物半導體(metaloxidesemiconductor，mos)晶體管(transistor)q1以及電容器(capacitor)c1而構成。此處，電容器c1是通過利用一對電極膜夾住絕緣膜而形成。由鎖存型讀出放大器11經(jīng)由位線(bitline)bl來從存儲單元mc1的mos晶體管q1的漏極(drain)讀出存儲電壓vsn，來進行數(shù)據(jù)的判定。此處，在電容器c1中蓄積有電荷時，對于mos晶體管q1而言成為逆偏壓狀態(tài)，因此從電容器c1沿基板方向產(chǎn)生漏(leak)電流，從而產(chǎn)生電荷放電。因此，在dram中，對于各個位(bit)的存儲單元mc1，必須定期地使存儲單元mc1的狀態(tài)復原，將此稱作再新。在再新時，具體而言，通過選擇字符線(wordline)wl及位線bl來將選擇用mos晶體管q1設為導通，根據(jù)要存儲的數(shù)據(jù)來將規(guī)定的存儲電壓充電至電容器c1。該再新例如是以64ms的時間間隔來進行。

若假設dram的再新所耗費的消耗電力在所有存儲單元中均相同，且在1次再新動作中耗費的消耗電流是固定的，則為了降低在再新動作中耗費的所有消耗電流，只要加長再新間隔，減少每單位時間的再新動作的次數(shù)即可。然而，理想的是，自我再新(selfrefresh)時的消耗電流少，因此再新間隔被控制為，在存儲單元的特性(停頓(pause)時間特性)允許的范圍內(nèi)盡可能延長。此處，停頓時間特性存在溫度依存性，在dram的存儲單元中，溫度越高則停頓時間越短，溫度越低則停頓時間越長。

例如在專利文獻1中揭示了：為了削減低溫時的消耗電流，使dram的自我再新周期根據(jù)停頓特性的溫度依存性來變化。具體而言，由第1電流生成電路、第2電流生成電路、脈波(pulse)信號生成電路以及計數(shù)器(counter)電路構成定時器(timer)電路。第1電流生成電路生成具備正的溫度系數(shù)的第1電流i1，第2電流生成電路生成實質上不具備溫度系數(shù)的固定值的第2電流i2，脈波信號生成電路生成具備與第1電流及第2電流之和的電流(i1+i2)相應的周期的脈波信號。計數(shù)器電路對由脈波信號生成電路所生成的脈波信號進行分頻而輸出定時器信號。

現(xiàn)有技術文獻

專利文獻

專利文獻1：日本專利特開2006-228383號公報

非專利文獻

非專利文獻1：木原雄治等，「使用dram技術的新型sram技術」，電子通信資訊學會論文志，c，電子學，j89-c(10)，pp.725-734，2006年10月1日

[發(fā)明所欲解決的課題]

但是，專利文獻1的再新控制電路存在下述問題，即，必須具備第1電流生成電路、第2電流生成電路、脈波信號生成電路與計數(shù)器電路，因此電路規(guī)模變得極大。

如上所述，dram的再新例如是以64ms的時間間隔來進行，例如在30度以上的高溫下，這是合理(reasonable)的，但在例如20度左右的室溫(低溫)下是超規(guī)格(overspec)的，在室溫(低溫)下也必須適當?shù)乜刂圃傩轮芷凇?/p>

技術實現(xiàn)要素：

本發(fā)明的目的在于解決以上的問題，提供一種揮發(fā)性半導體存儲裝置的再新控制電路及方法與揮發(fā)性半導體存儲裝置，能以比現(xiàn)有技術簡單的電路結構來控制再新周期，以使室溫下的消耗電力變小。

[解決課題的手段]

第1發(fā)明的揮發(fā)性半導體存儲裝置的再新控制電路中，所述揮發(fā)性半導體存儲裝置包括各自具有選擇用晶體管與存儲元件的多個存儲單元，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于包括：

第1比較部件，將所述揮發(fā)性半導體存儲裝置的與通常存儲用存儲單元不同的存儲單元的存儲電壓跟規(guī)定的臨界電壓進行比較，并輸出比較結果信號，

停止所述存儲單元的自我再新，直至所述存儲電壓下降至小于規(guī)定的臨界電壓為止。

所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述揮發(fā)性半導體存儲裝置的與通常存儲用存儲單元不同的存儲單元是形成在與所述通常存儲用存儲單元的陣列(array)鄰接的區(qū)域中。

而且，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述第1比較部件包括：

差動放大器，對所述揮發(fā)性半導體存儲裝置的存儲電壓與規(guī)定的臨界電壓進行差動放大；以及

數(shù)字(digital)化電路，將來自所述差動放大器的電壓數(shù)字化，以產(chǎn)生所述比較結果信號。

進而，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述差動放大器基于指示所述存儲單元自我再新的再新信號而設為動作狀態(tài)。

進而，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述臨界電壓是基于針對多個所述存儲單元的存儲電壓的累積分布來統(tǒng)計性地決定。

此處，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述存儲電壓的累積分布是在所述揮發(fā)性半導體存儲裝置的最差環(huán)境狀態(tài)下測定所得。

所述揮發(fā)性半導體存儲裝置的再新控制電路中，所述臨界電壓被設定在所述揮發(fā)性半導體存儲裝置的電源電壓至所述電源電壓的1/2電壓之間。

而且，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述臨界電壓被設定為所述揮發(fā)性半導體存儲裝置的電源電壓的3/4。

進而，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于包括：

開關部件，基于規(guī)定的控制信號，來將所述揮發(fā)性半導體存儲裝置的通常存儲用存儲單元的存儲電壓選擇性地連接于電源電壓；以及

第2比較部件，判斷所述揮發(fā)性半導體存儲裝置的通常存儲用存儲單元的存儲電壓是否進入判斷所述存儲電壓已下降的規(guī)定的臨界值范圍內(nèi)，在進入所述臨界值范圍內(nèi)時產(chǎn)生所述控制信號，

所述開關部件基于產(chǎn)生的所述控制信號來再新所述存儲單元。

此處，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述存儲電壓具有高電平與低電平這二值，

(1)當所述通常存儲用存儲單元存儲有所述高電平的存儲電壓時，所述臨界值范圍小于比所述電源電壓低的電壓，

(2)當所述通常存儲用存儲單元存儲有所述低電平的存儲電壓時，所述臨界值范圍小于接地電壓。

此處，所述揮發(fā)性半導體存儲裝置的再新控制電路的特征在于，所述開關部件為薄膜晶體管(thinfilmtransistor，tft)型金屬氧化物半導體晶體管。

第2發(fā)明的揮發(fā)性半導體存儲裝置的特征在于包括所述揮發(fā)性半導體存儲裝置的再新控制電路。

第3發(fā)明的揮發(fā)性半導體存儲裝置的再新控制方法中，所述揮發(fā)性半導體存儲裝置包括各自具有選擇用晶體管與存儲元件的多個存儲單元，所述揮發(fā)性半導體存儲裝置的再新控制方法的特征在于包括下述步驟：

通過第1比較部件將所述揮發(fā)性半導體存儲裝置的與通常存儲用存儲單元不同的存儲單元的存儲電壓跟規(guī)定的臨界電壓進行比較，并輸出比較結果信號；以及

停止所述存儲單元的自我再新，直至所述存儲電壓下降至小于規(guī)定的臨界電壓為止。

所述揮發(fā)性半導體存儲裝置的再新控制方法的特征在于還包括下述步驟：

通過第2比較部件判斷所述揮發(fā)性半導體存儲裝置的通常存儲用存儲單元的存儲電壓是否進入判斷所述存儲電壓已下降的規(guī)定的臨界值范圍內(nèi)，在進入所述臨界值范圍內(nèi)時產(chǎn)生控制信號；以及

通過開關部件基于產(chǎn)生的所述控制信號來再新所述存儲單元，所述開關部件基于所述控制信號來將所述揮發(fā)性半導體存儲裝置的通常存儲用存儲單元的存儲電壓選擇性地連接于電源電壓。

[發(fā)明的效果]

根據(jù)本發(fā)明的揮發(fā)性半導體存儲裝置的再新控制電路及方法，能以比現(xiàn)有技術簡單的電路結構來控制再新周期，以減小室溫下的消耗電力。

附圖說明

圖1是表示現(xiàn)有例的dram的存儲單元mc1與再新控制電路的結構例的電路圖；

圖2是表示本發(fā)明的實施方式1的、與dram的存儲單元mc1不同的電平(level)測定用存儲單元mc11與再新控制電路的結構例的電路圖；

圖3是表示使用圖2的再新控制電路的dram的布局(layout)的平面圖；

圖4a是表示圖2的電平(level)測定用存儲單元mc11的附近布局的平面圖；

圖4b是關于圖4a的a-a'線的縱剖視圖；

圖5a是表示圖2的差動放大器12的結構例的電路圖；

圖5b是表示圖5a的差動放大器12的布局的平面圖；

圖6是表示在使用圖2的再新控制電路的dram中從存儲單元讀出高電平(highlevel)的數(shù)據(jù)時的動作的時序圖(timingchart)；

圖7是表示在使用圖2的再新控制電路的dram中從存儲單元讀出低電平(lowlevel)的數(shù)據(jù)時的動作的時序圖；

圖8是表示本發(fā)明的實施方式2的dram的存儲單元mc1的再新控制電路的結構例的電路圖。

圖9是表示圖8的再新控制電路的動作的時序圖；

圖10a是實施方式1的實測結果，是表示再新時間tref的累積分布圖；

圖10b是表示在高溫時從再新算起64ms后的高電平的存儲電壓vsn的分布(假定為標準分布)圖；

圖11a是表示在高溫時從再新算起64ms后的存儲電壓vsn的分布(假定為標準分布)圖；

圖11b是表示在低溫時從再新算起64ms后的存儲電壓vsn的分布(假定為標準分布)圖。

符號說明

10：再新控制器

11：鎖存型讀出放大器

12：差動放大器

13：基準電壓源

14：數(shù)字化電路

15、16、17：比較器

15r、16r、17r：基準電壓源

19：控制信號產(chǎn)生器

20：通常存儲用存儲單元陣列

21：列冗余用存儲單元陣列

22：行冗余用存儲單元陣列

23：差動放大器陣列

24：漏電監(jiān)測用存儲單元陣列

51：半導體基板

51p：p阱區(qū)域

52～58、60：絕緣膜

61、62：電極膜

71、72、75、76、78：通路導體

73、74、77：導體膜

100：存儲電壓監(jiān)測電路

101：再新控制電路

bl、/bl、bl1～bl3：位線

c1、c11：電容器

m1～m14、m11～m17：金屬線

mc1、mc11：存儲單元

mt1～mt5：模型晶體管

q1、q11～q13、q21～q25：mos晶體管

q11a～q13a、q21a～q25a：主動區(qū)域

q2t：tft型mos晶體管

rd：漏極區(qū)域

rg：柵極區(qū)域

rs：源極區(qū)域

s15、s16、s17：比較結果信號

sac：控制信號

src：再新控制信號

sref：再新信號

vbb：半導體基板的反向偏壓電壓

vdd：電源電壓

vkk：字符線的非選擇電壓

vmon：監(jiān)測電壓

vmv：標準分布的中央值

vout：輸出電壓

vpp：數(shù)據(jù)讀出用高電壓

vref：基準電壓(臨界電壓)

vdd/2、vref1、vref2：臨界電壓

vsn、vsn1：存儲電壓

vss：接地電壓

wl：字符線

具體實施方式

以下，參照附圖來說明本發(fā)明的實施方式。另外，在以下的各實施方式中，對于同樣的構成要素標注相同的符號。

實施方式1.

圖2是表示本發(fā)明的實施方式1的、與dram的存儲單元mc1不同的電平測定用存儲單元mc11與再新控制電路的結構例的電路圖，圖3是表示使用圖2的再新控制電路的dram的布局的平面圖。圖2的再新控制電路的特征在于，在圖3的漏電監(jiān)測(leakmonitor)用存儲單元陣列24的區(qū)域(是位于通常存儲用存儲單元陣列20的附近且可監(jiān)控其溫度的區(qū)域)內(nèi)具備與dram的存儲單元mc1不同的電平測定用存儲單元mc11，且再新控制電路具備存儲電壓監(jiān)測電路100，該存儲電壓監(jiān)測電路100對存儲單元mc11的電容器c11的存儲電壓vsn進行測定并基于測定結果來產(chǎn)生使再新控制器10跳過(skip)自我再新的再新控制信號src。

在圖2中，存儲電壓監(jiān)測電路100具備存儲單元mc11、差動放大器12及數(shù)字化電路14。存儲單元mc11具備選擇用mos晶體管q11與作為存儲元件的電容器c11。mos晶體管q11的漏極(drain)連接于位線bl，其柵極(gate)連接于字符線wl。mos晶體管q11的源極(source)經(jīng)由電容器c11而連接于電壓vdd/2的電壓源。此處，vdd為電源電壓。

電容器c11的存儲電壓vsn被施加至差動放大器12的反相輸入端子，另一方面，從基準電壓源13對非反相輸入端子施加基準電壓(臨界電壓)vref。差動放大器12根據(jù)對非反相輸入端子施加的電壓來將對反相輸入端子施加的電壓進行差動放大后，將差動放大后的電壓輸出至數(shù)字化電路14。數(shù)字化電路14例如包含具有規(guī)定的臨界電壓且對輸入電壓進行二值化的反相器，將輸入電壓與規(guī)定的臨界電壓進行比較，若為臨界電壓以上，則產(chǎn)生高電平(1)的再新控制信號src(比較結果信號)，另一方面，若小于臨界電壓，則產(chǎn)生低電平(0)的再新控制信號src。再新控制信號src被輸出至用于dram的公知的再新控制器(refreshcontroller)10。再新控制器10利用公知的方法來產(chǎn)生再新信號sref以控制dram的動作，但以下述方式進行控制，即：響應高電平(1)的再新控制信號src來跳過(停止)自我再新，另一方面，響應低電平(0)的再新控制信號src而不跳過(停止)自我再新。

在圖3的布局例中，dram在半導體基板上具有以下的區(qū)域。

(1)例如呈格子形狀地配置有圖1的多個存儲單元mc1的通常存儲用存儲單元陣列20；

(2)列(row)冗余(redundant)用存儲單元陣列21；

(3)行(column)冗余用存儲單元陣列22；

(4)具備多個差動放大器12的差動放大器陣列23；

(5)例如以規(guī)定的行形狀而配置有例如圖2的多個存儲單元mc11的漏電監(jiān)測用存儲單元陣列24。

此處，漏電監(jiān)測用存儲單元陣列24是配置在dram整體的端部附近且與通常存儲用存儲單元陣列20鄰接的附近，且形成在可對存儲用存儲單元mc1的溫度進行監(jiān)測的位置。而且，差動放大器陣列23是配置在監(jiān)測用存儲單元陣列24的附近。通過設置多個漏電監(jiān)測用存儲單元，從而可應對漏電監(jiān)測的漏電偏差?？紤]可利用數(shù)十組(set)的搭載來進行應對，但具體的數(shù)量須考慮制作工藝(process)的偏差等來決定。

圖4a是表示圖2的電平測定用存儲單元mc11的附近布局的平面圖，圖4b是關于圖4a的a-a'線的縱剖視圖。

圖4a中，在半導體基板51上形成有用于存儲電壓監(jiān)測電路100的多個mos晶體管q11～q13，且以從各mos晶體管q11～q13的各源極引出漏電監(jiān)測用的金屬(metal)線m1～m3的方式而形成。另外，q11a、q12a、q13a是各mos晶體管q11～q13的主動(active)區(qū)域，m4是用于將各mos晶體管q11～q13的各柵極予以連接的金屬線，bl1、bl2、bl3表示位線。

在圖4b的縱剖視圖中，mos晶體管q12是具備分別形成于半導體基板51上的柵極區(qū)域rg、源極區(qū)域rs、漏極區(qū)域rd與p阱(p-well)區(qū)域51p而構成。52～58為層疊的絕緣膜，71、72、75、76、78為通路導體(viaconductor)，73、74、77為導體膜(conductorfilm)。而且，將絕緣膜60夾在電極膜61、62之間而形成電容器c11。

圖5a是表示圖2的差動放大器12的結構例的電路圖。在圖5a中，差動放大器12是具備5個mos晶體管q21～q25而構成，mos晶體管q25響應來自我再新控制器10的高電平的再新信號sref而導通，以執(zhí)行差動放大器12的動作，但響應低電平的再新信號sref而斷開，以截止(cutoff)差動放大器12的動作。

圖5b是表示圖5a的差動放大器12的布局的平面圖。如圖5b所示，在半導體基板51上形成有5個mos晶體管q21～q25。此處，q21a～q25a是各mos晶體管q21～q25的主動區(qū)域。而且，金屬線m11將mos晶體管q21的柵極與mos晶體管q22的柵極予以連接。金屬線m12將mos晶體管q21的源極與mos晶體管q22的源極予以連接。金屬線m13將mos晶體管q22的漏極與mos晶體管q24的漏極予以連接，并連接于輸出一輸出電壓vout的輸出端子。金屬線m14將mos晶體管q21的漏極與mos晶體管q23的漏極予以連接。金屬線m15連接于mos晶體管q24的柵極，并連接于輸入基準電壓vref的輸入端子。金屬線m16連接于mos晶體管q23的柵極，并連接于輸入監(jiān)測電壓vmon的輸入端子。金屬線m17連接于mos晶體管q25的柵極并接地。

圖6是表示在使用圖2的再新控制電路的dram中從存儲單元讀出高電平的數(shù)據(jù)時的動作的時序圖。圖7是表示在使用圖2的再新控制電路的dram中從存儲單元讀出低電平的數(shù)據(jù)時的動作的時序圖。在圖6及圖7中，vdd為電源電壓，vpp為數(shù)據(jù)讀出用高電壓，vss為接地電壓，vkk為字符線wl的非選擇電壓，vbb為半導體基板51的反向偏壓(backbias)電壓。

根據(jù)圖6可明確的是，在再新前，高電平的存儲電壓vsn為電源電壓vdd以下，且隨著時間經(jīng)過而下降，但通過再新而存儲電壓vsn上升，進行充電電流的電力消耗。此處，讀出放大器的充電電流充分小于存儲單元的漏電流。而且，根據(jù)圖7可明確的是，在再新前，低電平的存儲電壓vsn隨著時間經(jīng)過而下降，進行放電電流的電力消耗。

本實施方式中，為了減輕尤其是室溫下的dram的消耗電力，提供圖2的再新控制電路。圖2的再新控制電路的特征在于，如圖3所示，可使用漏電監(jiān)測用存儲單元陣列24的存儲單元mc11來作為溫度感測器(sensor)，且將dram內(nèi)的存儲單元mc11的存儲電壓vsn用于再新控制。此處，當存儲電壓vsn為規(guī)定的臨界電壓vref以上時跳過自我再新，但在下降至小于臨界電壓vref時啟用(enable)自我再新。該臨界電壓vref詳細而言如后述般，是考慮存儲電壓vsn的靜態(tài)方差(staticvariance)來決定。關鍵在于，不需要特別的結構來實現(xiàn)，通過使用該控制方法，再新時間的理論值與實際值之差小。由此，比起現(xiàn)有例，能大幅減輕dram的消耗電力。

圖5a的差動放大器12中，基于再新信號sref來啟用一次其動作，但隨后將其動作截止，因此包含差動放大器12的存儲電壓監(jiān)測電路100的消耗電力的平均值非常小，該值如圖6及圖7所示般遠小于再新電流。

存儲電壓監(jiān)測電路100的布局如圖4a及圖4b所示，而監(jiān)測的存儲單元不過是比通常的存儲單元(6f²)稍大的尺寸。這意味著尺寸夠小。而且，圖5a的差動放大器12是具備5個mos晶體管q21～q25而構成，但對dram的管芯(die)尺寸的影響小于千兆位級(gigabitclass)的dram的0.01％。若考慮管芯尺寸的單位值為10μm，則認為其可充分忽視。

本實施方式的dram中，必須設置冗余用存儲單元，但設置多少列、多少行的存儲單元，是使用存儲數(shù)據(jù)的特性來決定。本實施方式中，可考慮冗余性與電子特性的分布來決定，尤其重要的是溫度條件。監(jiān)測用的存儲單元mc11是獨立于通常存儲單元mc1而設置，監(jiān)測用的存儲單元mc11的數(shù)量應以統(tǒng)計學的方式來考慮如下。

漏電監(jiān)測用存儲單元的漏電平必須與最差位(worstbit)的漏電平一致。已知在搭載一定程度以上的位數(shù)(g-bitclass(千兆位級))的存儲體集成電路(integratedcircuit，ic)中，盡管也要根據(jù)搭載位數(shù)而定，但在統(tǒng)計上，作為可進行取樣(sampling)的數(shù)量，則需要數(shù)百組。通過將漏電監(jiān)測用存儲單元配置于存儲單元陣列的端部，可配置數(shù)百個漏電監(jiān)測用存儲單元數(shù)量，但會因差動放大器的增大化而導致芯片面積與消耗電流增加。作為其對策，通過使臨界電壓vref的值具備界限(margin)(例如乘以規(guī)定的系數(shù))，從而可減少至數(shù)十組。此時，關鍵在于對偏差實施充分的評價。

實施方式2.

圖8是表示本發(fā)明的實施方式2的、用于dram的存儲單元mc1的再新控制電路的結構例的電路圖。圖9是表示圖8的再新控制電路的動作的時序圖。實施方式2的再新控制電路的特征在于，除了實施方式1的存儲電壓監(jiān)測電路100以外，還包括再新控制電路101，該再新控制電路101用于實現(xiàn)比圖1的現(xiàn)有例長的再新時間。再新控制電路101是連接于通常存儲用存儲單元mc1的再新控制電路，且具備例如在非專利文獻1中揭示的薄膜晶體管(thinfilmtransistor，tft)型p通道m(xù)os晶體管q2t、比較器(comparator)15、16、17、基準電壓源15r、16r、17r以及控制信號產(chǎn)生器19而構成。此處，由比較器15、16、17及控制信號產(chǎn)生器19構成1個比較部件。

在圖8中，mc1是圖1的現(xiàn)有例的通常存儲用存儲單元，tft型mos晶體管q2t以下述方式而連接。tft型mos晶體管q2t的漏極連接于mos晶體管q1的源極，tft型mos晶體管q2t的源極連接于電源電壓vdd，對于tft型mos晶體管q2t的柵極，施加來自控制信號產(chǎn)生器19的控制信號sac。電容器c1的存儲電壓vsn1被輸入至3個比較器15、16、17的反相輸入端子。

比較器15將所輸入的存儲電壓vsn1與來自基準電壓源15r的臨界電壓vref1進行比較，并將比較結果信號s15輸出至控制信號產(chǎn)生器19。此處，在vsn1≥vref1時輸出高電平的比較結果信號s15，另一方面，在vsn1＜vref1時輸出低電平的比較結果信號s15。比較器16將所輸入的存儲電壓vsn1與來自基準電壓源16r的臨界電壓vref2進行比較，并將比較結果信號s16輸出至控制信號產(chǎn)生器19。此處，在vsn1≥vref2時，輸出高電平的比較結果信號s16，另一方面，在vsn1＜vref2時，輸出低電平的比較結果信號s16。比較器17將所輸入的存儲電壓vsn1與來自基準電壓源17r的臨界電壓vdd/2進行比較，并將比較結果信號s17輸出至控制信號產(chǎn)生器19。此處，在vsn1≥vdd/2時，輸出高電平的比較結果信號s17，另一方面，在vsn1＜vdd/2時，輸出低電平的比較結果信號s17。

另外，臨界電壓vref1如圖9所示，被設定為當存儲單元mc1的存儲電平為高電平時存儲電壓vsn1下降而需要再新的電壓，被設定為vdd＜vref1＜vdd/2的值。具體而言，vref1被設定為比電源電壓vdd稍高的值。而且，臨界電壓vref2如圖9所示，被設定為當存儲單元mc1的存儲電平為低電平時存儲電壓vsn1下降而需要再新的電壓，例如被設定為vref2＝vss(例如接地電壓)或vss的附近值。

控制信號產(chǎn)生器19以下述方式進行判斷而產(chǎn)生控制信號sac，并輸出至tft型mos晶體管q2t(參照圖9)。

(1)vsn1≥vdd/2(存儲單元mc1的存儲電平為高電平)時，當vsn1＜vref1時，產(chǎn)生高電平的控制信號sac，以對電容器c1進行充電。

(2)vsn1≥vdd/2(存儲單元mc1的存儲電平為高電平)時，當vsn1≥vref1時，產(chǎn)生低電平的控制信號sac。

(3)vsn1＜vdd/2(存儲單元mc1的存儲電平為低電平)時，當vsn1＜vref2時，產(chǎn)生高電平的控制信號sac，以對電容器c1進行充電。

(4)vsn1＜vdd/2(存儲單元mc1的存儲電平為低電平)時，當vsn1≥vref2時，產(chǎn)生低電平的控制信號sac。

根據(jù)圖9可明確的是，存儲單元mc1的存儲電平為高電平時，當存儲電壓vsn1下降至臨界電壓vref1時，控制信號產(chǎn)生器19產(chǎn)生高電平的控制信號sac，將tft型mos晶體管q2t導通以對電容器c1進行充電，從而使存儲電壓vsn1上升。而且，存儲單元mc1的存儲電平為低電平時，當存儲電壓vsn1下降至臨界電壓vref2時，控制信號產(chǎn)生器19產(chǎn)生高電平的控制信號sac，將tft型mos晶體管q2t導通以對電容器c1進行充電，從而使存儲電壓vsn1上升。由此，能實現(xiàn)比圖1的現(xiàn)有例長的再新時間。

在以上的實施方式2中，使用了tft型mos晶體管q2t，但本發(fā)明并不限于此，也可使用其他類型的mos晶體管等開關部件。

而且，在實施方式2中，具備實施方式1的再新控制電路，但本發(fā)明并不限于此，也可由實施方式2的再新控制電路單獨構成。

[實施例]

在以下的實施例中，關于考慮到dram的多個存儲單元mc1、mc11時、本發(fā)明者的模擬(simulation)及其結果與實施方式1中的臨界電壓vref的電壓設定而于以下進行說明。

圖10a是實施方式1的實測結果，是表示再新時間tref的累積次數(shù)分布圖。圖10b是表示在高溫時從再新算起64ms后的高電平的存儲電壓vsn的分布(假定為標準分布)圖。圖11a是表示在高溫時從再新算起64ms后的存儲電壓vsn的分布(假定為標準分布)圖。圖11b是表示例如在20度等的室溫即低溫時從再新算起64ms后的存儲電壓vsn的分布(假定為標準分布)圖。另外，在圖10a中，表示不同的制作工藝角(processcorner)ff、ss、tt、fs、sf的各模型(model)晶體管mt1～mt5的再新時間的模擬結果。

在設計時，關鍵事項在于：根據(jù)各種制作工藝條件分配實驗的結果來求出冗余用存儲單元(冗余列、冗余行)的所需數(shù)量，從而設計出可通過置換前測試(test)或者多重置換等，將異常的存儲單元全部置換為遵循標準分布的正常存儲單元的dram?；谠撓敕ǘO計出的dram中，在冗余置換后，所有存儲單元的再新時間可認為是標準分布。在冗余的存儲單元的置換后，求出標準偏差σ，隨后求出x值。x值是表示在標準偏差的多少倍處存在最差位的基準。該x值是基本上相依于搭載存儲體容量的值，但可通過冗余置換的效果來得到緩和，因此成為將該效果考慮在內(nèi)的值。通過冗余置換，存儲單元中的高電平的存儲電壓vsn如圖10b的圖所示，存在于電源電壓vdd附近至電壓(vmv-xσ)之間，最差位為電壓(vmv-xσ)的位。此處，vmv為標準分布的中央值。在考慮所有位均符合標準分布的存儲體ic的情況下，可僅著眼于最差位的電位狀況來推進討論。

根據(jù)圖11a可明確的是，在高溫時，可根據(jù)將冗余用存儲單元的置換考慮在內(nèi)的xσ來求出再新前的電壓降(vmv-xσ)。根據(jù)圖11b可知的是，在室溫等低溫時，再新前的下降電壓的分布偏移至電源電壓vdd側，因此只要最差位的電壓降成為比電壓(vmv-xσ)的一半值高的值，則在跳過一次再新的情況下，在下次再新時，最差位將成為比(vmv-xσ)高的值，因此數(shù)據(jù)得以保持。

在實際的裝置(device)中的應用時，為了利用最差位的值來判斷有無跳過，可考慮將差動放大器12的臨界電壓vref設為(3/4)vdd。

在環(huán)境狀態(tài)差的高溫時，若臨界電壓vref＝(3/4)vdd，則圖2的存儲電壓(等同于最差位的電壓)將低于該值，因此將無法跳過再新。

在低溫時，圖2的存儲電壓(等同于最差位的電壓)高于臨界電壓vref，因此可跳過再新。在出貨檢查時，跳過再新后必須通過存儲電壓監(jiān)測電路100來執(zhí)行掃描測試(scantest)。即使在dram中存在不良位的情況下，也可如圖11a般通過冗余存儲單元來進行置換，因此既可確保對dram的可靠性，又可適當?shù)貓?zhí)行再新。

另外，以上的實施方式中，將臨界電壓vref例如設定為(3/4)vdd，但本發(fā)明并不限于此，也可設定為電源電壓vdd與vdd/2之間的電壓。

以上的實施方式中，對dram的再新控制電路進行了說明，但本發(fā)明并不限于此，能適用于dram以外的揮發(fā)性半導體存儲裝置的再新控制電路。

對于圖1、圖2及圖8的存儲單元mc1、mc11，僅圖示了1個，但這是為了便于說明，為了構成dram，須設置多個存儲單元mc1、mc11。

[工業(yè)上的可利用性]

如以上所詳述般，根據(jù)本發(fā)明的揮發(fā)性半導體存儲裝置的再新控制電路及方法，能以比現(xiàn)有技術簡單的電路結構來控制再新周期，以減小消耗電力。