相關(guān)申請的交叉引用

本申請要求2016年1月5日提交的第10-2016-0001232號韓國專利申請的優(yōu)先權(quán)，其通過引用整體合并于此。

本公開的實(shí)施例總體而言涉及一種半導(dǎo)體系統(tǒng)，更具體地，涉及一種用于校正數(shù)據(jù)錯(cuò)誤的半導(dǎo)體系統(tǒng)。

背景技術(shù)：

半導(dǎo)體器件可以被設(shè)計(jì)和制造成包括用于評估其操作的測試模式功能。即，可以在晶片級或封裝級在測試模式下測量半導(dǎo)體器件的各種參數(shù)，以及可以根據(jù)測試結(jié)果來將測試的半導(dǎo)體器件分類為通過芯片或失效芯片。

每個(gè)半導(dǎo)體器件可以執(zhí)行寫入操作和讀取操作以經(jīng)由焊盤來接收和輸出多個(gè)數(shù)據(jù)，以及可以通過對從焊盤輸出的數(shù)據(jù)的邏輯電平進(jìn)行感測來評估每個(gè)半導(dǎo)體器件。

由于隨著制造工藝技術(shù)的發(fā)展半導(dǎo)體器件變得更加高度集成，因此測試的半導(dǎo)體器件中的失效存儲單元的數(shù)量已經(jīng)增加。測試的半導(dǎo)體器件中的失效存儲單元的數(shù)量的增加可以不僅導(dǎo)致半導(dǎo)體器件的產(chǎn)品良率降低，還導(dǎo)致難以保證半導(dǎo)體器件的大存儲容量。因此，在半導(dǎo)體器件中已經(jīng)廣泛采用錯(cuò)誤校正碼(ecc)電路來解決由失效存儲單元引起的數(shù)據(jù)錯(cuò)誤。

附圖說明

圖1是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)的配置的示例代表的框圖。

圖2是圖示圖1的半導(dǎo)體系統(tǒng)中包括的命令處理電路的示例代表的框圖。

圖3是圖示圖2的半導(dǎo)體系統(tǒng)中包括的列控制電路的示例代表的框圖。

圖4是圖示圖3的列控制電路中包括的錯(cuò)誤校正電路的示例代表的框圖。

圖5是圖示圖4的錯(cuò)誤校正電路中包括的數(shù)據(jù)中繼器(repeater)的示例代表的電路圖。

圖6是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)的配置的示例代表的框圖。

圖7是圖示圖6的半導(dǎo)體系統(tǒng)中包括的命令處理電路的示例代表的框圖。

圖8是圖示圖6中所示的半導(dǎo)體系統(tǒng)的列控制電路中包括的錯(cuò)誤校正電路的示例代表的框圖。

圖9是圖示圖6的半導(dǎo)體系統(tǒng)中包括的錯(cuò)誤信息儲存電路的示例代表的框圖。

圖10是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)的操作的示例代表的時(shí)序圖。

圖11是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)的配置的示例代表的框圖。

圖12是圖示采用圖1至圖11中所示的半導(dǎo)體器件或半導(dǎo)體系統(tǒng)的電子系統(tǒng)的配置的示例代表的框圖。

具體實(shí)施方式

各種實(shí)施例可以針對一種校正數(shù)據(jù)錯(cuò)誤的半導(dǎo)體系統(tǒng)。

根據(jù)實(shí)施例，一種半導(dǎo)體系統(tǒng)可以包括第一半導(dǎo)體器件和第二半導(dǎo)體器件。第一半導(dǎo)體器件可以輸出命令/地址信號。第二半導(dǎo)體器件可以在刷新操作期間的讀取操作中根據(jù)命令/地址信號的組合來輸出數(shù)據(jù)。第二半導(dǎo)體器件可以從所述數(shù)據(jù)提取錯(cuò)誤信息。第二半導(dǎo)體器件可以在刷新操作期間的寫入操作中使用錯(cuò)誤信息來校正數(shù)據(jù)的錯(cuò)誤，以將經(jīng)校正的數(shù)據(jù)儲存在其中以及將錯(cuò)誤信息儲存在其中。

根據(jù)實(shí)施例，一種半導(dǎo)體系統(tǒng)可以包括第一半導(dǎo)體器件和第二半導(dǎo)體器件。第一半導(dǎo)體器件可以輸出命令/地址信號。第二半導(dǎo)體器件可以在第一刷新操作期間的讀取操作中根據(jù)命令/地址信號的組合來輸出數(shù)據(jù)，可以提取關(guān)于所述數(shù)據(jù)的錯(cuò)誤信息以將錯(cuò)誤信息儲存在其中，以及可以在第二刷新操作期間的寫入操作中校正根據(jù)錯(cuò)誤信息而選中的存儲單元中儲存的數(shù)據(jù)的錯(cuò)誤以將經(jīng)校正的數(shù)據(jù)儲存在其中。

根據(jù)實(shí)施例，一種半導(dǎo)體系統(tǒng)可以包括第一半導(dǎo)體器件和第二半導(dǎo)體器件。第一半導(dǎo)體器件可以輸出命令/地址信號。第二半導(dǎo)體器件可以在刷新操作期間的讀取操作中根據(jù)命令/地址信號的組合來輸出數(shù)據(jù)，從所述數(shù)據(jù)提取錯(cuò)誤信息，在刷新操作期間的寫入操作中將錯(cuò)誤信息儲存在其中，以及根據(jù)錯(cuò)誤信息來用其他地址取代選擇具有錯(cuò)誤的數(shù)據(jù)的行地址和列地址。

在下文中將參照附圖來描述本公開的各種實(shí)施例。然而，本文中描述的實(shí)施例僅用于說明的目的，而非意在限制本公開的范圍。

參見圖1，根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)可以包括第一半導(dǎo)體器件1和第二半導(dǎo)體器件2。第二半導(dǎo)體器件2可以包括命令處理電路10、存儲體選擇信號發(fā)生電路20、地址發(fā)生電路30、存儲區(qū)40、數(shù)據(jù)鎖存器電路50和輸入/輸出(i/o)電路60。

第一半導(dǎo)體器件1可以輸出第一命令/地址信號至第n命令/地址信號ca<1:n>，以及可以接收或輸出第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。第一命令/地址信號至第n命令/地址信號ca<1:n>和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>可以經(jīng)由傳輸?shù)刂?、命令和?shù)據(jù)中的至少一組的線路來傳輸?？蛇x地，第一命令/地址信號至第n命令/地址信號ca<1:n>和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>可以經(jīng)由一個(gè)線路來順序地傳輸。第一命令/地址信號至第n命令/地址信號ca<1:n>的比特位數(shù)與第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>的比特位數(shù)可以根據(jù)實(shí)施例而被不同地設(shè)置。第一命令/地址信號至第n命令/地址信號ca<1:n>的數(shù)字“n”和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>的數(shù)字“j”可以被設(shè)置為自然數(shù)。

命令處理電路10可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生激活信號act、寫入信號wt、讀取信號rd、預(yù)充電信號pcg和刷新信號ref。命令處理電路10可以響應(yīng)于刷新信號ref而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。激活信號act可以被設(shè)置為在寫入操作、讀取操作和刷新操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。寫入信號wt可以被設(shè)置為在寫入操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。讀取信號rd可以被設(shè)置為在讀取操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。刷新信號ref可以被設(shè)置為在刷新操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。預(yù)充電信號pcg可以被設(shè)置為在從寫入操作、讀取操作或刷新操作開始的時(shí)間點(diǎn)經(jīng)過預(yù)定時(shí)間之后被使能。第一刷新地址至第m刷新地址ref_add<1:m>的比特位數(shù)與第一校正地址至第k校正地址ecc_add<1:k>的比特位數(shù)可以根據(jù)實(shí)施例而被不同地設(shè)置。第一刷新地址至第m刷新地址ref_add<1:m>的數(shù)字“m”和第一校正地址至第k校正地址ecc_add<1:k>的數(shù)字“k”可以被設(shè)置為自然數(shù)。第一刷新地址至第m刷新地址ref_add<1:m>的數(shù)字“m”和第一校正地址至第k校正地址ecc_add<1:k>的數(shù)字“k”可以被設(shè)置為比第一命令/地址信號至第n命令/地址信號ca<1:n>的數(shù)字“n”小的自然數(shù)。

存儲體選擇信號發(fā)生電路20可以產(chǎn)生響應(yīng)于激活信號act、預(yù)充電信號pcg和刷新信號ref而被使能的存儲體選擇信號bs。雖然圖1圖示了存儲體選擇信號bs由單個(gè)信號線路來表示，但是本公開不局限于此。例如，如果存儲區(qū)40包括多個(gè)存儲體，則存儲體選擇信號bs可以包括用來選擇存儲區(qū)40中所包括的多個(gè)存儲體中的任意一個(gè)存儲體的多個(gè)存儲體選擇信號。

地址發(fā)生電路30可以包括行地址發(fā)生電路31和列地址發(fā)生電路32。

響應(yīng)于寫入信號wt和讀取信號rd，行地址發(fā)生電路31可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生第一行地址至第m行地址radd<1:m>，或者可以輸出第一刷新地址至第m刷新地址ref_add<1:m>作為第一行地址至第m行地址radd<1:m>。

響應(yīng)于寫入信號wt和讀取信號rd，列地址發(fā)生電路32可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生第一列地址至第k列地址cadd<1:k>，或者可以輸出第一校正地址至第k校正地址ecc_add<1:k>作為第一列地址至第k列地址cadd<1:k>。

即，在寫入操作或讀取操作中，地址發(fā)生電路30可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>。在刷新操作中，地址發(fā)生電路30可以輸出第一刷新地址至第m刷新地址ref_add<1:m>作為第一行地址至第m行地址radd<1:m>，以及可以輸出第一校正地址至第k校正地址ecc_add<1:k>作為第一列地址至第k列地址cadd<1:k>。

存儲區(qū)40可以包括行控制電路41、列控制電路42和單元陣列43。這里，前面提及的存儲體可以被配置為包括行控制電路41、列控制電路42和單元陣列43。存儲區(qū)40可以被配置為包括多個(gè)存儲體。

行控制電路41可以響應(yīng)于存儲體選擇信號bs而根據(jù)第一行地址至第m行地址radd<1:m>來選擇性地激活多個(gè)字線(未示出)中的任意一個(gè)字線。

列控制電路42可以響應(yīng)于存儲體選擇信號bs而根據(jù)第一列地址至第k列地址cadd<1:k>來選擇連接至多個(gè)字線(未示出)之中的選中字線的多個(gè)存儲單元，以及可以從選中存儲單元(未示出)中儲存的數(shù)據(jù)提取錯(cuò)誤信息。列控制電路42可以使用提取的錯(cuò)誤信息來校正數(shù)據(jù)的錯(cuò)誤以將經(jīng)校正的數(shù)據(jù)儲存在選中存儲單元(未示出)中，以及可以將錯(cuò)誤信息儲存在奇偶校驗(yàn)單元(未示出)中。列控制電路42可以經(jīng)由第一全局線至第j全局線gio<1:j>而接收或輸出數(shù)據(jù)。這里，錯(cuò)誤信息表示具有比正常存儲單元的保持時(shí)間短的保持時(shí)間(對應(yīng)于存儲單元的數(shù)據(jù)在被寫入至存儲單元中之后在無任何刷新操作的情況下可以被維持的最大時(shí)間)的存儲單元的位置信息。奇偶校驗(yàn)單元(未示出)可以與存儲單元(未示出)具有相同的結(jié)構(gòu)。

單元陣列43可以包括連接至多個(gè)字線(未示出)的多個(gè)存儲單元(未示出)和多個(gè)奇偶校驗(yàn)單元(未示出)。數(shù)據(jù)可以儲存在存儲單元(未示出)中，而錯(cuò)誤信息可以儲存在奇偶校驗(yàn)單元(未示出)中。

數(shù)據(jù)鎖存器電路50可以鎖存加載到第一全局線至第j全局線gio<1:j>上的數(shù)據(jù)，以將鎖存的數(shù)據(jù)輸出給第一輸入/輸出(i/o)線至第j輸入/輸出線io<1:j>。數(shù)據(jù)鎖存器電路50可以鎖存加載到第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)，以將鎖存的數(shù)據(jù)輸出給第一全局線至第j全局線gio<1:j>。

i/o電路60可以輸出第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)作為第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。i/o電路60可以將從第一半導(dǎo)體器件1產(chǎn)生的第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>輸出給第一i/o線至第ji/o線io<1:j>。

參見圖2，命令處理電路10可以包括命令解碼器11、延遲設(shè)置電路12、邏輯電路13和控制電路14。

命令解碼器11可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生激活信號act、刷新信號ref、內(nèi)部預(yù)充電信號ipcg、內(nèi)部寫入信號iwt和內(nèi)部讀取信號ird。

延遲設(shè)置電路12可以包括第一延遲電路121、第二延遲電路122和第三延遲電路123。

第一延遲電路121可以將刷新信號ref延遲第一延遲時(shí)間以產(chǎn)生刷新讀取信號rd_ref。第一延遲時(shí)間可以被設(shè)置為行地址選通(ras)至列地址選通(cas)的延遲時(shí)間(trcd)。

第二延遲電路122可以將刷新讀取信號rd_ref延遲第二延遲時(shí)間以產(chǎn)生刷新寫入信號wt_ref。第二延遲時(shí)間可以被設(shè)置為cas至cas的延遲時(shí)間(tccd)。

第三延遲電路123可以將刷新寫入信號wt_ref延遲第三延遲時(shí)間以產(chǎn)生刷新預(yù)充電信號pcg_ref。第三延遲時(shí)間可以被設(shè)置為寫入恢復(fù)時(shí)間(twr)。

第一延遲時(shí)間至第三延遲時(shí)間可以根據(jù)實(shí)施例而被不同地設(shè)置。

例如，延遲設(shè)置電路12可以將刷新信號ref延遲，以產(chǎn)生被順序地使能的刷新讀取信號rd_ref、刷新寫入信號wt_ref和刷新預(yù)充電信號pcg_ref。

邏輯電路13可以產(chǎn)生響應(yīng)于內(nèi)部預(yù)充電信號ipcg或刷新預(yù)充電信號pcg_ref而被使能的預(yù)充電信號pcg。邏輯電路13可以產(chǎn)生響應(yīng)于內(nèi)部寫入信號iwt或刷新寫入信號wt_ref而被使能的寫入信號wt。邏輯電路13可以產(chǎn)生響應(yīng)于內(nèi)部讀取信號ird或刷新讀取信號rd_ref而被使能的讀取信號rd。

控制電路14可以包括計(jì)數(shù)信號發(fā)生電路141、計(jì)數(shù)器142和校正地址發(fā)生電路143。

計(jì)數(shù)信號發(fā)生電路141可以產(chǎn)生計(jì)數(shù)信號cnt，計(jì)數(shù)信號cnt在從刷新信號ref輸入至計(jì)數(shù)信號發(fā)生電路141的時(shí)間點(diǎn)開始的預(yù)定時(shí)間段之后被使能。

計(jì)數(shù)器142可以響應(yīng)于計(jì)數(shù)信號cnt而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>。計(jì)數(shù)器142可以產(chǎn)生計(jì)數(shù)控制信號rc，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位都被計(jì)數(shù)，則計(jì)數(shù)控制信號rc被使能。

校正地址發(fā)生電路143可以響應(yīng)于計(jì)數(shù)控制信號rc而產(chǎn)生順序地計(jì)數(shù)的第一校正地址至第k校正地址ecc_add<1:k>。

即，控制電路14可以響應(yīng)于刷新信號ref而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。

例如，控制電路14可以響應(yīng)于刷新信號ref而產(chǎn)生第一校正地址至第k校正地址ecc_add<1:k>，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位都被計(jì)數(shù)，則第一校正地址至第k校正地址ecc_add<1:k>被向上計(jì)數(shù)一比特位。

參見圖3，列控制電路42可以包括錯(cuò)誤校正電路420和感測放大器430。

錯(cuò)誤校正電路420可以響應(yīng)于讀取信號rd而從連接至存儲單元(未示出)的第一存儲體線至第j存儲體線bio<1:j>上的數(shù)據(jù)提取錯(cuò)誤信息，以及可以使用錯(cuò)誤信息來校正數(shù)據(jù)的錯(cuò)誤以將經(jīng)校正的數(shù)據(jù)輸出給第一全局線至第j全局線gio<1:j>。響應(yīng)于寫入信號wt，錯(cuò)誤校正電路420可以將經(jīng)校正的數(shù)據(jù)輸出給第一存儲體線至第j存儲體線bio<1:j>，以及可以將錯(cuò)誤信息輸出給第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>。這里，第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>的數(shù)量可以根據(jù)實(shí)施例而被不同地設(shè)置。第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>可以連接至奇偶校驗(yàn)單元(未示出)。

感測放大器430可以感測并放大連接至通過第一列地址至第k列地址cadd<1:k>而選中的存儲單元的第一存儲體線至第j存儲體線bio<1:j>上的數(shù)據(jù)，以及可以將感測并放大的數(shù)據(jù)儲存在其中。感測放大器430可以儲存在連接至通過第一列地址至第k列地址cadd<1:k>而選中的奇偶校驗(yàn)單元的第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>上加載的錯(cuò)誤信息。

參見圖4，錯(cuò)誤校正電路420可以包括脈沖信號發(fā)生電路421、鎖存器電路422、編碼發(fā)生電路423、數(shù)據(jù)中繼器424和奇偶校驗(yàn)中繼器425。

脈沖信號發(fā)生電路421可以產(chǎn)生寫入脈沖信號wtp，寫入脈沖信號wtp包括響應(yīng)于寫入信號wt而產(chǎn)生的脈沖。脈沖信號發(fā)生電路421可以產(chǎn)生讀取脈沖信號rdp，讀取脈沖信號rdp包括響應(yīng)于讀取信號rd而產(chǎn)生的脈沖。

鎖存器電路422可以響應(yīng)于寫入脈沖信號wtp或讀取脈沖信號rdp而鎖存第一存儲體線至第j存儲體線bio<1:j>上的數(shù)據(jù)，以產(chǎn)生第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>。鎖存器電路422可以響應(yīng)于讀取脈沖信號rdp而鎖存第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>上的錯(cuò)誤信息，以產(chǎn)生第一奇偶校驗(yàn)信號至第p奇偶校驗(yàn)信號prt<1:p>。

編碼發(fā)生電路423可以感測第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>的邏輯電平，以產(chǎn)生包括錯(cuò)誤信息的第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>和第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>。編碼發(fā)生電路423可以輸出第一奇偶校驗(yàn)信號至第p奇偶校驗(yàn)信號prt<1:p>作為第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>。第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>可以包括關(guān)于第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>之中的錯(cuò)誤比特位的位置信息。例如，如果第一錯(cuò)誤碼erc<1>被產(chǎn)生為具有邏輯高電平，則其意味著第一內(nèi)部數(shù)據(jù)id<1>具有錯(cuò)誤。第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>可以被設(shè)置為包括關(guān)于第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>的錯(cuò)誤信息的信號。編碼發(fā)生電路423可以使用常規(guī)ecc電路來實(shí)現(xiàn)。

數(shù)據(jù)中繼器424可以響應(yīng)于寫入脈沖信號wtp而將第一全局線至第j全局線gio<1:j>上的數(shù)據(jù)輸出給第一存儲體線至第j存儲體線bio<1:j>。響應(yīng)于讀取脈沖信號rdp，數(shù)據(jù)中繼器424可以根據(jù)第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>而將第一存儲體線至第j存儲體線bio<1:j>上的數(shù)據(jù)的邏輯電平反相，以將反相的數(shù)據(jù)輸出給第一全局線至第j全局線gio<1:j>。

奇偶校驗(yàn)中繼器425可以響應(yīng)于寫入脈沖信號wtp而將第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>輸出給第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>。

參見圖5，數(shù)據(jù)中繼器424可以包括第一中繼器4241和第二中繼器4242。

第一中繼器4241可以響應(yīng)于寫入脈沖信號wtp而對第一全局線gio<1>上的數(shù)據(jù)反相地進(jìn)行緩沖，以將反相緩沖數(shù)據(jù)輸出給第一存儲體線bio<1>。

如果第一錯(cuò)誤碼erc<1>具有邏輯高電平，則第二中繼器4242可以響應(yīng)于讀取脈沖信號rdp而對第一存儲體線bio<1>上的數(shù)據(jù)進(jìn)行緩沖，以將緩沖數(shù)據(jù)輸出給第一全局線gio<1>。如果第一錯(cuò)誤碼erc<1>具有邏輯低電平，則第二中繼器4242可以響應(yīng)于讀取脈沖信號rdp而對第一存儲體線bio<1>上的數(shù)據(jù)反相地進(jìn)行緩沖，以將反相緩沖數(shù)據(jù)輸出給第一全局線gio<1>。這里，如果第一錯(cuò)誤碼erc<1>具有邏輯高電平，則意味著第一存儲體線bio<1>上的數(shù)據(jù)具有錯(cuò)誤。如果第一錯(cuò)誤碼erc<1>具有邏輯低電平，則意味著第一存儲體線bio<1>上的數(shù)據(jù)不具有錯(cuò)誤。

圖5中示出的數(shù)據(jù)中繼器424具有這樣的配置：數(shù)據(jù)經(jīng)由第一全局線gio<1>或第一存儲體線bio<1>來輸入或輸出。然而，數(shù)據(jù)中繼器424可以被配置為具有經(jīng)由其輸入或輸出多個(gè)數(shù)據(jù)的第一全局線至第j全局線gio<1:j>和第一存儲體線至第j存儲體線bio<1:j>。即，數(shù)據(jù)中繼器424可以被配置為包括j個(gè)第一中繼器和j個(gè)第二中繼器。

圖6是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)的配置的框圖。

參見圖6，根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)可以包括第一半導(dǎo)體器件3和第二半導(dǎo)體器件4。第二半導(dǎo)體器件4可以包括命令處理電路100、存儲體選擇信號發(fā)生電路200、地址發(fā)生電路300、存儲區(qū)400、錯(cuò)誤信息儲存電路500、數(shù)據(jù)鎖存器電路600和i/o電路700。

第一半導(dǎo)體器件3可以輸出第一命令/地址信號至第n命令/地址信號ca<1:n>，以及可以接收或輸出第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。第一命令/地址信號至第n命令/地址信號ca<1:n>和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>可以經(jīng)由傳輸?shù)刂?、命令和?shù)據(jù)中的至少一組的線路來傳輸。可選地，第一命令/地址信號至第n命令/地址信號ca<1:n>和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>可以經(jīng)由一個(gè)線路來連續(xù)傳輸。第一命令/地址信號至第n命令/地址信號ca<1:n>的比特位數(shù)和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>的比特位數(shù)可以根據(jù)實(shí)施例而被不同地設(shè)置。第一命令/地址信號至第n命令/地址信號ca<1:n>的數(shù)字“n”和第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>的數(shù)字“j”可以被設(shè)置為自然數(shù)。

命令處理電路100可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生激活信號act、寫入信號wt、讀取信號rd、預(yù)充電信號pcg、刷新信號ref和控制信號esctr。命令處理電路100還可以響應(yīng)于刷新信號ref而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。命令處理電路100可以產(chǎn)生控制信號esctr，如果第一校正地址至第k校正地址ecc_add<1:k>的全部比特位被計(jì)數(shù)，則控制信號esctr被使能。激活信號act可以被設(shè)置為在寫入操作、讀取操作和刷新操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。寫入信號wt可以被設(shè)置為在寫入操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。讀取信號rd可以被設(shè)置為在讀取操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。刷新信號ref可以被設(shè)置為在刷新操作中被第一命令/地址信號至第n命令/地址信號ca<1:n>使能。預(yù)充電信號pcg可以被設(shè)置為在從寫入操作、讀取操作或刷新操作開始的時(shí)間點(diǎn)開始的預(yù)定時(shí)間之后被使能的信號。第一刷新地址至第m刷新地址ref_add<1:m>的比特位數(shù)和第一校正地址至第k校正地址ecc_add<1:k>的比特位數(shù)可以根據(jù)實(shí)施例而被不同地設(shè)置。第一刷新地址至第m刷新地址ref_add<1:m>的數(shù)字“m”和第一校正地址至第k校正地址ecc_add<1:k>的數(shù)字“k”可以被設(shè)置為自然數(shù)。第一刷新地址至第m刷新地址ref_add<1:m>的數(shù)字“m”和第一校正地址至第k校正地址ecc_add<1:k>的數(shù)字“k”可以被設(shè)置為比第一命令/地址信號至第n命令/地址信號ca<1:n>的數(shù)字“n”小的自然數(shù)。

存儲體選擇信號發(fā)生電路200可以產(chǎn)生響應(yīng)于激活信號act、預(yù)充電信號pcg和刷新信號ref而被使能的存儲體選擇信號bs。雖然為了描述的方便存儲體選擇信號bs被圖示為一個(gè)信號，但是存儲體選擇信號bs可以被配置為用來選擇存儲區(qū)400中包括的多個(gè)存儲體中的任意一個(gè)存儲體的多個(gè)信號。

地址發(fā)生電路300可以包括行地址發(fā)生電路310和列地址發(fā)生電路320。

響應(yīng)于寫入信號wt和讀取信號rd，行地址發(fā)生電路310可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生第一行地址至第m行地址radd<1:m>，或者可以輸出第一刷新地址至第m刷新地址ref_add<1:m>作為第一行地址至第m行地址radd<1:m>。如果控制信號esctr被使能，例如，則行地址發(fā)生電路310可以輸出第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>作為第一行地址至第m行地址radd<1:m>。

響應(yīng)于寫入信號wt和讀取信號rd，列地址發(fā)生電路320可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生第一列地址至第k列地址cadd<1:k>，或者可以輸出第一校正地址至第k校正地址ecc_add<1:k>作為第一列地址至第k列地址cadd<1:k>。

即，地址發(fā)生電路300可以在寫入操作或讀取操作中對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼，以產(chǎn)生第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>。在第一刷新操作中，地址發(fā)生電路300可以輸出第一刷新地址至第m刷新地址ref_add<1:m>作為第一行地址至第m行地址radd<1:m>，以及可以輸出第一校正地址至第k校正地址ecc_add<1:k>作為第一列地址至第k列地址cadd<1:k>。在第二刷新操作中，地址發(fā)生電路300可以輸出第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>作為第一行地址至第m行地址radd<1:m>。這里，第二刷新操作可以對應(yīng)于在第一刷新操作之后執(zhí)行的額外刷新操作。

存儲區(qū)400可以包括行控制電路440、列控制電路450和單元陣列460。這里，前面提及的存儲體可以被配置為包括行控制電路440、列控制電路450和單元陣列460。存儲區(qū)400可以被配置為包括多個(gè)存儲體。

行控制電路440可以響應(yīng)于存儲體選擇信號bs而根據(jù)第一行地址至第m行地址radd<1:m>來選擇性地激活多個(gè)字線(未示出)中的任意一個(gè)。

列控制電路450可以響應(yīng)于存儲體選擇信號bs而根據(jù)第一列地址至第k列地址cadd<1:k>來選擇連接至多個(gè)字線(未示出)中的選中字線的多個(gè)存儲單元(未示出)，以及可以從選中的多個(gè)存儲單元(未示出)中儲存的數(shù)據(jù)提取錯(cuò)誤信息。列控制電路450可以產(chǎn)生錯(cuò)誤脈沖信號ep，如果數(shù)據(jù)具有錯(cuò)誤，則錯(cuò)誤脈沖信號ep被使能。列控制電路450可以使用提取的錯(cuò)誤信息來校正數(shù)據(jù)的錯(cuò)誤，以將經(jīng)校正的數(shù)據(jù)儲存在所述多個(gè)存儲單元(未示出)中以及將錯(cuò)誤信息儲存在奇偶校驗(yàn)單元(未示出)中。列控制電路450可以經(jīng)由第一全局線至第j全局線gio<1:j>來接收或輸出數(shù)據(jù)。這里，錯(cuò)誤信息表示具有比正常存儲單元的保持時(shí)間短的保持時(shí)間(對應(yīng)于存儲單元的數(shù)據(jù)在被寫入存儲單元之后在無任何刷新操作的情況下可以維持的最大時(shí)間)的存儲單元的位置信息。

在實(shí)施例中，除錯(cuò)誤脈沖信號ep之外，列控制電路450可以與圖3中示出的列控制電路42具有基本上相同的配置以執(zhí)行基本上相同的操作。因此，在下文中將省略對列控制電路450的詳細(xì)描述以避免重復(fù)說明。

單元陣列460可以包括連接至多個(gè)字線(未示出)的多個(gè)存儲單元(未示出)和多個(gè)奇偶校驗(yàn)單元(未示出)。數(shù)據(jù)可以儲存在存儲單元(未示出)中，而錯(cuò)誤信息可以儲存在奇偶校驗(yàn)單元(未示出)中。

錯(cuò)誤信息儲存電路500可以響應(yīng)于錯(cuò)誤脈沖信號ep而儲存第一行地址至第m行地址radd<1:m>作為第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>，以及可以響應(yīng)于控制信號esctr而輸出第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>。

數(shù)據(jù)鎖存器電路600可以鎖存第一全局線至第j全局線gio<1:j>上的數(shù)據(jù)以將鎖存的數(shù)據(jù)輸出給第一i/o線至第ji/o線io<1:j>。數(shù)據(jù)鎖存器電路600可以鎖存第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)以將鎖存的數(shù)據(jù)輸出給第一全局線至第j全局線gio<1:j>。

i/o電路700可以輸出第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)作為第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。i/o電路700可以將從第一半導(dǎo)體器件3產(chǎn)生的第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>輸出給第一i/o線至第ji/o線io<1:j>。

參見圖7，命令處理電路100可以包括命令解碼器110、延遲設(shè)置電路120、邏輯電路130、控制電路140和控制信號發(fā)生電路150。

命令解碼器110可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼，以產(chǎn)生激活信號act、刷新信號ref、內(nèi)部預(yù)充電信號ipcg、內(nèi)部寫入信號iwt和內(nèi)部讀取信號ird。命令解碼器110可以響應(yīng)于內(nèi)部刷新信號iref而再次產(chǎn)生刷新信號ref。

延遲設(shè)置電路120可以包括第一延遲電路124、第二延遲電路125和第三延遲電路126。

第一延遲電路124可以將刷新信號ref延遲第一延遲時(shí)間以產(chǎn)生刷新讀取信號rd_ref。第一延遲時(shí)間可以被設(shè)置為行地址選通(ras)至列地址選通(cas)的延遲時(shí)間(trcd)。

第二延遲電路125可以將刷新讀取信號rd_ref延遲第二延遲時(shí)間以產(chǎn)生刷新寫入信號wt_ref。第二延遲時(shí)間可以被設(shè)置為cas至cas的延遲時(shí)間(tccd)。

第三延遲電路126可以將刷新寫入信號wt_ref延遲第三延遲時(shí)間以產(chǎn)生刷新預(yù)充電信號pcg_ref。第三延遲時(shí)間可以被設(shè)置為寫入恢復(fù)時(shí)間(twr)。

第一延遲時(shí)間至第三延遲時(shí)間可以根據(jù)實(shí)施例而被不同地設(shè)置。

例如，延遲設(shè)置電路120可以延遲刷新信號ref，以產(chǎn)生順序地使能的刷新讀取信號rd_ref、刷新寫入信號wt_ref和刷新預(yù)充電信號pcg_ref。

邏輯電路130可以產(chǎn)生響應(yīng)于內(nèi)部預(yù)充電信號ipcg或刷新預(yù)充電信號pcg_ref而被使能的預(yù)充電信號pcg。邏輯電路130可以產(chǎn)生響應(yīng)于內(nèi)部寫入信號iwt或刷新寫入信號wt_ref而被使能的寫入信號wt。邏輯電路130可以產(chǎn)生響應(yīng)于內(nèi)部讀取信號ird或刷新讀取信號rd_ref而被使能的讀取信號rd。

控制電路140可以包括刷新控制電路144、計(jì)數(shù)器145和校正地址發(fā)生電路146。

刷新控制電路144可以產(chǎn)生計(jì)數(shù)信號cnt，計(jì)數(shù)信號cnt在從刷新信號ref輸入至刷新控制電路144的時(shí)間點(diǎn)開始的預(yù)定時(shí)間段之后被使能。刷新控制電路144可以產(chǎn)生內(nèi)部刷新信號iref，內(nèi)部刷新信號iref在刷新信號ref響應(yīng)于控制信號esctr而被使能之后刷新預(yù)充電信號pcg_ref被使能時(shí)的時(shí)間點(diǎn)被使能。

計(jì)數(shù)器145可以響應(yīng)于計(jì)數(shù)信號cnt而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>。計(jì)數(shù)器145可以產(chǎn)生計(jì)數(shù)控制信號rc，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位被計(jì)數(shù)，則計(jì)數(shù)控制信號rc被使能。

校正地址發(fā)生電路146可以響應(yīng)于計(jì)數(shù)控制信號rc而產(chǎn)生順序地計(jì)數(shù)的第一校正地址至第k校正地址ecc_add<1:k>。

例如，控制電路140可以響應(yīng)于刷新信號ref而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>?？刂齐娐?40可以響應(yīng)于控制信號esctr而產(chǎn)內(nèi)部刷新信號iref，內(nèi)部刷新信號iref在從刷新信號ref輸入至控制電路140時(shí)的時(shí)間點(diǎn)開始的預(yù)定時(shí)間段之后被使能。這里，所述預(yù)定時(shí)間段表示從刷新信號ref被使能的時(shí)間點(diǎn)直到刷新預(yù)充電信號pcg_ref被使能的時(shí)間點(diǎn)的時(shí)間段。

例如，控制電路140可以響應(yīng)于刷新信號ref而產(chǎn)生第一校正地址至第k校正地址ecc_add<1:k>，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位被計(jì)數(shù)，則第一校正地址至第k校正地址ecc_add<1:k>被向上計(jì)數(shù)一比特位。

控制信號發(fā)生電路150可以產(chǎn)生控制信號esctr，如果第一校正地址至第k校正地址ecc_add<1:k>的全部比特位被計(jì)數(shù)，則控制信號esctr被使能。

參見圖8，列控制電路450中包括的錯(cuò)誤校正電路4500可以包括脈沖信號發(fā)生電路451、鎖存器電路452、編碼發(fā)生電路453、數(shù)據(jù)中繼器454、奇偶校驗(yàn)中繼器455和錯(cuò)誤脈沖發(fā)生電路456。

脈沖信號發(fā)生電路451可以產(chǎn)生寫入脈沖信號wtp，寫入脈沖信號wtp包括響應(yīng)于寫入信號wt而產(chǎn)生的脈沖。脈沖信號發(fā)生電路451可以產(chǎn)生讀取脈沖信號rdp，讀取脈沖信號rdp包括響應(yīng)于讀取信號rd而產(chǎn)生的脈沖。

鎖存器電路452可以響應(yīng)于寫入脈沖信號wtp或讀取脈沖信號rdp而鎖存第一存儲體線至第j存儲體線bio<1:j>上的數(shù)據(jù)，以產(chǎn)生第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>。鎖存器電路452可以響應(yīng)于讀取脈沖信號rdp而鎖存第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>上的錯(cuò)誤信息，以產(chǎn)生第一奇偶校驗(yàn)信號至第p奇偶校驗(yàn)信號prt<1:p>。

編碼發(fā)生電路453可以感測第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>的邏輯電平，以產(chǎn)生包括錯(cuò)誤信息的第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>和第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>。編碼發(fā)生電路453可以輸出第一奇偶校驗(yàn)信號至第p奇偶校驗(yàn)信號prt<1:p>作為第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>。第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>可以包括關(guān)于第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>之中的錯(cuò)誤比特位的位置信息。例如，如果第一錯(cuò)誤碼erc<1>具有邏輯高電平，則其意味著第一內(nèi)部數(shù)據(jù)id<1>具有錯(cuò)誤。第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>可以被設(shè)置為包括關(guān)于第一內(nèi)部數(shù)據(jù)至第j內(nèi)部數(shù)據(jù)id<1:j>的錯(cuò)誤信息的信號。編碼發(fā)生電路453可以通過使用常規(guī)的ecc電路來實(shí)現(xiàn)。

數(shù)據(jù)中繼器454可以響應(yīng)于寫入脈沖信號wtp而將第一全局線至第j全局線gio<1:j>上的數(shù)據(jù)輸出給第一存儲體線至第j存儲體線bio<1:j>。響應(yīng)于讀取脈沖信號rdp，數(shù)據(jù)中繼器454可以根據(jù)第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>來對第一存儲體線至第j存儲體線bio<1:j>上的數(shù)據(jù)的邏輯電平進(jìn)行反相，以將反相數(shù)據(jù)輸出給第一全局線至第j全局線gio<1:j>。數(shù)據(jù)中繼器454具有與圖5中所示的數(shù)據(jù)中繼器424相同的配置以執(zhí)行相同的操作。因此，在下文中將省略對數(shù)據(jù)中繼器454的詳細(xì)描述以避免重復(fù)說明。

奇偶校驗(yàn)中繼器455可以響應(yīng)于寫入脈沖信號wtp而將第一奇偶校驗(yàn)碼至第p奇偶校驗(yàn)碼pc<1:p>輸出給第一奇偶校驗(yàn)線至第p奇偶校驗(yàn)線pio<1:p>。

錯(cuò)誤脈沖發(fā)生電路456可以響應(yīng)于讀取脈沖信號rdp而產(chǎn)生錯(cuò)誤脈沖信號ep，錯(cuò)誤脈沖信號ep包括如果第一錯(cuò)誤碼至第j錯(cuò)誤碼erc<1:j>中的至少一個(gè)被使能則產(chǎn)生的脈沖。

參見圖9，錯(cuò)誤信息儲存電路500可以包括鎖存信號發(fā)生電路510和地址鎖存電路520。地址鎖存電路520可以包括第一地址鎖存器521至第m地址鎖存器523。

鎖存信號發(fā)生電路510可以響應(yīng)于刷新信號ref而產(chǎn)生在錯(cuò)誤脈沖信號ep被產(chǎn)生時(shí)的時(shí)間點(diǎn)被使能的第一輸入鎖存信號至第m輸入鎖存信號pi<1:m>，以及可以響應(yīng)于控制信號esctr而產(chǎn)生在從刷新信號ref輸入至其時(shí)的時(shí)間點(diǎn)開始的預(yù)定時(shí)間段之后被使能的第一輸出鎖存信號至第m輸出鎖存信號po<1:m>。

第一地址鎖存器521可以響應(yīng)于第一輸入鎖存信號pi<1>而鎖存第一行地址radd<1>，以及可以響應(yīng)于第一輸出鎖存信號po<1>而輸出鎖存的第一行地址radd<1>作為第一目標(biāo)地址tg_add<1>。

第二地址鎖存器522可以響應(yīng)于第二輸入鎖存信號pi<2>而鎖存第二行地址radd<2>，以及可以響應(yīng)于第二輸出鎖存信號po<2>而輸出鎖存的第二行地址radd<2>作為第二目標(biāo)地址tg_add<2>。

第m地址鎖存器523可以響應(yīng)于第m輸入鎖存信號pi<m>而鎖存第m行地址radd<m>，以及可以響應(yīng)于第m輸出鎖存信號po<m>而輸出鎖存的第m行地址radd<m>作為第m目標(biāo)地址tg_add<m>。

除輸入信號和輸出信號之外，第三地址鎖存器至第(m-1)地址鎖存器中的每個(gè)可以與第一地址鎖存器521、第二地址鎖存器522和第m地址鎖存器523中的一個(gè)具有相同的配置。因此，在下文中將省略對第三地址鎖存器至第(m-1)地址鎖存器的詳細(xì)描述以避免重復(fù)說明。

例如，在錯(cuò)誤出現(xiàn)時(shí)的時(shí)間點(diǎn)，錯(cuò)誤信息儲存電路500可以鎖存第一行地址至第m行地址radd<1:m>，以產(chǎn)生包括關(guān)于具有錯(cuò)誤數(shù)據(jù)的存儲單元的位置信息的第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>。

在下文中，將結(jié)合在第一刷新操作中出現(xiàn)數(shù)據(jù)錯(cuò)誤而在第二刷新操作中該數(shù)據(jù)錯(cuò)誤被校正的示例、參照圖10來描述具有前述配置的半導(dǎo)體系統(tǒng)的操作。

在時(shí)間點(diǎn)t1，第一半導(dǎo)體器件3可以輸出第一命令/地址信號至第n命令/地址信號ca<1:n>以啟動刷新操作。

命令處理電路100的命令解碼器110可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼，以產(chǎn)生具有邏輯高電平的刷新信號ref。

在時(shí)間點(diǎn)t2，命令處理電路100的刷新控制電路144可以產(chǎn)生計(jì)數(shù)信號cnt，計(jì)數(shù)信號cnt在從刷新信號ref輸入至刷新控制電路144時(shí)的時(shí)間點(diǎn)t1開始的預(yù)定時(shí)間段之后被使能為具有邏輯高電平。

在時(shí)間點(diǎn)t3，延遲設(shè)置電路120可以延遲刷新信號ref以產(chǎn)生刷新預(yù)充電信號pcg_ref。從時(shí)間點(diǎn)t2至?xí)r間點(diǎn)t3的時(shí)間可以對應(yīng)于第一延遲電路124至第三延遲電路126的延遲時(shí)間的總和。即，從時(shí)間點(diǎn)t2至?xí)r間點(diǎn)t3的時(shí)間可以對應(yīng)于ras至cas延遲時(shí)間(trcd)、cas至cas延遲時(shí)間(tccd)和寫入恢復(fù)時(shí)間(twr)的總和。

在時(shí)間點(diǎn)t4，控制電路140的計(jì)數(shù)器145可以響應(yīng)于在時(shí)間點(diǎn)t2產(chǎn)生的計(jì)數(shù)信號cnt來對第一行地址至第m行地址radd<1:m>進(jìn)行計(jì)數(shù)?？刂齐娐?40的計(jì)數(shù)器145可以在時(shí)間點(diǎn)t4之后對第一行地址至第m行地址radd<1:m>的全部比特位進(jìn)行計(jì)數(shù)。此時(shí)，校正地址發(fā)生電路146可以對第一校正地址至第k校正地址ecc_add<1:k>的全部比特位進(jìn)行計(jì)數(shù)。

在時(shí)間點(diǎn)t5，控制信號發(fā)生電路150可以產(chǎn)生控制信號esctr，控制信號esctr通過對第一校正地址至第k校正地址ecc_add<1:k>的全部比特位進(jìn)行計(jì)數(shù)而被使能為具有邏輯低電平。

在時(shí)間點(diǎn)t6，第一半導(dǎo)體器件3可以輸出第一命令/地址信號至第n命令/地址信號ca<1:n>以啟動刷新操作。

命令處理電路100的命令解碼器110可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼以產(chǎn)生具有邏輯高電平的刷新信號ref。這里，通過第一命令/地址信號至第n命令/地址信號ca<1:n>而產(chǎn)生的刷新信號ref表示用于執(zhí)行第一刷新操作的信號。

在時(shí)間點(diǎn)t7，命令處理電路100的刷新控制電路144可以產(chǎn)生被使能為具有邏輯高電平的計(jì)數(shù)信號cnt。即，刷新控制電路144可以產(chǎn)生計(jì)數(shù)信號cnt，計(jì)數(shù)信號cnt在刷新信號ref輸入至刷新控制電路144時(shí)的時(shí)間點(diǎn)t6開始的預(yù)定時(shí)間段之后具有邏輯高電平。

在時(shí)間點(diǎn)t8，延遲設(shè)置電路120可以對在時(shí)間點(diǎn)t6產(chǎn)生的刷新信號ref進(jìn)行延遲，以產(chǎn)生刷新預(yù)充電信號pcg_ref。從時(shí)間點(diǎn)t6至?xí)r間點(diǎn)t8的時(shí)間可以對應(yīng)于第一延遲電路124至第三延遲電路126的延遲時(shí)間的總和。即，從時(shí)間點(diǎn)t6至?xí)r間點(diǎn)t8的時(shí)間可以被設(shè)置為ras至cas延遲時(shí)間(trcd)、cas至cas延遲時(shí)間(tccd)和寫入恢復(fù)時(shí)間(twr)的總和。

在時(shí)間點(diǎn)t9，刷新控制電路144可以產(chǎn)生內(nèi)部刷新信號iref，內(nèi)部刷新信號iref響應(yīng)于具有邏輯低電平的控制信號esctr而被使能為具有邏輯高電平。即，內(nèi)部刷新信號iref可以在從刷新信號ref輸入時(shí)的時(shí)間點(diǎn)t6開始的預(yù)定時(shí)間段之后被產(chǎn)生為具有邏輯高電平。

在時(shí)間點(diǎn)t10，命令處理電路100的命令解碼器110可以響應(yīng)于內(nèi)部刷新信號iref而再次產(chǎn)生具有邏輯高電平的刷新信號ref。通過內(nèi)部刷新信號iref而產(chǎn)生的刷新信號ref表示用于執(zhí)行第二刷新操作的信號。

響應(yīng)于控制信號esctr和刷新信號ref，錯(cuò)誤信息儲存電路500可以輸出包括關(guān)于具有錯(cuò)誤數(shù)據(jù)的存儲單元的位置信息的第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>。

行地址發(fā)生電路310可以響應(yīng)于控制信號esctr而輸出第一目標(biāo)地址至第m目標(biāo)地址tg_add<1:m>作為第一行地址至第m行地址radd<1:m>。

行控制電路440可以響應(yīng)于存儲體選擇信號bs而根據(jù)第一行地址至第m行地址radd<1:m>來激活連接至失效存儲單元(未示出)的字線(未示出)。

列控制電路450可以響應(yīng)于存儲體選擇信號bs來根據(jù)第一列地址至第k列地址cadd<1:k>選擇連接至選中的字線(未示出)的存儲單元(未示出)，以及可以從選中的存儲單元(未示出)中儲存的數(shù)據(jù)提取錯(cuò)誤信息。列控制電路450可以使用提取的錯(cuò)誤信息來校正數(shù)據(jù)的錯(cuò)誤以將經(jīng)校正的數(shù)據(jù)儲存在多個(gè)存儲單元(未示出)中，以及可以將錯(cuò)誤信息儲存在奇偶校驗(yàn)單元(未示出)中。列控制電路450可以經(jīng)由第一全局線至第j全局線gio<1:j>來輸出多個(gè)存儲單元中儲存的數(shù)據(jù)。

數(shù)據(jù)鎖存電路600可以鎖存第一全局線至第j全局線gio<1:j>上的數(shù)據(jù)以將鎖存的數(shù)據(jù)輸出給第一i/o線至第ji/o線io<1:j>。

i/o電路700可以輸出第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)作為第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。

如上所述，根據(jù)實(shí)施例的半導(dǎo)體系統(tǒng)可以在刷新操作中校正具有短的保持時(shí)間的失效存儲單元中儲存的數(shù)據(jù)的錯(cuò)誤以防止數(shù)據(jù)錯(cuò)誤。

圖11是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)的配置的框圖。

參見圖11，根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)可以包括第一半導(dǎo)體器件5和第二半導(dǎo)體器件6。第二半導(dǎo)體器件6可以包括命令處理電路61、存儲體選擇信號發(fā)生電路62、地址發(fā)生電路63、存儲區(qū)64、修復(fù)控制電路65、數(shù)據(jù)鎖存電路66和i/o電路67。

第一半導(dǎo)體器件5可以輸出第一命令/地址信號至第n命令/地址信號ca<1:n>，以及可以接收或輸出第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。

命令處理電路61可以對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼，以產(chǎn)生激活信號act、寫入信號wt、讀取信號rd、預(yù)充電信號pcg和刷新信號ref。命令處理電路61也可以響應(yīng)于刷新信號ref而產(chǎn)生順序地計(jì)數(shù)的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。命令處理電路61可以與圖1中所示的命令處理電路10具有相同的配置以執(zhí)行相同的操作。因此，在下文中將省略對命令處理電路61的描述。

存儲體選擇信號發(fā)生電路62可以產(chǎn)生響應(yīng)于激活信號act、預(yù)充電信號pcg和刷新信號ref而被使能的存儲體選擇信號bs。雖然為了描述方便而將存儲體選擇信號bs圖示為一個(gè)信號，但是存儲體選擇信號bs可以由多個(gè)信號來配置以選擇存儲區(qū)64中包括的多個(gè)存儲體中的任意一個(gè)。存儲體選擇信號發(fā)生電路62可以與圖1中所示的存儲體選擇信號發(fā)生電路20和圖6中所示的存儲體選擇信號發(fā)生電路200具有相同的配置。

地址發(fā)生電路63可以在寫入操作或讀取操作中對第一命令/地址信號至第n命令/地址信號ca<1:n>進(jìn)行解碼，以產(chǎn)生第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>。在刷新操作中，地址發(fā)生電路63可以輸出第一刷新地址至第m刷新地址ref_add<1:m>作為第一行地址至第m行地址radd<1:m>，以及可以輸出第一校正地址至第k校正地址ecc_add<1:k>作為第一列地址至第k列地址cadd<1:k>。地址發(fā)生電路63可以與圖1中所示的地址發(fā)生電路30具有相同的配置以執(zhí)行相同的操作。因此，在下文中將省略對地址發(fā)生電路63的描述以避免重復(fù)說明。

存儲區(qū)64可以包括存儲體641、第一熔絲電路642、第一修復(fù)電路643、第二熔絲電路644和第二修復(fù)電路645。

存儲體641可以在刷新操作期間的讀取操作中產(chǎn)生錯(cuò)誤脈沖信號ep，如果根據(jù)第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>而選中的存儲單元(未示出)中儲存的數(shù)據(jù)具有錯(cuò)誤，則錯(cuò)誤脈沖信號ep被使能，存儲體641也可以在刷新操作期間的寫入操作中校正數(shù)據(jù)的錯(cuò)誤，以將經(jīng)校正的數(shù)據(jù)儲存在選中的存儲單元中以及將錯(cuò)誤信息儲存在奇偶校驗(yàn)單元中。這里，存儲體641可以被配置為包括參照圖1所描述的行控制電路41、列地址電路42和單元陣列43。

如果第一行地址至第m行地址radd<1:m>具有選擇存在錯(cuò)誤的存儲單元(未示出)的組合，則第一熔絲電路642可以響應(yīng)于行修復(fù)信號rpx而輸出第一行熔絲信號至第x行熔絲信號rf<1:x>。這里，第一行熔絲信號至第x行熔絲信號rf<1:x>可以被設(shè)置為用于取代第一行地址至第m行地址radd<1:m>的地址。第一熔絲電路642可以使用包括多個(gè)熔絲單元的熔絲陣列來實(shí)現(xiàn)。

第一修復(fù)電路643可以包括多個(gè)修復(fù)單元(未示出)，所述多個(gè)修復(fù)單元連接至響應(yīng)于存儲體選擇信號bs而根據(jù)第一行熔絲信號至第x行熔絲信號rf<1:x>來選擇的冗余字線。

如果第一列地址至第k列地址cadd<1:k>具有選擇存在錯(cuò)誤的存儲單元(未示出)的組合，則第二熔絲電路644可以響應(yīng)于列修復(fù)信號rpy而輸出第一列熔絲信號至第y列熔絲信號cf<1:y>。這里，第一列熔絲信號至第y列熔絲信號cf<1:y>可以被設(shè)置為用于取代第一列地址至第k列地址cadd<1:k>的地址。第二熔絲電路644可以使用包括多個(gè)熔絲單元的熔絲陣列來實(shí)現(xiàn)。

第二修復(fù)電路645可以包括多個(gè)修復(fù)單元(未示出)，所述多個(gè)修復(fù)單元連接至響應(yīng)于存儲體選擇信號bs而根據(jù)第一列熔絲信號至第y列熔絲信號cf<1:y>來選擇的冗余位線。

修復(fù)控制電路65可以產(chǎn)生響應(yīng)于錯(cuò)誤脈沖信號ep而被使能的行修復(fù)信號rpx和列修復(fù)信號rpy。

數(shù)據(jù)鎖存電路66可以鎖存第一全局線至第j全局線gio<1:j>上的數(shù)據(jù)，以將鎖存的數(shù)據(jù)輸出給第一i/o線至第ji/o線io<1:j>。數(shù)據(jù)鎖存電路66可以鎖存第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)，以將鎖存的數(shù)據(jù)輸出給第一全局線至第j全局線gio<1:j>。數(shù)據(jù)鎖存電路66可以與圖1中所示的數(shù)據(jù)鎖存電路50具有相同的配置。

i/o電路67可以輸出第一i/o線至第ji/o線io<1:j>上的數(shù)據(jù)作為第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>。i/o電路67可以將從第一半導(dǎo)體器件5產(chǎn)生的第一外部數(shù)據(jù)至第j外部數(shù)據(jù)dq<1:j>輸出給第一i/o線至第ji/o線io<1:j>。i/o電路67可以與圖1中所示的i/o電路60具有相同的配置。

一種半導(dǎo)體系統(tǒng)包括第一半導(dǎo)體器件和第二半導(dǎo)體器件，第一半導(dǎo)體器件被配置為輸出命令/地址信號，第二半導(dǎo)體器件被配置為根據(jù)命令/地址信號的組合來在刷新操作期間的讀取操作中輸出數(shù)據(jù)，被配置為從數(shù)據(jù)提取錯(cuò)誤信息，被配置為在刷新操作期間的寫入操作中將錯(cuò)誤信息儲存在第二半導(dǎo)體器件中，以及被配置為根據(jù)錯(cuò)誤信息而用其他地址來取代用于選擇具有錯(cuò)誤的數(shù)據(jù)的行地址和列地址。

其中，錯(cuò)誤信息是具有比正常存儲單元的保持時(shí)間短的保持時(shí)間的失效存儲單元的位置信息。

其中，寫入操作是恢復(fù)經(jīng)校正的數(shù)據(jù)的操作，所述經(jīng)校正的數(shù)據(jù)通過校正讀取操作中輸出的數(shù)據(jù)的錯(cuò)誤來獲得。

其中，第二半導(dǎo)體器件包括：命令處理電路，被配置為對命令/地址信號進(jìn)行解碼以產(chǎn)生激活信號、寫入信號、讀取信號、預(yù)充電信號和刷新信號，以及被配置為基于刷新信號來產(chǎn)生順序地計(jì)數(shù)的刷新地址和校正地址；地址發(fā)生電路，被配置為在讀取操作或?qū)懭氩僮髦袑γ?地址信號進(jìn)行解碼以產(chǎn)生行地址和列地址，以及被配置為在刷新操作中從刷新地址和校正地址產(chǎn)生行地址和列地址；存儲區(qū)，被配置為在刷新操作的讀取操作中產(chǎn)生錯(cuò)誤脈沖信號，如果根據(jù)行地址和列地址的組合而選中的存儲單元中儲存的數(shù)據(jù)具有錯(cuò)誤，則錯(cuò)誤脈沖信號被使能，以及存儲區(qū)被配置為在刷新操作的寫入操作中校正數(shù)據(jù)的錯(cuò)誤以將經(jīng)校正的數(shù)據(jù)和錯(cuò)誤信息儲存在其中；以及修復(fù)控制電路，被配置為基于錯(cuò)誤脈沖信號來產(chǎn)生行修復(fù)信號和列修復(fù)信號。

其中，存儲區(qū)基于行修復(fù)信號和列修復(fù)信號而使用錯(cuò)誤信息來用其他地址取代行地址和列地址。

其中，預(yù)充電信號在從刷新信號被使能時(shí)的時(shí)間點(diǎn)開始的預(yù)定時(shí)間段之后被使能。

其中，命令處理電路包括：命令解碼器，被配置為對命令/地址信號進(jìn)行解碼以產(chǎn)生激活信號、刷新信號、內(nèi)部預(yù)充電信號、內(nèi)部寫入信號和內(nèi)部讀取信號；延遲設(shè)置電路，被配置為延遲刷新信號以產(chǎn)生順序地使能的刷新讀取信號、刷新寫入信號和刷新預(yù)充電信號；邏輯電路，被配置為如果內(nèi)部預(yù)充電信號或刷新預(yù)充電信號被使能則產(chǎn)生預(yù)充電信號，被配置為如果內(nèi)部寫入信號或刷新寫入信號被使能則產(chǎn)生寫入信號，以及被配置為如果內(nèi)部讀取信號或刷新讀取信號被使能則產(chǎn)生讀取信號；以及控制電路，被配置為基于刷新信號來產(chǎn)生順序地計(jì)數(shù)的刷新地址和校正地址。

其中，延遲設(shè)置電路包括：第一延遲電路，被配置為將刷新信號延遲第一延遲時(shí)間以基于刷新信號來產(chǎn)生刷新讀取信號；第二延遲電路，被配置為將刷新讀取信號延遲第二延遲時(shí)間以基于刷新信號來產(chǎn)生刷新寫入信號；以及第三延遲電路，被配置為將刷新寫入信號延遲第三延遲時(shí)間以基于刷新信號來產(chǎn)生刷新預(yù)充電信號。

其中，控制電路包括：計(jì)數(shù)信號發(fā)生電路，被配置為產(chǎn)生計(jì)數(shù)信號，計(jì)數(shù)信號在從刷新信號被使能時(shí)的時(shí)間點(diǎn)開始的預(yù)定時(shí)間段之后被使能；計(jì)數(shù)器，被配置為基于計(jì)數(shù)信號來產(chǎn)生計(jì)數(shù)的刷新地址，以及被配置為產(chǎn)生計(jì)數(shù)控制信號，如果刷新地址的全部比特位被計(jì)數(shù)，則計(jì)數(shù)控制信號被使能；以及校正地址發(fā)生電路，被配置為基于計(jì)數(shù)控制信號來產(chǎn)生計(jì)數(shù)的校正地址。

其中，校正地址發(fā)生電路被配置為基于計(jì)數(shù)控制信號來產(chǎn)生順序地計(jì)數(shù)的校正地址。

其中，地址發(fā)生電路包括：行地址發(fā)生電路，被配置為基于寫入信號和讀取信號，對命令/地址信號進(jìn)行解碼以產(chǎn)生行地址或者輸出刷新地址作為行地址；以及列地址發(fā)生電路，被配置為基于寫入信號和讀取信號，對命令/地址信號進(jìn)行解碼以產(chǎn)生列地址或者輸出校正地址作為列地址。

其中，存儲區(qū)包括：存儲體，被配置為在讀取操作中提取在根據(jù)行地址和列地址的組合而選中的存儲單元中儲存的數(shù)據(jù)的錯(cuò)誤信息，被配置為校正數(shù)據(jù)的錯(cuò)誤以將經(jīng)校正的數(shù)據(jù)儲存在存儲體中，以及被配置為將錯(cuò)誤信息儲存在奇偶校驗(yàn)單元中；第一熔絲電路，被配置為如果行地址具有選擇存在錯(cuò)誤的存儲單元的組合，則基于行修復(fù)信號來輸出行修復(fù)信號；第一修復(fù)電路，被配置為包括多個(gè)修復(fù)字線，所述多個(gè)修復(fù)字線中的每個(gè)修復(fù)字線基于存儲體選擇信號而根據(jù)行修復(fù)信號來選擇；第二熔絲電路，被配置為如果列地址具有選擇存在錯(cuò)誤的存儲單元的組合，則基于列修復(fù)信號來輸出列修復(fù)信號；以及第二修復(fù)電路，被配置為包括多個(gè)修復(fù)位線，所述多個(gè)修復(fù)位線中的每個(gè)基于存儲體選擇信號而根據(jù)列修復(fù)信號來選擇。

其中，第一熔絲電路和第二熔絲電路中的每個(gè)包括多個(gè)熔絲單元。

如上所述，根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)可以在刷新操作期間校正在具有短的保持時(shí)間的存儲單元中儲存的數(shù)據(jù)的錯(cuò)誤，以防止數(shù)據(jù)錯(cuò)誤。此外，根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)可以在刷新操作期間用修復(fù)單元來取代具有小的保持時(shí)間的失效存儲單元。

參照圖1至圖11而描述的第二半導(dǎo)體器件或半導(dǎo)體系統(tǒng)可以應(yīng)用于包括存儲系統(tǒng)、圖形系統(tǒng)、計(jì)算系統(tǒng)、移動系統(tǒng)等的電子系統(tǒng)。例如，如圖12中所示，根據(jù)實(shí)施例的電子系統(tǒng)1000可以包括數(shù)據(jù)儲存電路1001、存儲器控制器1002、緩沖存儲器1003和輸入/輸出(i/o)接口1004。

根據(jù)從存儲器控制器1002產(chǎn)生的控制信號，數(shù)據(jù)儲存電路1001可以儲存從存儲器控制器1002輸出的數(shù)據(jù)，或者可以讀取儲存的數(shù)據(jù)并輸出給存儲器控制器1002。數(shù)據(jù)儲存電路1001可以包括圖1中所示的第二半導(dǎo)體器件2、圖6中所示的第二半導(dǎo)體器件4或圖11中所示的第二半導(dǎo)體器件6。數(shù)據(jù)儲存電路1001可以包括即使其電源被中斷時(shí)仍能保持其儲存的數(shù)據(jù)的非易失性存儲器。非易失性存儲器可以為快閃存儲器(諸如nor型快閃存儲器或nand型快閃存儲器)、相變隨機(jī)存取存儲器(pram)、電阻式隨機(jī)存取存儲器(rram)、自旋轉(zhuǎn)移矩隨機(jī)存取存儲器(sttram)、磁性隨機(jī)存取存儲器(mram)等。

存儲器控制器1002可以經(jīng)由i/o接口1004接收從外部設(shè)備(例如，主機(jī)設(shè)備)輸出的命令，以及可以對從主機(jī)設(shè)備輸出的命令進(jìn)行解碼以控制將數(shù)據(jù)輸入至數(shù)據(jù)儲存電路1001或緩沖存儲器1003中的操作或者將儲存在數(shù)據(jù)儲存電路1001或緩沖存儲器1003中的數(shù)據(jù)輸出的操作。存儲器控制器1002可以包括圖1中所示的第一半導(dǎo)體器件1、圖6中所示的第一半導(dǎo)體器件3或圖11中所示的第一半導(dǎo)體器件5。雖然圖12用單個(gè)模塊圖示了存儲器控制器1002，但是存儲器控制器1002可以包括一個(gè)用于控制由非易失性存儲器組成的數(shù)據(jù)儲存電路1001的控制器以及另一個(gè)用于控制由易失性存儲器組成的緩沖存儲器1003的控制器。

緩沖存儲器1003可以暫時(shí)地儲存由存儲器控制器1002處理的數(shù)據(jù)。即，緩沖存儲器1003可以暫時(shí)地儲存從數(shù)據(jù)儲存電路1001輸出的數(shù)據(jù)或要輸入至數(shù)據(jù)儲存電路1001的數(shù)據(jù)。緩沖存儲器1003可以根據(jù)控制信號來儲存從存儲器控制器1002輸出的數(shù)據(jù)。緩沖存儲器1003可以讀取儲存的數(shù)據(jù)并輸出給存儲器控制器1002。緩沖存儲器1003可以包括諸如動態(tài)隨機(jī)存取存儲器(dram)、移動dram或靜態(tài)隨機(jī)存取存儲器(sram)的易失性存儲器。

i/o接口1004可以將存儲器控制器1002物理地且電氣地連接至外部設(shè)備(即，主機(jī))。因此，存儲器控制器1002可以經(jīng)由i/o接口1004來接收從外部設(shè)備(即，主機(jī))供應(yīng)的控制信號和數(shù)據(jù)，以及可以經(jīng)由i/o接口1004而將從存儲器控制器1002產(chǎn)生的數(shù)據(jù)輸出給外部設(shè)備(即，主機(jī))。即，電子系統(tǒng)1000可以經(jīng)由i/o接口1004來與主機(jī)通信。i/o接口1004可以包括各種接口協(xié)議(諸如通用串行總線(usb)、多媒體卡(mmc)、外圍組件互連-快速(pci-e)、串行連接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型計(jì)算機(jī)系統(tǒng)接口(scsi)、增強(qiáng)型小器件接口(esdi)和集成驅(qū)動電路(ide))中的任意一種。

電子系統(tǒng)1000可以用作主機(jī)的輔助儲存設(shè)備或外部儲存設(shè)備。電子系統(tǒng)1000可以包括固態(tài)盤(ssd)、usb存儲器、安全數(shù)字(sd)卡、迷你安全數(shù)字(msd)卡、微型安全數(shù)字(微型sd)卡、安全數(shù)字大容量(sdhc)卡、記憶棒卡、智能媒體(sm)卡、多媒體卡(mmc)、嵌入式多媒體卡(emmc)、緊湊式閃存(cf)卡等。