[相關申請]
本申請享有以日本專利申請2016-17377號(申請日：2016年2月1日)為基礎申請案的優(yōu)先權。本申請通過參照該基礎申請案而包含基礎申請案的全部內(nèi)容。
本實施方式涉及一種存儲器裝置。
背景技術：
已知將存儲器單元三維排列而成的nand(notand，與非)型閃速存儲器。
技術實現(xiàn)要素：
本發(fā)明的實施方式提高存儲器裝置的動作可靠性。
本實施方式的存儲器裝置包含：半導體柱，在與襯底表面垂直的方向上延伸；第1存儲器單元，包含設置在第1字線與所述半導體柱的側(cè)面之間的第1存儲器膜；第2存儲器單元，包含設置在第2字線與所述半導體柱的側(cè)面之間的第2存儲器膜；及控制器，控制對所述第1及第2存儲器單元的動作；且在對所述第1存儲器單元的讀出動作中，在對所述第1字線施加讀出電壓、且對所述第2字線施加非選擇電壓的第1動作之后，執(zhí)行第2動作，所述第2動作是以使所述第2字線的電位低于所述半導體柱的電位的方式，對所述第2字線施加第1電壓。
附圖說明
圖1是表示包含實施方式的存儲器裝置的存儲器系統(tǒng)的框圖。
圖2是表示實施方式的存儲器裝置的內(nèi)部構(gòu)成的一例的框圖。
圖3是表示實施方式的存儲器裝置的內(nèi)部構(gòu)成的一例的框圖。
圖4是表示實施方式的存儲器裝置的存儲器單元陣列的內(nèi)部構(gòu)成的一例的圖。
圖5是表示實施方式的存儲器裝置的存儲器單元陣列的構(gòu)造例的剖視圖。
圖6是表示實施方式的存儲器裝置的存儲器單元的構(gòu)造的一例的剖視圖。
圖7(a)及(b)是用以說明實施方式的存儲器裝置的基本構(gòu)成的圖。
圖8是表示第1實施方式的存儲器裝置的動作例的時序圖。
圖9是表示第2實施方式的存儲器裝置的動作例的時序圖。
圖10是表示第3實施方式的存儲器裝置的動作例的時序圖。
圖11是表示第4實施方式的存儲器裝置的動作例的時序圖。
圖12(a)及(b)是用以說明實施方式的存儲器裝置的應用例的圖。
圖13是表示實施方式的存儲器裝置的應用例的流程圖。
圖14是表示實施方式的存儲器裝置的變化例的時序圖。
具體實施方式
以下，一邊參照附圖一邊對本實施方式詳細地進行說明。在以下的說明中，對具有相同功能及構(gòu)成的要素標注相同符號。
另外，在以下的各實施方式中，當無需將末尾帶有區(qū)別用數(shù)字/英文的參照符號(例如，字線wl或位線bl，各種電壓及信號等)相互區(qū)別的情況下，使用省略末尾的數(shù)字/英文的記載(參照符號)。
[實施方式]
參照圖1至圖14，對實施方式的存儲器裝置進行說明。
(1)第1實施方式
(a)構(gòu)成
使用圖1至圖7對實施方式的存儲器裝置的構(gòu)成例進行說明。
如圖1所示，包含本實施方式的存儲器裝置的存儲器系統(tǒng)9包含存儲裝置601、及主機裝置600。
主機裝置600例如通過連接器、電纜、無線通訊、內(nèi)部網(wǎng)或因特網(wǎng)等而與存儲裝置601結(jié)合。
主機裝置600對存儲裝置601請求數(shù)據(jù)的寫入/刪除、及數(shù)據(jù)的讀出。存儲裝置601根據(jù)來自主機裝置600的請求而動作。
存儲裝置601包含存儲器控制器5及存儲器裝置(半導體存儲器)1。存儲器控制器5使存儲器裝置1執(zhí)行與主機裝置600的請求相應的動作。
存儲器控制器5例如包含處理器(cpu，centralprocessingunit，中央處理器)500、dram(dynamicrandomaccessmemory，動態(tài)隨機存取存儲器)501、sram(staticrandomaccessmemory，靜態(tài)隨機存取存諸器)502及ecc(errorcorrectioncircuit，錯誤校正電路)電路509等。cpu500控制存儲器控制器5整體的動作。dram501臨時保存程序(軟件或固件)及管理信息(管理表)。sram502臨時保存數(shù)據(jù)。ecc電路509在對存儲器裝置1進行數(shù)據(jù)寫入時，對應寫入的數(shù)據(jù)附加奇偶性。ecc電路509在從存儲器裝置1讀出數(shù)據(jù)時，根據(jù)奇偶性或從奇偶性產(chǎn)生的校正子而檢測從存儲器裝置1讀出的數(shù)據(jù)內(nèi)的錯誤，并校正檢測出的錯誤。
存儲器裝置1存儲數(shù)據(jù)。存儲器裝置1根據(jù)來自存儲器控制器5的指示(主機裝置600的請求)而執(zhí)行數(shù)據(jù)的寫入及數(shù)據(jù)的讀出。
存儲器裝置1例如是nand型閃速存儲器。例如，包含閃速存儲器1的存儲裝置601(或存儲器系統(tǒng)9)是存儲器卡(例如sdtm卡、emmctm)、usb(universalserialbus，通用串行總線)存儲器、或solidstatedrive(ssd，固態(tài)驅(qū)動器)等。
如圖2所示，nand型閃速存儲器1包含存儲器單元陣列10、行控制電路20、讀出放大器電路30、數(shù)據(jù)鎖存電路35、電壓產(chǎn)生電路40、源極線、阱控制電路50、地址緩沖器60、數(shù)據(jù)輸入輸出緩沖器65及序列發(fā)生器19等。
存儲器單元陣列10包含多個存儲器單元mc。一個存儲器單元mc能夠保存1比特以上的數(shù)據(jù)。
行控制電路20控制存儲器單元陣列10的行(例如字線)。
讀出放大器電路30在數(shù)據(jù)的讀出時，感測及放大輸出至存儲器單元陣列10內(nèi)的位線的信號。例如，讀出放大器電路30將位線上的電流的產(chǎn)生、或位線的電位的變動作為來自存儲器單元mc的信號進行感測。由此，讀出放大器電路30讀出保存在存儲器單元mc中的數(shù)據(jù)。另外，讀出放大器電路30在數(shù)據(jù)的寫入時，根據(jù)寫入數(shù)據(jù)而控制位線的電位。
數(shù)據(jù)鎖存電路(頁面緩沖電路)35臨時保存從存儲器單元陣列10輸出的數(shù)據(jù)、及輸入至存儲器單元陣列10的數(shù)據(jù)。
電壓產(chǎn)生電路40產(chǎn)生用于存儲器單元陣列10的動作的各種電壓。電壓產(chǎn)生電路40將所產(chǎn)生的各種電壓輸出至各電路。
源極線、阱控制電路50控制存儲器單元陣列10內(nèi)的源極線的電位。源極線、阱控制電路50控制存儲器單元陣列10內(nèi)的阱區(qū)域的電位。
地址緩沖器60臨時保存來自存儲器控制器5的地址adr。地址緩沖器60將地址adr供給至行控制電路20及數(shù)據(jù)鎖存電路35。
數(shù)據(jù)輸入輸出緩沖器65臨時保存來自存儲器控制器5的數(shù)據(jù)及來自數(shù)據(jù)鎖存電路35的數(shù)據(jù)。
序列發(fā)生器19控制閃速存儲器1整體的動作。序列發(fā)生器19根據(jù)在閃速存儲器1與存儲器控制器5之間收發(fā)的控制信號及指令而控制閃速存儲器1內(nèi)部的動作。
＜三維構(gòu)造存儲器單元陣列的構(gòu)成＞
參照圖3至圖6，對本實施方式的閃速存儲器中的存儲器單元陣列的內(nèi)部構(gòu)成的一例進行說明。
本實施方式的閃速存儲器1包含三維構(gòu)造的存儲器單元陣列10。
如圖3所示，存儲器單元陣列10包含1個以上的區(qū)塊blk(blk＜h－1＞，blk＜h＞)。h是1以上的自然數(shù)。
閃速存儲器中，區(qū)塊blk是數(shù)據(jù)的刪除單位。但是，對存儲器單元陣列10的刪除動作也可對小于區(qū)塊的單位(存儲區(qū)域)執(zhí)行。關于閃速存儲器的刪除動作，參照“非易失性半導體存儲裝置及其制造方法”這一2010年3月25日提出申請的美國專利申請12/679,991號、及“半導體存儲器及其制造方法”這一2009年3月23日提出申請的美國專利申請12/532,030號中記載的構(gòu)成并引用在本實施方式中。
行控制電路20包含多個地址解碼器210、多個開關電路220及字線/選擇柵極線驅(qū)動器290。
地址解碼器210與區(qū)塊blk一一對應。
地址解碼器210對來自存儲器控制器5的地址adr進行解碼。地址解碼器210將解碼結(jié)果供給至開關電路220。
開關電路220與地址解碼器210一一對應。開關電路220與區(qū)塊blk一一對應。多個開關電路220與共通的配線群99連接。
開關電路220根據(jù)地址adr的解碼結(jié)果而選擇由地址adr表示的區(qū)塊blk。開關電路220控制所選擇的區(qū)塊blk內(nèi)的字線wl及選擇柵極線sgd、sgs的選擇及非選擇。
開關電路220將所選擇的區(qū)域內(nèi)的字線wl及選擇柵極線sgd、sgs連接到配線群99所包含的多個控制線中的與已選擇的區(qū)塊blk內(nèi)的配線wl、sgd、sgs對應的控制線。
字線/選擇柵極線驅(qū)動器290與包含多個控制線的配線群99連接。字線/選擇柵極線驅(qū)動器290將應施加至字線wl及選擇柵極線sgd、sgs的電壓從電壓產(chǎn)生電路40輸送至配線群99。由此，將各種電壓經(jīng)由所選擇的開關電路220而施加至選擇區(qū)塊blk內(nèi)的字線wl及選擇柵極線sgd、sgs。
電壓產(chǎn)生電路40包含正電壓電路410及負電壓電路420。
電壓產(chǎn)生電路40經(jīng)由閃速存儲器的電源端子(墊或引腳)而被供給電源電壓。正電壓電路410由電源電壓產(chǎn)生用于存儲器單元陣列10的動作的各種正的電壓。負電壓電路420由電源電壓產(chǎn)生用于存儲器單元陣列10的動作的各種負的電壓(低于0v的電壓)。
如圖4所示的例子那樣，在三維構(gòu)造的存儲器單元陣列10中，一個區(qū)塊blk包含多個(例如4個)串單元su(su0、su1、su2、su3)。
多個串單元su包含多個nand串(存儲器串)ns。nand串ns包含多個存儲器單元(也稱為存儲器部或存儲器元件)mc及多個選擇晶體管std、sts。
存儲器單元陣列10內(nèi)的區(qū)塊blk的數(shù)量、一個區(qū)塊blk內(nèi)的串單元su的數(shù)量、及nand串ns內(nèi)的存儲器單元mc的數(shù)量為任意。
存儲器單元mc包含控制柵極與電荷蓄積層(存儲器膜)。在nand串ns內(nèi)，多個存儲器單元mc在選擇晶體管std、sts間串聯(lián)連接。串聯(lián)連接的多個存儲器單元mc中，漏極側(cè)的存儲器單元mc的一端(源極/漏極)與漏極側(cè)選擇晶體管std的一端連接。串聯(lián)連接的多個存儲器單元mc中，源極側(cè)的存儲器單元mc的一端與源極側(cè)選擇晶體管sts的一端連接。
多個字線wl(wl0、wl1、...、wln－2、wln－1)分別與對應的存儲器單元mc的柵極連接?！皀”是2以上的自然數(shù)。例如，一個字線wl與多個串單元su內(nèi)的多個存儲器單元mc共通連接。數(shù)據(jù)的寫入及數(shù)據(jù)的讀出是對與任一個串單元su的任一個字線wl連接的多個存儲器單元mc統(tǒng)括地進行。該數(shù)據(jù)的讀出/寫入的單位pg稱為“頁面”。
多個漏極側(cè)選擇柵極線sgd(sgd0～sgd3)分別與對應的串單元su的多個漏極側(cè)選擇晶體管std的柵極連接。
多個源極側(cè)選擇柵極線sgs(sgs0～sgs3)分別與對應的串單元su的多個源極側(cè)選擇晶體管sts的柵極連接。
一個漏極側(cè)選擇晶體管std的另一端與多個位線中的任一個位線bl(bl0、bl1、...、blm－1)連接。此外，“m”是2以上的自然數(shù)。
多個源極側(cè)選擇晶體管sts的另一端與源極線sl共通連接。
如圖5所示的存儲器單元陣列的示意性剖視構(gòu)造圖那樣，在存儲器單元陣列10內(nèi)，nand串ns設置在半導體襯底(例如，si襯底或絕緣層上的半導體區(qū)域)700內(nèi)的p型阱區(qū)域702上。
p型阱區(qū)域702經(jīng)由阱接點cpwell而與源極線、阱控制電路50連接。p型阱區(qū)域702規(guī)定區(qū)塊blk。例如，區(qū)塊blk內(nèi)的nand串ns設置在被阱接點cpwell所包圍的區(qū)域內(nèi)。阱接點cpwell設置在p型阱區(qū)域702內(nèi)的p+型擴散層703上。
源極線接點celsrc在串單元su間，設置在p型阱區(qū)域702內(nèi)的n+型擴散層704上。源極線接點celsrc與源極線sl(src)連接。
nand串ns包含半導體柱75。半導體柱75與p型阱區(qū)域702連接。半導體柱75在與p型阱區(qū)域702(襯底)的表面大致垂直的方向(d3方向)延伸。半導體柱75沿d1方向及d2方向以陣列狀排列在襯底700上。
在半導體柱75的上端的上方，設置有位線(未圖示)。
多個導電層70、71、72在p型阱區(qū)域702上積層。各導電層70、71、72隔著存儲器膜(未圖示)而與半導體柱75的側(cè)面相對向。
漏極側(cè)選擇晶體管std配置在包含半導體柱75與導電層71的區(qū)域。積層的多個(本例中為4個)導電層71成為選擇晶體管std的柵極電極。積層的多個導電層71是作為漏極側(cè)選擇柵極線sgd而發(fā)揮功能。
源極側(cè)選擇晶體管sts配置在包含半導體柱75與導電層72的區(qū)域。積層的多個(本例中為4個)導電層72成為源極側(cè)選擇晶體管sts的柵極電極。積層的多個導電層72是作為源極側(cè)選擇柵極線sgs而發(fā)揮功能。
存儲器單元mc配置在包含半導體柱75與導電層70的區(qū)域。導電層70成為存儲器單元mc的控制柵極電極。一個導電層70是作為一個字線wl而發(fā)揮功能。
如圖6所示，存儲器單元mc在半導體柱75與導電層(字線)70之間包含存儲器膜79。存儲器膜79覆蓋半導體柱75的側(cè)面。存儲器膜79在半導體柱75的從上端至下端之間連續(xù)。
存儲器膜79具有積層構(gòu)造。存儲器膜79包含柵極絕緣膜791、電荷蓄積層792、及區(qū)塊絕緣膜793。
柵極絕緣膜(隧道絕緣膜)791設置在半導體柱75的側(cè)面上。柵極絕緣膜791例如具有將氮氧化硅膜(sion膜)夾在2個氧化硅膜間的積層構(gòu)造。但是，柵極絕緣膜791也可為氧化硅膜的單層構(gòu)造。
電荷蓄積層792設置在柵極絕緣膜791與區(qū)塊絕緣膜793之間。電荷蓄積層792包含具有俘獲能階的絕緣膜(例如sin膜)。此外，電荷蓄積層792也可包含半導體膜(例如硅膜)。在電荷蓄積層792包含半導體膜的情況下，半導體膜針對每一存儲器單元mc相互分離。
區(qū)塊絕緣膜793設置在電荷蓄積層792與導電層70、71、72之間。區(qū)塊絕緣膜793例如包含氧化硅膜與氧化鋁膜的積層構(gòu)造。
在d3方向(與半導體襯底表面垂直的方向)上，將層間絕緣膜89設置在導電層70、71、72間。層間絕緣膜89例如包含2個絕緣膜801及絕緣膜803。絕緣膜803夾在2個絕緣膜801之間。
例如，半導體柱75包含芯部759與半導體區(qū)域751。芯部759包含柱狀的絕緣體(例如氧化硅)。半導體區(qū)域751覆蓋芯部759的側(cè)面。半導體區(qū)域751成為存儲器單元mc的信道區(qū)域。半導體區(qū)域751包含非晶硅或多晶硅。
由于存儲器單元陣列的制造步驟而有半導體柱75的下端側(cè)(nand串ns的源極側(cè))的直徑小于半導體柱75的上端側(cè)(nand串的漏極側(cè))的直徑的情況。
此外，本實施方式中，三維構(gòu)造的存儲器單元陣列的構(gòu)造、動作及制造方法參照并引用例如“三維積層非易失性半導體存儲器”這一2009年3月19日提出申請的美國專利申請12/407,403號、“三維積層非易失性半導體存儲器”這一2009年3月18日提出申請的美國專利申請12/406,524號、“非易失性半導體存儲裝置及其制造方法”這一2010年3月25日提出申請的美國專利申請12/679,991號、及“半導體存儲器及其制造方法”這一2009年3月23日提出申請的美國專利申請12/532,030號中記載的構(gòu)成。
在閃速存儲器的讀出動作時，將讀出電壓vcgr施加至選擇字線，將非選擇電壓(讀出通過電壓)vread施加至非選擇字線。讀出通過電壓vread的電壓值大于讀出電壓vcgr的電壓值。
如圖7(a)所示，如將讀出通過電壓vread施加至非選擇字線的情況那樣，在控制柵極電極70的電位(電壓)v2a高于半導體柱75的電位v1a的情況下，控制柵極電極70側(cè)的能帶的帶階相比半導體柱75側(cè)的能帶的帶階有所降低。
該情況下，施加至存儲器膜79的電場e1的方向成為從控制柵極電極70朝半導體柱75的方向。電子(負電荷)借助電場e1而向存儲器膜79內(nèi)移動。此時，電子900有可能被存儲器膜79的柵極絕緣膜791的俘獲能階999俘獲。
而且，通過對字線的多次電壓施加，柵極絕緣膜791內(nèi)俘獲的電子900有可能經(jīng)由柵極絕緣膜791內(nèi)的缺陷(俘獲能階)999而緩慢移動，并注入至電荷蓄積層792內(nèi)。
作為柵極絕緣膜791內(nèi)的電子的俘獲、或電子從柵極絕緣膜791向電荷蓄積層792的移動的結(jié)果，有可能產(chǎn)生存儲器單元mc的閾值電壓的變動。
如果由讀出動作時施加至非選擇字線上的電壓引起的電子的移動，導致存儲器單元的閾值電壓從與應存儲的數(shù)據(jù)對應的電壓分布而偏移，則有可能閃速存儲器的動作成為不良。將由于此種讀出動作而導致的存儲器不良稱為讀出干擾。
如圖7(b)所示，本實施方式的閃速存儲器在讀出動作時，在用以對各字線wl進行數(shù)據(jù)讀出而施加電壓vcgr、vread(圖7(a)的狀態(tài))之后，以使與電場e1的方向相反方向的電場e2施加至存儲器膜79的方式，將一定大小的電壓(電位)v1b、v2b分別施加至非選擇字線wl及半導體柱75。由此，半導體柱75的電位高于控制柵極電極70的電位。
在半導體柱75的電位v1b高于控制柵極電極70的電位v2b的情況下，半導體柱75側(cè)的能帶的帶階相比控制柵極電極70側(cè)的能帶的帶階有所降低。
該情況下，施加至存儲器膜79的電場e2的方向成為從半導體柱75朝控制柵極電極70的方向。帶負電的電荷(電子)朝與電場的方向相反的方向移動。
所以，由該電場e2(電壓v1b、v2b)的施加使得被俘獲到柵極絕緣膜791內(nèi)的電子900相對于存儲器膜79朝高電位側(cè)的半導體柱75移動。
作為該結(jié)果，本實施方式的閃速存儲器能夠抑制柵極絕緣膜791內(nèi)的電子向電荷蓄積層792內(nèi)移動。
所以，本實施方式的閃速存儲器能夠抑制讀出干擾的產(chǎn)生。
因此，本實施方式的存儲器裝置能夠提高存儲器的可靠性。
(b)動作例
參照圖8，對第1實施方式的存儲器裝置的動作例(控制方法)進行說明。此處，除圖8之外，也適當使用圖1至圖7，對本實施方式的存儲器裝置的動作進行說明。
以下，對作為本實施方式的存儲器裝置的閃速存儲器的讀出動作進行說明。
＜時刻t0＞
例如，存儲器控制器5在時刻t0，根據(jù)來自主機裝置600的請求，將讀出指令cmd1(00h，xxh)、及應讀出數(shù)據(jù)的地址(選擇地址)adr發(fā)送至閃速存儲器1。
本實施方式中，讀出指令cmd1包含第1信號00h與第2信號xxh。第1信號00h表示閃速存儲器1應執(zhí)行的動作是讀出動作。第2信號xxh表示讀出動作的開始的指示。另外，第2信號xxh表示執(zhí)行恢復動作。
本實施方式中，如圖7(b)所示，恢復動作是以對存儲器單元mc的存儲器膜79施加從半導體柱75朝控制柵極電極70的方向的電場e2的方式而控制字線wl的電位及半導體柱75的電位的動作。
另外，以下，為將動作的說明加以區(qū)別，將通過對選擇字線施加讀出電壓而判定存儲器單元的閾值電壓的動作稱為感測動作。
閃速存儲器1接收讀出指令cmd1及選擇地址adr。序列發(fā)生器19根據(jù)讀出指令cmd1而開始讀出動作。
以如下，序列發(fā)生器19以執(zhí)行包含感測動作及恢復動作的讀出動作的方式控制閃速存儲器1內(nèi)的各電路。
＜時刻t1＞
在時刻t1，序列發(fā)生器19使就緒/忙碌信號r/b的信號電平從h(high)電平過渡至l(low)電平。由此，將開始閃速存儲器1的讀出動作通知給存儲器控制器5。
電壓產(chǎn)生電路40通過序列發(fā)生器19的控制而產(chǎn)生用于讀出動作的各種電壓。例如，正電壓電路(電源電路)410使用電源電壓產(chǎn)生用于數(shù)據(jù)的讀出的各種正的電壓。
讀出放大器電路30通過序列發(fā)生器19的控制而對位線bl進行充電。由此，位線bl的電位設定為一定大小的電壓vbl左右。
＜時刻t2～時刻t3＞
從時刻t2至時刻t3的期間，執(zhí)行感測動作。
在時刻t2，源極線、阱控制電路50對源極線src(sl)施加電壓vsrc。
關于所選擇的區(qū)塊blk內(nèi)的所選擇的串單元su，行控制電路20對所選擇的漏極側(cè)選擇柵極線sgd及所選擇的源極側(cè)選擇柵極線sgs施加選擇柵極電壓vsg。選擇晶體管std、sts導通。
位線bl經(jīng)由導通狀態(tài)的選擇晶體管std而與半導體柱75電連接。源極線src經(jīng)由導通狀態(tài)的選擇晶體管sts及阱區(qū)域702而與半導體柱75電連接。
行控制電路20對非選擇字線otherwls施加非選擇電壓(讀出通過電壓)vread(＞vcgr)。施加有讀出通過電壓vread的非選擇單元導通。
行控制電路20對選擇字線wlk施加讀出電壓vcgr。
關于與選擇字線wlk連接的存儲器單元mc，具有讀出電壓vcgr以下的閾值電壓的存儲器單元mc導通，且具有大于讀出電壓vcgr的閾值電壓的存儲器單元mc導通。
在選擇單元mc通過讀出電壓vcgr的施加而導通的情況下，電流(單元電流)在位線bl與源極線src之間流動。此時，與讀出放大器電路30內(nèi)的位線bl連接的節(jié)點的電位產(chǎn)生變動。另一方面，當施加讀出電壓vcgr時，在選擇單元導通的情況下，電流并未在與導通狀態(tài)的選擇單元連接的位線bl與源極線sl之間流動。此時，與位線bl連接的節(jié)點的電位未產(chǎn)生變動。
讀出放大器電路30感測各位線上有無電流產(chǎn)生(或節(jié)點的電位的變動)。讀出放大器電路30將與該感測結(jié)果對應的信號獲取至與各位線對應的鎖存器中。
如此，關于1比特的數(shù)據(jù)，將讀出電壓vcgr用作基準(判定電平)，判定存儲器單元mc中存儲的數(shù)據(jù)是數(shù)據(jù)“1”還是數(shù)據(jù)“0”。
通過對非選擇字線otherwls施加讀出通過電壓vread，有可能將電子俘獲至與非選擇字線otherwls連接的存儲器單元mc的柵極絕緣膜內(nèi)。
此外，在圖8中，為讀出1比特的數(shù)據(jù)，將讀出電壓vcgr的電壓值設定為固定的值。但是，在一個存儲器單元存儲有2比特以上的數(shù)據(jù)的情況下，為將存儲器單元mc內(nèi)的數(shù)據(jù)逐個比特地連續(xù)讀出，有讀出電壓vcgr包含多個電壓值的情況。
在感測位線bl有無電流產(chǎn)生之后，序列發(fā)生器19在時刻t3以后將存儲器單元陣列10內(nèi)的各配線bl、wlk、otherwls、sgd、sgs的電位依序設定為電壓vss。
如此，在時刻t2至時刻t3的期間，選擇單元內(nèi)的數(shù)據(jù)通過感測動作而讀出。
＜時刻t4～時刻t5＞
在時刻t4至時刻t5的期間，執(zhí)行恢復動作。
電壓產(chǎn)生電路40使用電源電壓而產(chǎn)生用于恢復動作的電壓(以下，稱為恢復電壓)vrcv(vrcva)。本實施方式中，恢復電壓vrcva具有負的電壓值vn(＜0)。負電壓電路420輸出具有負的電壓值的恢復電壓vrcva。
在時刻t4，行控制電路20通過序列發(fā)生器19的控制將恢復電壓vrcva施加至非選擇字線otherwls。
在施加具有負的電壓值vn的恢復電壓vrcva時，行控制電路20對選擇字線wlk及選擇柵極線sgd、sgs施加接地電壓vss。讀出放大器電路30對位線bl施加接地電壓vss。源極線、阱控制電路50對源極線src施加接地電壓vss。
在施加恢復電壓vrcva的期間，半導體柱75的電位高于非選擇字線otherwls的電位。如圖7(b)所示，對應于字線wl與半導體柱75的電位差，在控制柵極電極(字線)70與半導體柱75之間產(chǎn)生電場e2。
如本實施方式，關于施加至控制柵極電極70的負的電壓值vn的恢復電壓vrcvn，施加至存儲器膜79的電場e2的方向成為從半導體柱75朝控制柵極電極70的方向。
由于讀出通過電壓vread的施加而被俘獲至柵極絕緣膜791內(nèi)的電子借助該電場e2而從柵極絕緣膜791向半導體柱75移動。例如，柵極絕緣膜791內(nèi)的電子向半導體柱75內(nèi)釋放。
在時刻t5，行控制電路20停止恢復電壓vrcva的施加。非選擇字線otherwls的電位設定為接地電位(接地電壓)vss。
如此，在從時刻t4至時刻t5的期間，以使俘獲至柵極絕緣膜791內(nèi)的電子向半導體柱75側(cè)移動的方式執(zhí)行恢復動作。
例如，恢復電壓vrcv的電壓值的絕對值(電場e2的強度的絕對值)為非選擇電壓vread與半導體柱75的電位差(電場e1的強度的絕對值)以下。
將恢復電壓vrcva施加至字線otherwls的期間(從時刻t4至時刻t5的期間)，能夠根據(jù)對閃速存儲器的實驗結(jié)果及測試步驟的結(jié)果而適當設定。但是，從時刻t4至時刻t5的期間能夠根據(jù)閃速存儲器的使用狀況而變更。在抑制閃速存儲器的讀出速度劣化的情況下，優(yōu)選使時刻t4至時刻t5的期間(恢復動作的期間)為時刻t2至時刻t3的期間(感測動作的期間)以下。
此外，在恢復動作中，在電壓值及期間的容許范圍內(nèi)，通過加大恢復電壓的絕對值而能夠縮短用于恢復動作的期間。與此相反，通過延長用于恢復動作的期間而能夠縮小恢復電壓的絕對值。
在時刻t6，序列發(fā)生器19將就緒/忙碌信號r/b的信號電平改變?yōu)閔電平。由此，將閃速存儲器內(nèi)部的讀出動作的結(jié)束通知給存儲器控制器5。
此外，從存儲器單元讀出的數(shù)據(jù)可與恢復動作的執(zhí)行平行地、或在恢復動作之后從閃速存儲器1輸送至存儲器控制器5。
如以上，閃速存儲器1的讀出動作結(jié)束。
在本實施方式的閃速存儲器中，寫入動作及刪除動作能夠應用眾所周知的技術。所以，省略本實施方式的閃速存儲器的寫入動作及刪除動作的說明。
(c)總結(jié)
在作為本實施方式的存儲器裝置的閃速存儲器中，在閃速存儲器的讀出動作時，將讀出電壓施加至選擇字線，且將高于讀出電壓的非選擇電壓(讀出通過電壓)施加至非選擇字線。
通過非選擇電壓的施加，有可能將電子俘獲至與非選擇字線連接的存儲器單元的柵極絕緣膜內(nèi)。
本實施方式的閃速存儲器在讀出電壓及非選擇電壓的施加后，以使從半導體柱朝字線的方向的電場e2施加至存儲器單元內(nèi)的存儲器膜的方式，控制非選擇字線與半導體柱之間的電位差。
由此，俘獲至柵極絕緣膜內(nèi)的電子朝半導體柱側(cè)移動。所以，本實施方式的閃速存儲器能夠抑制讀出干擾。
作為如本實施方式那樣能夠抑制讀出干擾的結(jié)果，本實施方式的閃速存儲器不使用校正能力較高的ecc電路便能夠?qū)崿F(xiàn)可靠性較高的數(shù)據(jù)讀出。伴隨于此，本實施方式的閃速存儲器能夠抑制因搭載校正能力較高的ecc電路引起的芯片成本增大。
如以上，本實施方式的存儲器裝置能夠提高存儲器的可靠性。
(2)第2實施方式
參照圖9，對第2實施方式的存儲器裝置及其控制方法進行說明。
本實施方式中，在nand串ns內(nèi)，設定被邏輯分割的2個以上的區(qū)域。本實施方式中，在讀出動作的恢復動作時，使用針對每2個以上的區(qū)域大小不同的恢復電壓。
此處，對在一個nand串ns內(nèi)設定有2個區(qū)域r1、r2的情況進行說明。將2個區(qū)域r1、r2中的nand串ns的源極側(cè)的一個區(qū)域r1稱為下部區(qū)域r1，將nand串ns的漏極側(cè)的另一個區(qū)域r2稱為上部區(qū)域r2。在半導體柱75的延伸方向上，下部區(qū)域r1位于上部區(qū)域r2與阱區(qū)域702之間。
例如，對下部區(qū)域r1分配從阱區(qū)域(襯底)側(cè)數(shù)起的第1條字線wl0至第i條字線wli－1。對上部區(qū)域r2分配從阱區(qū)域側(cè)數(shù)起的第i+1條字線wli至第n條字線wln－1。此處，i是以n/2表示的自然數(shù)。
如圖9的時序圖所示，在與第1實施方式相同的感測動作之后，在時刻t4，將恢復電壓vrcva1、vrcva2施加至多個非選擇字線otherwl－d、otherwl－s。
通過序列發(fā)生器19的控制，對下部區(qū)域r1內(nèi)的非選擇字線otherwl－s施加恢復電壓vrcva1，且對上部區(qū)域r2內(nèi)的非選擇字線otherwl－d施加第2恢復電壓vrcva2。第1及第2恢復電壓vrcva1、vrcva2分別具有負的電壓值vn1、vn2。
本實施方式中，恢復電壓vrcva1的電壓值vn1的絕對值大于恢復電壓vrcva2的電壓值vn2的絕對值。
在時刻t5，行控制電路20將非選擇字線otherwl一d、otherwl－s的電位設定為接地電壓vss。
如此，在本實施方式中，恢復動作是通過對不同的區(qū)域r1、r2內(nèi)的非選擇字線分別施加不同電壓值的恢復電壓vrcva1、vrcva2而執(zhí)行。
例如，由于用以形成三維構(gòu)造的存儲器單元陣列的制造步驟，而有如下傾向：半導體柱75的襯底側(cè)(下部區(qū)域側(cè))的部分的直徑小于半導體柱75的位線側(cè)(上部區(qū)域側(cè))的部分的直徑。
在此種半導體柱的構(gòu)造中，即便施加至下部區(qū)域r1內(nèi)的字線wl的讀出通過電壓vread與施加至上部區(qū)域r2內(nèi)的字線wl的讀出通過電壓vread的大小相同，施加至半導體柱的直徑較小的存儲器單元mc的存儲器膜79上的電場也比施加至半導體柱的直徑較大的存儲器單元mc的存儲器膜79上的電場強。因此，與上部區(qū)域r2內(nèi)的存儲器單元相比，讀出干擾易在下部區(qū)域r1內(nèi)的存儲器單元mc中產(chǎn)生。
如本實施方式，通過施加針對設定在nand串ns內(nèi)的每多個區(qū)域不同的恢復電壓，可根據(jù)半導體柱75的構(gòu)造(形狀)而將適宜用于抑制讀出干擾的強度的電場施加至柵極絕緣膜。
此外，一個nand串有時包含積層的多個半導體柱。例如，在將2個半導體柱積層的情況下，關于與襯底表面垂直的方向，下段側(cè)的半導體柱的上部與上段側(cè)的半導體柱的下部相鄰。在下段側(cè)及上段側(cè)的半導體柱的各者中，半導體柱的下部的直徑小于半導體柱的上部的直徑。所以，在恢復動作時，優(yōu)選對上段側(cè)的半導體柱的下部區(qū)域內(nèi)的非選擇字線的恢復電壓的絕對值大于對下段側(cè)的半導體柱的上部區(qū)域內(nèi)的非選擇字線的恢復電壓的絕對值。
如此，根據(jù)nand串內(nèi)的1個以上的半導體柱的構(gòu)造，有如下情況：施加至某區(qū)域內(nèi)的非選擇字線上的恢復電壓的絕對值小于施加至位于比某區(qū)域更上方的區(qū)域內(nèi)的選擇字線上的恢復電壓的絕對值。
如以上，本實施方式的存儲器裝置能夠取得與第1實施方式相同的效果。
(3)第3實施方式
參照圖10，對第3實施方式的存儲器裝置及其控制方法進行說明。
在本實施方式的閃速存儲器中，在恢復動作時，控制半導體柱的電位。由此，在本實施方式中，與其他實施方式同樣地，將從半導體柱朝控制柵極電極的方向的電場施加至柵極絕緣膜。
如圖10的時序圖所示，與上述實施方式同樣地，在感測動作之后，在時刻t3，各電路20、30、40通過序列發(fā)生器19的控制，將選擇及非選擇字線wlk、otherwls的電位、選擇柵極線sgd、sgs的電位、及源極線src的電位設定為接地電壓vss。
在本實施方式的閃速存儲器的恢復動作中，在時刻t4，將選擇及非選擇字線wl的電位維持為接地電壓vss的狀態(tài)下，將各種電壓vsg、vrcvc、vrcvd通過序列發(fā)生器19的控制而分別施加至漏極側(cè)及源極側(cè)選擇柵極線sgd、sgs、位線bl及源極線src。
行控制電路20將電壓vsg施加至漏極側(cè)及源極側(cè)選擇柵極線sgd、sgs。由此，選擇晶體管std、sts導通。行控制電路20對字線wlk、wl0thers施加接地電壓vss。
讀出放大器電路30將恢復電壓vrcvc施加至位線bl。源極線、阱控制電路50將恢復電壓vrcvd施加至源極線src。
恢復電壓vrcvc、vrcvd分別具有正的電壓值vp1、vp2?；謴碗妷簐rcvc的電壓值vp1是與恢復電壓vrcvd的電壓值vp2實質(zhì)上相同的大小。但是，電壓值vp1也可具有與電壓值vp2不同的大小。
將施加至位線bl的電壓vrcvc經(jīng)由導通狀態(tài)的選擇晶體管std而施加至半導體柱75。另外，將施加至源極線sl的電壓vrecvd經(jīng)由阱區(qū)域702及導通狀態(tài)的選擇晶體管sts而施加至半導體柱75。
由此，半導體柱75的內(nèi)部電位高于施加有接地電壓vss的控制柵極電極(字線)70的電位。
所以，對柵極絕緣膜791施加從半導體柱75朝控制柵極電極70的方向的電場e2。
作為該結(jié)果，被俘獲至柵極絕緣膜791內(nèi)的電子向半導體柱側(cè)移動。例如，柵極絕緣膜791內(nèi)的電子向半導體柱75釋放。
此后，在時刻t5，各電路20、30、40通過序列發(fā)生器19的控制而將選擇柵極線sgd、sgs、位線bl及源極線src的電位設定為接地電位vss。
此外，關于在從時刻t4至時刻t5的期間施加至非選擇字線上的電壓，只要是低于施加至半導體柱的恢復電壓vrcvc、vrcvd的電壓，則也可以是大于接地電壓(0v)的電壓(例如，0.5v至0.7v左右的電壓)。
如以上，本實施方式的閃速存儲器在恢復動作時，通過對半導體柱75施加正的電壓而使半導體柱75的電位高于非選擇字線的電位。由此，本實施方式的閃速存儲器能夠抑制因俘獲至柵極絕緣膜內(nèi)的電子而導致的讀出干擾。
另外，本實施方式的閃速存儲器不使用負電壓便可執(zhí)行恢復動作。所以，本實施方式的閃速存儲器能夠削減負電壓電路。
因此，本實施方式的存儲器裝置能夠提高動作的可靠性。
(4)第4實施方式
參照圖11，對第4實施方式的存儲器裝置及其控制方法進行說明。
根據(jù)存儲器單元陣列的內(nèi)部構(gòu)成，有在nand串內(nèi)設置有1條以上的虛設字線的情況。
例如，將圖4的字線wl0及字線wln－1用作虛設字線dwl(dwld、dwls)。源極側(cè)的虛設字線dwls(字線wl0)以與源極側(cè)選擇柵極線sgs相鄰的方式設置在nand串ns內(nèi)。漏極側(cè)的虛設字線dwld(字線wln－1)以與漏極側(cè)選擇柵極線sgd相鄰的方式設置在nand串ns內(nèi)。
與虛設字線dwl連接的存儲器單元(以下，稱為虛設單元)dc具有與存儲器單元mc相同的構(gòu)造。虛設單元dc并不用于數(shù)據(jù)的存儲。
在閃速存儲器的寫入動作時及讀出動作時，與對非選擇字線的電壓施加同樣地，將一定大小的電壓施加至虛設字線dwl。
因此，通過對虛設字線dwld、dwls的多次的電壓施加，有可能將電子俘獲至虛設單元dc的柵極絕緣膜內(nèi)。
在虛設單元dc的電荷蓄積層內(nèi)注入有被俘獲至柵極絕緣膜內(nèi)的電子的情況下，虛設單元dc的閾值電壓變高。作為該結(jié)果，即便將根據(jù)形式或規(guī)格而設定的虛設單元的導通電壓施加至虛設字線dwl，也有可能虛設單元dc并不導通。所以，與存儲器單元同樣地，在對虛設字線施加電壓之后，優(yōu)選執(zhí)行對虛設單元的恢復動作。
如圖11的時序圖所示，在時刻t2，與上述讀出動作同樣地，行控制電路20將各電壓vcgr、vread、vsg施加至各配線wlk、otherwls、sgd、及sgs。
本實施方式中，行控制電路20將讀出通過電壓vread施加至虛設字線dwl及非選擇字線otherwls。
在時刻t3，行控制電路20將選擇字線wlk、非選擇字線otherwls及選擇柵極線sgd、sgs的電位設定為接地電位vss。
行控制電路20將虛設字線dwl的電位設定為接地電位vss。
如此，通過感測動作而讀出選擇單元內(nèi)的數(shù)據(jù)。此后，序列發(fā)生器19執(zhí)行恢復動作。
在時刻t4，行控制電路20對非選擇字線otherwls施加負的電壓值vn的恢復電壓vrcva。與此同時，行控制電路20通過序列發(fā)生器19的控制將恢復電壓vrcve分別施加至虛設字線dwld、dwls。
由此，與非選擇單元mc同樣地，對虛設單元dc的柵極絕緣膜791施加從半導體柱75朝控制柵極電極70的方向的電場e2。所以，被俘獲至虛設單元dc的柵極絕緣膜791內(nèi)的電子向半導體柱75側(cè)移動。
因此，本實施方式的閃速存儲器能夠抑制虛設單元dc的閾值電壓的變動。
此外，也可以如第3實施方式那樣，通過對半導體柱75施加正的電壓值的恢復電壓，且對虛設字線dwld、dwls施加接地電壓，而對虛設單元dc的柵極絕緣膜791施加從半導體柱75朝柵極電極70的方向的電場e2。
此外，選擇晶體管std、sts也包含存儲器膜。所以，為抑制因電壓的施加而導致的選擇晶體管std、sts的閾值電壓的變動，也可對選擇柵極sgd、sgs以與虛設字線dwld、dwls相同的方式施加恢復電壓。
如以上，本實施方式的存儲器裝置能夠提高動作的可靠性。
(5)應用例
參照圖12及圖13，對實施方式的存儲器裝置的應用例進行說明。
例如，在包含本實施方式的存儲器裝置的存儲器系統(tǒng)(或存儲裝置)中，根據(jù)來自存儲器控制器5的指令而控制數(shù)據(jù)讀出時的恢復動作的有無。
如圖12(a)所示，在閃速存儲器1接收到包含上述第2信號xxh的第1讀出指令cmd1的情況下，序列發(fā)生器19根據(jù)閃速存儲器1的設定信息而執(zhí)行上述實施方式中的包含一個恢復動作的讀出動作。
在包含恢復動作的執(zhí)行的數(shù)據(jù)的讀出中，就緒/忙碌信號r/b在期間(例如，圖8的從時刻t1至時刻t6的期間)ta設定為l電平。
如圖12(b)所示，閃速存儲器1在接收到包含第1信號00h及第3信號30h的第2讀出指令cmd2的情況下，序列發(fā)生器19不執(zhí)行恢復動作地執(zhí)行數(shù)據(jù)的讀出(例如僅感測動作)。
例如，基于第2讀出指令cmd2的讀出動作在圖8的時刻t3與時刻t6之間的時刻t9結(jié)束。在不執(zhí)行恢復動作的數(shù)據(jù)的讀出中，就緒/忙碌信號r/b在期間(從時刻t1至時刻t9的期間)tz設定為l電平。期間tz的長度比期間ta的長度短。此外，時刻t9更優(yōu)選為時刻t3與時刻t4之間(感測動作與恢復動作的轉(zhuǎn)移期間內(nèi))的時刻。
例如，存儲器控制器5根據(jù)閃速存儲器1的使用狀況(例如存取頻率)，將包含第2及第3信號xxh、30h中的任一個的讀出指令cmd1、cmd2發(fā)送至閃速存儲器1。
例如，cpu500計數(shù)對各地址(頁面地址)的讀出次數(shù)。cpu500將地址(字線)與讀出次數(shù)的關系存儲在dram501內(nèi)作為管理表tbl。
存儲器控制器5在由主機裝置600請求某數(shù)據(jù)的讀出的情況下，將對存儲有某數(shù)據(jù)的地址的讀出次數(shù)與某判定值加以比較。
例如，本實施方式的閃速存儲器1及包含閃速存儲器1的存儲器系統(tǒng)9(存儲裝置601)如以下那樣動作。
如圖13的流程圖所示，存儲器控制器5接收來自主機裝置600的讀出請求(步驟st0)。
存儲器控制器5根據(jù)讀出請求，參照管理表tbl(步驟st1)。cpu500取得對管理表tbl內(nèi)的讀出請求的對象的地址的讀出次數(shù)。
cpu500將對該地址的讀出次數(shù)與某判定值加以比較(步驟st2)。
例如，當讀出次數(shù)為判定值以上的情況下，存儲器控制器5為使恢復動作執(zhí)行而將第1讀出指令cmd1(第1信號00h與第2信號xxh)與選擇地址adr一同發(fā)送至閃速存儲器1(步驟st3a)。
相對于此，當讀出次數(shù)小于判定值的情況下，存儲器控制器5為使恢復動作不執(zhí)行而將第2讀出指令cmd2(第1信號00h與第3信號30h)與選擇地址adr一同發(fā)送至閃速存儲器1(步驟st3b)。
閃速存儲器1接收指令及選擇地址(步驟st10)。
序列發(fā)生器19解釋指令(步驟st11)。序列發(fā)生器19將就緒/忙碌信號r/b的信號電平設定為l電平。
序列發(fā)生器19判定所接收到的指令是表示包含恢復動作的讀出動作的指令，還是表示不包含恢復動作的讀出動作的指令(步驟st12)。
例如，序列發(fā)生器19判定在接收地址adr之后所接收到的信號是第2信號xxh還是第3信號30h。
在接收到第2信號xxh的情況下，序列發(fā)生器19以在感測動作之后執(zhí)行第1至第4實施方式中的任一個恢復動作的方式而控制各電路的動作(步驟st13a)。
在接收到第3信號30h的情況下，序列發(fā)生器19以只執(zhí)行感測動作不執(zhí)行恢復動作的方式控制各電路的動作(步驟st13b)。
此后，序列發(fā)生器19將所讀出的數(shù)據(jù)發(fā)送至存儲器控制器5(步驟st14)。序列發(fā)生器19通過將就緒/忙碌信號r/b的信號電平設定為h電平而將讀出動作的結(jié)束通知給存儲器控制器5。
存儲器控制器5接收從閃速存儲器1讀出的數(shù)據(jù)及h電平的就緒/忙碌信號r/b(步驟st4a)。
由此，本實施方式的存儲器系統(tǒng)及閃速存儲器的動作完成。
如此，本實施方式的閃速存儲器及存儲器系統(tǒng)根據(jù)來自存儲器控制器200的讀出指令而選擇有無恢復動作的執(zhí)行，以此能夠抑制因恢復動作而導致存儲器系統(tǒng)整體的動作長時程化。
如以上，本實施方式的閃速存儲器及存儲器系統(tǒng)能夠提高動作特性。
(6)變化例
以下，對實施方式的存儲器裝置的變化例進行說明。
圖14表示實施方式的存儲器裝置的變化例的一例。
如圖14的時序圖所示，在時刻t4，對非選擇字線otherwls施加負的電壓值vn的恢復電壓vrcva。
本變化例中，在恢復電壓vrcva的施加時，將電壓vz施加至漏極側(cè)及源極側(cè)選擇柵極線sgd、sgs。電壓vz的電壓值為電壓vsg的電壓值以下。例如通過電壓vz的施加而使選擇晶體管std、sts導通。
如圖14的閃速存儲器，在使用有負的電壓值的恢復電壓的恢復動作中，也可將具有正的電壓值的電壓vz施加至選擇晶體管std、sts的柵極電極(選擇柵極線sgd、sgs)。
此外，在恢復動作中，也可只使2個選擇晶體管std、sts中的任一個導通。
本實施方式中，在閃速存儲器的讀出動作時執(zhí)行的恢復動作也可應用于閃速存儲器的寫入動作中的驗證動作。由此，本實施方式的存儲器裝置能夠抑制驗證動作時的讀出干擾。另外，本實施方式中所說明的恢復動作也可對寫入動作中的編程動作的與非選擇字線連接的存儲器單元執(zhí)行。另外，在包含本實施方式的閃速存儲器的存儲裝置或存儲器系統(tǒng)中，也可只有恢復動作以某動作周期執(zhí)行。
在包含本實施方式的三維構(gòu)造的存儲器單元陣列的存儲器單元陣列中，一個nand串也可包含2個半導體柱。
該情況下，nand串包含2個半導體柱、及連接2個半導體柱的半導體部。
半導體部將一個半導體柱的下端與另一個半導體柱的下端連接。
一個半導體柱的上端與位線連接。另一個半導體柱的上端與源極線連接。漏極側(cè)選擇晶體管設置在一個半導體柱的上部側(cè)。源極側(cè)選擇晶體管設置在另一個半導體柱的上部側(cè)。源極側(cè)選擇晶體管在襯底上方，位于與漏極側(cè)選擇晶體管相同的高度。
在各半導體柱上，存儲器單元在選擇晶體管與半導體部之間的區(qū)域上分別設置在半導體柱的側(cè)面上。
本實施方式的用于存儲器系統(tǒng)的閃速存儲器也可為多值閃速存儲器。
多值閃速存儲器的讀出動作包含如下的判定電壓。
在a電平的讀出動作中施加至所選擇的字線上的判定電壓例如在0v～0.55v之間。但是，a電平的判定電壓并不限定于該值，也可為0.1v～0.24v、0.21v～0.31v、0.31v～0.4v、0.4v～0.5v、及0.5v～0.55v中的任一范圍。
在b電平的讀出動作中施加至所選擇的字線上的判定電壓例如在1.5v～2.3v之間。但是，b電平的判定電壓并不限定于該值，也可為1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、及2.1v～2.3v中的任一范圍。
在c電平的讀出動作中施加至所選擇的字線上的判定電壓例如在3.0v～4.0v之間。b電平的判定電壓并不限定于此，也可為3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、及3.6v～4.0v中的任一范圍。
此外，讀出動作的期間(tr)例如也可為25μs～38μs、38μs～70μs、70μs～80μs中的任一期間。
多值閃速存儲器的寫入動作包含編程動作與驗證動作。
在多值閃速存儲器的寫入動作中，在編程動作時最初施加至所選擇的字線上的電壓例如為13.7v～14.3v之間。該電壓并不限定于該值，例如也可為13.7v～14.0v及14.0v～14.6v中的任一范圍。
在編程動作為incrementalsteppulseprogram(ispp，增量步進脈沖編程)方式的情況下，升壓的電壓例如為0.5v左右。
施加至非選擇的字線上的非選擇電壓(通過電壓)例如為6.0v～7.3v的范圍的值。但是，非選擇電壓并不限定于該值，例如也可為7.3v～8.4v的范圍的值，還可為6.0v以下。
也可根據(jù)非選擇的字線為第奇數(shù)個字線或為第偶數(shù)個字線而改變所施加的通過電壓。
寫入動作的時間(tprog)例如也可為1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs中的任一期間。
多值閃速存儲器的刪除動作中，最初施加至形成在半導體襯底的上部上、且在上方配置有存儲器單元的阱區(qū)域的電壓例如為12v～13.6v的范圍的值。該電壓并不限定于該值，例如也可為13.6v～14.8v、14.8v～19.0v、19.0～19.8v或19.8v～21v中的任一范圍的值。
刪除動作的時間(terase)例如也可為3000μs～4000μs，4000μs～5000μs、及4000μs～9000μs中的任一期間。
存儲器單元具有隔著4nm～10nm的隧道絕緣膜而配置在半導體柱的側(cè)面上的電荷蓄積層。該電荷蓄積層也可為具有2nm～3nm的膜厚的絕緣膜(例如，sin或sion等)與3nm～8nm的膜厚的多晶硅的積層構(gòu)造。另外，多晶硅也可包含如ru之類的金屬。
在電荷蓄積層上具有絕緣膜。該絕緣膜包含例如具有3nm～10nm的膜厚的下層high-k膜、具有3nm～10nm的膜厚的上層high-k膜、及夾在下層及上層high-k膜間的具有4～10nm的膜厚的氧化硅膜。high-k膜可列舉hfo等膜。另外，氧化硅膜的膜厚也可厚于high-k膜的膜厚。
在絕緣膜上，隔著3nm～10nm膜厚的功函數(shù)調(diào)整用的材料而設置有具有30nm～70nm膜厚的控制柵極電極。功函數(shù)調(diào)整用的材料為tao等金屬氧化膜、tan等金屬氮化膜?？刂茤艠O電極也可為w(鎢)等金屬。
在存儲器單元間也可設置氣隙。
雖對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為示例而提出的，并不意圖限定發(fā)明的范圍。這些新穎的實施方式能夠以其他各種形態(tài)實施，且可在不脫離發(fā)明主旨的范圍內(nèi)進行各種省略、置換、及變更。這些實施方式或其變化包含在發(fā)明的范圍及主旨中，并且包含在權利要求書所記載的發(fā)明及其均等的范圍內(nèi)。
[符號的說明]
1閃速存儲器
10存儲器單元陣列
70控制柵極電極(字線)
75半導體柱
79存儲器膜
791柵極絕緣膜
mc存儲器單元