本案是分案申請。該分案的母案是申請日為2012年3月5日、申請?zhí)枮?01280016714.0、發(fā)明名稱為“用于將命令提供到數(shù)據(jù)塊的命令路徑、設備及方法”的發(fā)明專利申請案。

技術領域

本發(fā)明的實施例大體來說涉及半導體存儲器，且更特定來說，在一個或一個以上所描述的實施例中，涉及對用于在高速存儲器時鐘系統(tǒng)中執(zhí)行存儲器命令的內部時鐘及命令信號進行定時。

背景技術：

在半導體存儲器中，存儲器的適當操作是基于各種內部命令及時鐘信號的正確時序。舉例來說，在從存儲器讀取數(shù)據(jù)時，可需要與內部讀取命令信號實質上同時地提供對用以提供(例如，輸出)讀取數(shù)據(jù)的數(shù)據(jù)塊電路進行時控的內部時鐘信號以適當使得所述數(shù)據(jù)塊電路能夠輸出所述讀取數(shù)據(jù)。如果內部讀取命令信號的時序并不使得數(shù)據(jù)塊電路在內部時鐘信號對數(shù)據(jù)塊電路進行時控以在預期時間輸出讀取數(shù)據(jù)時啟用，那么可無意中忽略所述讀取命令或由存儲器提供的讀取數(shù)據(jù)可能不正確(即，與另一讀取命令相關聯(lián)的數(shù)據(jù))。

此外，如已知，“等待時間”可經(jīng)編程而通常以時鐘周期tCK的數(shù)目設定在存儲器接收到讀取命令與由所述存儲器輸出數(shù)據(jù)之間的時間。所述等待時間可由存儲器的用戶編程以適應不同頻率(即，不同時鐘周期)的時鐘信號。可需要用于適當操作的內部時鐘信號及命令的正確時序的命令的其它實例包含(舉例來說)寫入命令及裸片上終止啟用命令。

使經(jīng)正確定時的內部時鐘及命令信號的產(chǎn)生復雜化的是存儲器時鐘信號的相對高頻率。舉例來說，存儲器時鐘信號可超過1GHz。進一步使此事情復雜化的是多數(shù)據(jù)速率存儲器可以高于存儲器時鐘信號的速率(其可表示可執(zhí)行命令的速率)提供及接收數(shù)據(jù)。因此，可需要交叉命令及時鐘信號的時域以便維持適當時序。多數(shù)據(jù)速率存儲器的實例是以時鐘頻率的速率的兩倍的速率輸出讀取數(shù)據(jù)(例如與存儲器時鐘信號的時鐘邊沿同步地輸出數(shù)據(jù))的存儲器。

對內部命令及時鐘信號進行定時的實例性常規(guī)方法是將時鐘路徑及命令路徑兩者建模為具有相同傳播延遲。然而，此可要求延遲及/或計數(shù)器電路連續(xù)運行。因此，功率消耗可高于期望。另外，各種內部時鐘及命令路徑的傳播延遲可通常由于功率、電壓及溫度條件而變化。針對具有相對長傳播延遲或額外延遲電路的時鐘及命令路徑，由于操作條件所致的變化可在使得存儲器不適當操作的程度內不利地影響內部信號的時序。

技術實現(xiàn)要素：

本申請涉及一種用于將命令提供到數(shù)據(jù)塊的方法，所述方法包括：接收命令；使所述命令傳播穿過命令路徑；確定等待時間值與所述命令路徑的命令路徑延遲之間的差；使所述命令到數(shù)據(jù)塊的輸出延遲至少部分地基于所述差的延遲；及響應于時鐘信號而確定到輸出塊的所述命令。

附圖說明

圖1是根據(jù)本發(fā)明的實施例的時鐘及命令路徑的簡化框圖。

圖2是在圖1的時鐘及命令路徑的操作期間的各種信號的時序圖。

圖3是根據(jù)本發(fā)明的實施例的時序校準塊的簡化框圖。

圖4是根據(jù)本發(fā)明的實施例的用于延遲鎖定回路的反饋路徑的簡化框圖。

圖5是在圖3的時序校準塊的操作期間的各種信號的時序圖。

圖6是根據(jù)本發(fā)明的實施例的時序調整塊的簡化框圖。

圖7是根據(jù)本發(fā)明的實施例的移位調整塊的簡化框圖。

圖8是根據(jù)本發(fā)明的實施例的時鐘及ODT命令路徑的簡化框圖。

圖9是根據(jù)本發(fā)明的實施例的包含時鐘及命令路徑的存儲器的簡化框圖。

具體實施方式

下文闡述某些細節(jié)以提供對本發(fā)明的實施例的充分理解。然而，所屬領域的技術人員將明了，可在無這些特定細節(jié)的情況下實踐本發(fā)明的實施例。此外，本文中所描述的本發(fā)明的特定實施例以實例方式提供且不應用于將本發(fā)明的范圍限制于這些特定實施例。在其它例子中，尚未詳細地展示眾所周知的電路、控制信號、時序協(xié)議及軟件操作以便避免不必要地使本發(fā)明模糊不清。

圖1圖解說明根據(jù)本發(fā)明的實施例的時鐘路徑100及命令路徑150。時鐘路徑100可經(jīng)配置以將至少部分地基于輸入時鐘信號CLK(舉例來說，系統(tǒng)時鐘)的時序的經(jīng)分配時鐘信號DLL2DQOUT提供到各種電路。DLL2DQOUT信號可用于在操作期間對各種電路進行時控。時鐘路徑100包含時鐘接收器110，時鐘接收器110經(jīng)配置以接收時鐘信號CLK并將輸出時鐘信號CLKOUT提供到時鐘緩沖器114。時鐘接收器110可在將所得CLKOUT信號提供到時鐘緩沖器114之前將CLK信號的信號電平驅動到全時鐘信號電壓。時鐘緩沖器114可經(jīng)配置以緩沖CLKOUT信號并將輸出時鐘信號CLK2DLL提供到延遲鎖定回路(DLL)118。時鐘緩沖器114還可經(jīng)配置以將輸出時鐘信號CLK2DEC及CLK2ALSH提供到命令路徑150。如下文將更詳細解釋，可在命令路徑150的操作期間使用CLK2DEC及CLK2ALSH信號。由時鐘緩沖器114提供的CLK2DLL、CLK2DEC及CLK2ALSH信號可至少部分地基于來自時鐘接收器110的CLKOUT信號。

DLL 118將輸出時鐘信號DLL2TREE提供到DLL樹電路122，DLL樹電路122經(jīng)配置以將DLL2TREE信號作為經(jīng)分配時鐘信號DLL2DQOUT而分配(舉例來說)給數(shù)據(jù)塊170的多個數(shù)據(jù)輸入/輸出電路174。DLL2DQOUT信號可用于對數(shù)據(jù)輸入/輸出電路174進行時控以輸入及輸出數(shù)據(jù)DQ，例如從存儲器陣列檢索(例如，讀取數(shù)據(jù))到數(shù)據(jù)接收器/發(fā)射器178的數(shù)據(jù)?？蓪?shù)據(jù)電路路徑延遲定義為包含由于DLL樹電路122以及數(shù)據(jù)輸入/輸出電路174及數(shù)據(jù)接收器/發(fā)射器178所致的傳播延遲中的至少一些延遲。在一些實施例中，數(shù)據(jù)電路174經(jīng)配置而以DLL2DQOUT信號的頻率的兩倍(即，CLK信號的頻率的兩倍)的頻率提供及接收數(shù)據(jù)。

如已知，電子電路具有可在所述電路接收及提供信號時導致信號延遲的固有傳播延遲。舉例來說，在CLK信號傳播穿過時鐘路徑100以由DLL樹122輸出時，DLL2DQOUT信號的相位可不同于所述CLK信號。此在電路的傳播延遲足夠顯著以導致錯誤或不利影響存儲器性能的情況下(舉例來說，在需要對應于CLK信號(例如，與其一致)而輸出DQ的情況下)是成問題的。然而，DLL 118可經(jīng)配置以輸出具有相對于CLK信號(作為CLK2DLL信號從時鐘緩沖器114接收)的延遲的DLL2TREE信號，使得DLL2DQOUT對數(shù)據(jù)電路174進行時控的時序導致由數(shù)據(jù)接收器/發(fā)射器178接收或提供的DQ與CLK信號實質上同相。

命令路徑150可經(jīng)配置以從輸入將命令CMD(舉例來說，讀取命令)提供到各種電路以供在操作期間使用。命令路徑150具有命令路徑延遲。也就是說，如已知，命令路徑150花費有限時間來將命令從輸入傳播到使用所述命令的電路。提供到各種電路的信號可用于(舉例來說)實現(xiàn)電路的操作。圖1的命令路徑150包含經(jīng)配置以接收CMD并將輸出命令信號CMDOUT提供到命令鎖存器及解碼器158的命令接收器154。命令鎖存器及解碼器158響應于來自時鐘路徑100的時鐘緩沖器114的CLK2DEC信號而鎖存、解碼及輸出CMDOUT信號。也就是說，命令鎖存器及解碼器158響應于CLK2DEC信號而將經(jīng)解碼的命令信號CMD2ALSH輸出到加性等待時間(AL)移位器162。AL移位器162經(jīng)配置以響應于來自時鐘路徑100的時鐘緩沖器114的CLK2ALSH信號而使穿過其的CMD2ALSH信號移位。所述移位添加CLK信號的時鐘循環(huán)tCK(借助于CLK2ALSH信號)以將加性等待時間提供到CMD信號穿過命令路徑100的傳播。如已知，AL可經(jīng)添加以適應存儲器的內部操作的時序且可由用戶或制造商進行編程或設定，舉例來說，通過加性等待時間值(通常以tCK的數(shù)目為單位)。AL移位器162可提供CLK信號的時鐘時域與CMD信號的命令時域之間的交叉點。

在CMD2ALSH信號經(jīng)移位以提供加性等待時間之后，其由AL移位器162作為輸出命令信號CMDXCLK輸出到命令緩沖器及時序調整塊164，命令緩沖器及時序調整塊164經(jīng)配置以將額外延遲提供到CMD信號穿過命令路徑150的傳播。在由時序調整塊164提供的延遲之后，CMDXCLK信號作為CMD2QED信號輸出到命令塊166。命令塊166響應于來自時鐘路徑100的DLL塊118的DLL2TREE信號而將CMD2QED信號作為QED2TREE信號提供到命令樹168。

如下文將更詳細描述，時序調整塊164可提供(舉例來說)用以對準命令信號的延遲以提供時序余量及適應穿過時鐘路徑100的延遲的改變(舉例來說，由為了維持CLK與DLL2DQOUT信號的同步而由DLL塊118提供的延遲的改變產(chǎn)生的改變)。在一些實施例中，由時序調整塊164添加的延遲可用于使CMD2QED信號的前時鐘邊沿與DLL2TREE信號的下降時鐘邊沿對準，此可改善命令塊響應于DLL2TREE信號而接收CMD2QED信號的時序余量。舉例來說，在CMD2QED信號具有大約一個tCK(即，CLK信號的一個周期)的信號寬度的情況下，DLL2TREE信號的上升時鐘邊沿將與CMD2QED信號的中心實質上對準，借此提供大約半個tCK的時序余量以接收CMD2QED信號。在一些實施例中，時序調整電路164可響應于時鐘路徑100中的信號的時序的改變(舉例來說，響應于由DLL塊118對時序做出的改變)而執(zhí)行延遲確定。DLL塊118可對DLL2TREE信號的時序做出改變以維持CLK與數(shù)據(jù)DQ的輸出之間的同步。

如下文還將更詳細地描述，命令塊166可在至少部分地基于由時序校準塊180提供的移位計數(shù)CLCOUNTADJ的延遲之后輸出QED2TREE信號。舉例來說，在一些實施例中，命令塊166提供至少部分地基于CAS等待時間(例如，由用戶編程)與時序校準塊180以tCK的數(shù)目測量的路徑延遲之間的差的延遲。路徑延遲可包含歸因于時鐘路徑100及命令路徑150中的各種電路的延遲，如下文將更詳細地描述。

進一步參考圖1，命令樹168經(jīng)配置以將QED2TREE信號作為QED2DQOUT信號分配給數(shù)據(jù)塊170的多個數(shù)據(jù)電路174。QED2TREE信號可(舉例來說)用于控制數(shù)據(jù)電路174的操作，使得除非在DLL2DQOUT信號對數(shù)據(jù)電路174進行時控的時間將有效QED2DQOUT信號提供到數(shù)據(jù)電路174，否則數(shù)據(jù)電路174將不輸出數(shù)據(jù)。

在圖1的實施例中，可提供功率節(jié)省益處，因為不存在連續(xù)運行的上游計數(shù)器及下游計數(shù)器。而是，存在根據(jù)需要運行的移位器，此因此可減少功率消耗。

為方便起見，先前所論述的具有共同相位的信號在圖1中由共同相位符號識別。舉例來說，CLK、CMD及DQ信號通常是“同相”，如由具有共同相位符號“***”表示。在另一實例中，DLL2TREE及QED2TREE信號也大體同相，如由共同相位符號“#”表示。

將參考圖2的時序圖描述根據(jù)本發(fā)明的實施例的時鐘路徑100及命令路徑150(圖1)的操作。圖2圖解說明在圖1的時鐘路徑100與命令路徑150的操作期間的各種信號的時序圖。將參考讀取命令描述實例性操作。另外，出于實例性操作的目的，假定CAS等待時間等于七個tCK，也就是說，將預期在(舉例來說)讀取命令的輸入之后七個tCK時輸出數(shù)據(jù)。

在時間T0，DLL2TREE信號具有在時間T1之前達等于穿過DLL樹122以及數(shù)據(jù)塊170的數(shù)據(jù)電路174及數(shù)據(jù)接收器/發(fā)射器178的傳播延遲的時間的上升時鐘邊沿。如將理解，T0與T1之間的時間大約等于穿過DLL樹122、數(shù)據(jù)電路174及數(shù)據(jù)接收器/發(fā)射器178的路徑延遲。還如先前所論述，DLL塊118可用于相對于CLK信號調整DLL2TREE信號的時序，使得提供到DLL樹122的DLL2TREE信號的上升時鐘邊沿將傳播到數(shù)據(jù)電路174以與CLK信號的上升時鐘邊沿一致地對數(shù)據(jù)塊170的數(shù)據(jù)輸出進行時控。

在時間T1，與CLK信號的上升時鐘邊沿實質上一致地將讀取命令(未展示)作為CMD提供到命令接收器154，也就是說，命令的前時鐘邊沿與CLK信號的上升時鐘邊沿實質上一致。時間T2表示在CMD的輸入之后的時間，在所述時間，CMD傳播穿過命令鎖存器及解碼器158、AL移位器162以及命令緩沖器及時序調整塊164以作為CMD2QED信號輸出到命令塊166，而不具有由命令緩沖器及時序調整塊164提供的任何額外延遲。時間T3表示穿過命令鎖存器及解碼器158、AL移位器162以及命令緩沖器及時序調整塊164的傳播延遲，但具有由命令緩沖器及時序調整塊164添加的額外延遲。如將理解，T1與T3之間的時間大約等于從命令接收器154穿過命令緩沖器及時序調整塊164的路徑延遲。

如先前所論述，可由命令緩沖器及時序調整塊164添加額外延遲以使CMD2QED信號與DLL2TREE信號的下降時鐘邊沿對準，使得CMD2QED信號(假定寬度為一個tCK)與DLL2TREE信號的上升時鐘邊沿實質上中心對準。通過DLL2TREE信號在時間T4的上升時鐘邊沿來圖解說明CMD2QED信號的實質中心對準。時間T2與T3之間的差表示由命令緩沖器及時序調整塊164在將CMD2QED信號輸出到命令塊166之前添加的延遲。

還如先前所論述，命令塊166可響應于DLL2TREE信號而在將CMD2QED信號輸出到命令樹168之前進一步將延遲(例如，以tCK的數(shù)目)添加到CMD2QED信號。添加延遲可至少部分地基于來自時序校準塊180的CLCOUNTADJ移位計數(shù)。在圖2的時序圖的實例性操作中，假定CLCOUNTADJ移位計數(shù)為兩個tCK。也就是說，命令塊166在鎖存CMD2QED信號的時間(即，時間T4)之后在依據(jù)DLL2TREE將CMD2QED信號輸出為QED2TREE信號之前等待兩個tCK，如在圖2中由時間T4與時間T5之間的兩個tCK圖解說明。在時間T5，DLL2TREE的上升時鐘邊沿在將QED2TREE信號(未展示)輸出到命令樹168時與所述QED2TREE信號一致。在穿過命令樹168的傳播延遲之后，將QED2TREE信號作為QED2DQOUT信號提供到數(shù)據(jù)電路174以實現(xiàn)響應于DLL2DQOUT信號(即，由DLL樹122分配的DLL2TREE信號)而輸出數(shù)據(jù)。在數(shù)據(jù)接收器/發(fā)射器178的傳播延遲之后，與CLK信號一致地輸出數(shù)據(jù)，如在時間T6處DQ信號與CLK信號實質上對準(即，同相)所圖解說明。T5與T6之間的時間實質上等于T0與T1之間的時間，其兩者均表示穿過DLL樹122(及命令樹168)以及穿過數(shù)據(jù)塊170的數(shù)據(jù)電路174及數(shù)據(jù)接收器/發(fā)射器178的傳播延遲。

從實例性操作將了解，DLL2TREE信號在時間T5的上升時鐘邊沿用于對命令塊166進行時控以輸出QED2TREE信號，且在經(jīng)分配穿過DLL樹122之后，進一步對數(shù)據(jù)電路174進行時控。DLL2TREE信號的時序使得在QED2DQOUT信號到達數(shù)據(jù)電路174之后即刻將數(shù)據(jù)輸出到數(shù)據(jù)接收器/發(fā)射器178，以便又與在與CMD信號到命令接收器154的輸入一致的上升時鐘邊沿之后的第七上升時鐘邊沿一致地(即，七個tCK的CAS等待時間)輸出所述數(shù)據(jù)。

盡管特定參考讀取命令來描述先前實例，但本發(fā)明的實施例也可應用于其它類型的命令。舉例來說，裸片上終止(ODT)命令，其用于在將數(shù)據(jù)寫入到存儲器時激活ODT電路。也可使用其它類型的命令。

圖3圖解說明根據(jù)本發(fā)明的實施例的時序校準塊200。在一些實施例中，時序校準塊200可用于圖1的時序校準塊180。時序校準塊200提供對命令塊(舉例來說，命令塊166)應響應于DLL2TREE信號而在將CMD2QED信號提供到命令樹168之前使CMD2QED信號延遲的tCK數(shù)目的CLCOUNTADJ移位計數(shù)。

CLCOUNTADJ移位計數(shù)至少部分地基于時鐘路徑100及命令路徑150中的各種電路的路徑延遲的tCK的數(shù)目。舉例來說，在圖3的時序校準塊200的實施例中，CLCOUNTADJ移位計數(shù)等于CAS等待時間值與可歸因于以下各項的路徑延遲的tCK的數(shù)目之間的差：(1)時鐘接收器110到命令緩沖器及時序調整塊164，及(2)DLL樹122到數(shù)據(jù)接收器/發(fā)射器178。包含圖3的實施例中的時序校準塊中的塊，因為穿過所述塊的總和傳播延遲表示命令信號CMD從輸入直到數(shù)據(jù)電路174(即，來自上文的路徑延遲(1))與通過數(shù)據(jù)接收器/發(fā)射器178輸出數(shù)據(jù)(響應于CMD信號)(即，來自上文的路徑延遲(2))的最小異步路徑延遲。

時序校準塊200包含環(huán)形計數(shù)器210，環(huán)形計數(shù)器210經(jīng)配置以接收由DLL 118輸出的DLL2TREE時鐘信號且輸出環(huán)形計數(shù)RINGCOUNT。將所述RINGCOUNT分裂使得將位(即，二進制數(shù)字)中的至少一些位提供到路徑延遲測量電路220且穿過模型延遲路徑230、240提供剩余位中的至少某一者。模型延遲路徑230對數(shù)據(jù)電路路徑延遲的至少一部分進行建模，且在圖3的實施例中，包含DLL樹模型延遲232、數(shù)據(jù)電路模型延遲234及數(shù)據(jù)接收器/發(fā)射器模型延遲236以對可歸因于DLL樹122到數(shù)據(jù)接收器/發(fā)射器178的傳播延遲進行建模。模型延遲路徑240包含時鐘接收器模型延遲242、時鐘緩沖器模型延遲244、AL移位器模型延遲246以及命令緩沖器及時序調整塊模型延遲248以對命令路徑150的命令路徑延遲的至少一部分進行建模。模型延遲路徑240對輸入到命令接收器154直到命令緩沖器及時序調整塊164的CMD的路徑延遲進行建模。將來自模型延遲路徑240的輸出提供到路徑延遲測量電路220，路徑延遲測量電路220經(jīng)配置以確定(例如，計算)表示CAS等待時間值與穿過模型延遲路徑230、240(其對穿過時鐘路徑100及命令路徑150的路徑延遲進行建模)的路徑延遲的tCK數(shù)目之間的差的CLCOUNTADJ移位計數(shù)。

盡管圖3的時序校準塊200圖解說明特定模型延遲塊，但在時序校準塊的其它實施例中可包含更多或更少模型延遲。舉例來說，在一些實施例中，時序校準塊可包含用以對命令路徑的命令塊的傳播延遲進行建模的模型延遲。在時序校準塊的一些實施例中，可能不包含參考圖3所描述的模型延遲中的一些模型延遲。在一些實施例中，包含于時序校準塊中的模型延遲可具有不同于其正進行建模的時鐘路徑或命令路徑的對應塊的延遲。舉例來說，命令緩沖器及時序調整塊模型延遲248可具有比命令緩沖器及時序調整塊164長的延遲。以此方式，可在由時序校準塊進行的計算中考慮到時鐘路徑或命令路徑的另一塊的傳播延遲(例如在時序校準塊200中不具有對應模型延遲的命令塊166的傳播延遲)。

在一些實施例中，另一電路塊的電路可用作時序校準塊的模型延遲。舉例來說，DLL塊118可包含可用于對時鐘路徑或命令路徑的塊的傳播延遲進行建模的各種電路。DLL塊118的反饋路徑可包含可用于對模型延遲路徑230、240中的延遲進行建模的塊。舉例來說，圖4中圖解說明根據(jù)本發(fā)明的實施例的用于DLL的反饋路徑400。反饋路徑400包含DLL樹模型延遲432、數(shù)據(jù)輸入/輸出電路模型延遲434及數(shù)據(jù)接收器/發(fā)射器模型延遲436。反饋路徑300進一步包含時鐘接收器模型延遲442及時鐘緩沖器模型延遲444。將反饋路徑400的輸出提供到相位檢測器450。相位檢測器450可包含于DLL塊(舉例來說，圖1的DLL 118)中。反饋路徑400的一些或所有模型延遲可由時序校準塊(例如，圖3的時序校準塊200)使用。舉例來說，代替具有專用DLL樹模型延遲232、數(shù)據(jù)電路模型延遲234及數(shù)據(jù)接收器/發(fā)射器模型延遲236的時序校準塊200，而可使用反饋路徑400的模型延遲432到444。代替在時序校準塊200中具有單獨且專用的模型延遲，也可使用其它常見模型延遲。

圖5圖解說明根據(jù)本發(fā)明的實施例在時序校準塊200的操作期間的各種信號的時序圖。在時間T0，環(huán)形計數(shù)器210開始響應于DLL2TREE信號的上升時鐘邊沿而產(chǎn)生RINGCOUNT，如在圖5中由RINGCOUNT<0>的前時鐘邊沿圖解說明。環(huán)形計數(shù)器210經(jīng)配置以提供(例如，產(chǎn)生、輸出等)RINGCOUNT信號序列，其中每一后續(xù)RINGCOUNT信號具有對應于先前RINGCOUNT信號的下降時鐘邊沿的上升時鐘邊沿。舉例來說，如圖5中所圖解說明，在時間T2，RINGCOUNT<1>信號具有對應于RINGCOUNT<0>的下降時鐘邊沿的上升時鐘邊沿，且在時間T5，RINGCOUNT<2>信號具有對應于RINGCOUNT<1>的下降時鐘邊沿的上升時鐘邊沿。為了再次開始RINGCOUNT信號的序列，RINGCOUNT<0>信號將具有對應于最后一個RINGCOUNT信號的下降時鐘邊沿(例如，與其一致)的下一上升時鐘邊沿，且每一后續(xù)RINGCOUNT信號將如先前所描述而轉變。

參考圖5，在時間T1，RINGCOUNT<0>信號的上升時鐘邊沿已傳播穿過模型延遲路徑230(表示穿過數(shù)據(jù)電路的傳播延遲)且輸出到模型延遲路徑240。在時間T3，RINGCOUNT<0>信號的上升時鐘邊沿從模型延遲路徑240作為QED2CAL信號輸出到路徑延遲測量電路220使得可計算CLCOUNTADJ移位計數(shù)。從時間T1到時間T3的額外延遲是由于模型延遲242到248的延遲所致，且表示CMD信號從輸入到命令接收器154以作為CMD2QED信號輸出到命令塊166的最小傳播延遲。

RINGCOUNT<0>信號的從時間T0到T3的總延遲表示穿過模型延遲路徑230、240的最小傳播延遲(即，不具有由命令緩沖器及時序調整塊模型延遲248添加的任何額外延遲)。也就是說，RINGCOUNT<0>穿過模型延遲路徑230、240的延遲(如時間T0與T3之間的時間差所表示)對從(舉例來說)CMD信號到命令接收器154的輸入到從數(shù)據(jù)接收器/發(fā)射器178輸出數(shù)據(jù)時的延遲進行建模，而不具有由圖1的命令緩沖器及時序調整塊164添加的任何額外延遲。

如下文將更詳細地描述，穿過模型延遲路徑230、240的額外延遲可由命令緩沖器及時序調整塊模型延遲248添加。由塊248添加的延遲反映由命令路徑150(圖1)的命令緩沖器及時序調整塊164添加的加性延遲。圖5中也展示具有由命令緩沖器及時序調整塊模型延遲248添加的加性延遲的CMD2QED信號(即，RINGCOUNT<0>加模型延遲路徑230、240的延遲)。將經(jīng)額外延遲的CMD2QED信號圖解說明為在時間T4具有與DLL2TREE信號的下降時鐘邊沿對應的上升時鐘邊沿。時間T3與T4之間的延遲表示由命令緩沖器及時序調整塊模型延遲248提供的額外延遲。

在確定CLCOUNTADJ移位計數(shù)時，路徑延遲測量電路220使用RINGCOUNT<1:n>信號來確定穿過模型延遲路徑230、240的延遲的tCK的數(shù)目。路徑延遲的tCK的數(shù)目可為穿過模型延遲路徑230、240的延遲的任何分數(shù)tCK的下一較高整數(shù)。舉例來說，如圖5中所示，穿過模型延遲路徑230、240的延遲(具有來自命令緩沖器及時序調整塊模型延遲248的加性延遲)大于一個tCK(即，由DLL2TREE信號在時間T2的上升時鐘邊沿表示)但小于兩個tCK(即，由DLL2TREE信號在時間T5的上升時鐘邊沿表示)。因此，路徑延遲測量電路220使用兩個tCK的路徑延遲來計算CLCOUNTADJ移位計數(shù)。

圖6圖解說明根據(jù)本發(fā)明的實施例的時序調整塊600及在所述時序調整塊的操作期間的各種信號的時序圖。時序調整塊600可包含于命令緩沖器及時序調整塊164(圖1)中。時序調整塊600經(jīng)配置以確定(舉例來說)為了使CMD2QED信號的前時鐘邊沿與DLL2TREE信號的時鐘邊沿對準而添加到命令路徑150的路徑延遲的加性延遲的量。如先前所論述，由時序調整塊600(即，命令緩沖器及時序調整塊164)提供的加性延遲可由時序校準塊180中的命令緩沖器及時序調整塊模型延遲(舉例來說，圖3的時序校準塊200的命令緩沖器及時序調整塊模型延遲248)反映。

時序調整塊600包含可用于選擇性地將延遲添加到命令路徑150的多個單位延遲及比較器610(0)到610(n)。舉例來說，在圖6中所圖解說明的實施例中，將加性延遲以單位延遲為單位添加到由命令路徑150的AL移位器162(圖1)輸出的CMDXCLK信號。單位延遲的延遲長度通常為一個tCK或更少(即，CLK信號的一個時鐘周期)，使得通過以單位延遲添加的遞增延遲而提供足夠延遲分辨率。在一些實施例中，單位延遲及比較器610(0)到610(n)的數(shù)目至少部分地基于提供在其中包含時序及調整塊600的存儲器的最快操作條件下大約等于最慢tCK的總延遲。在特定實例中，時序調整塊600的最大延遲為2.5ns，且包含12個單位延遲及比較器610，每一單位延遲225ps。

至少部分地通過使用單位延遲及比較器610(0)到610(n)中的比較器來做出對添加到路徑延遲的單位延遲的數(shù)目的確定(例如，選擇)。所述比較器經(jīng)配置以將DLL2TREE信號與由相應單位延遲輸出的經(jīng)延遲CMDXCLK信號進行比較。舉例來說，在本發(fā)明的一些實施例中，檢測到DLL2TREE信號的轉變(例如，下降時鐘邊沿)的比較器為單位延遲及比較器610中的被選擇為由命令緩沖器及時序調整塊164添加到命令路徑150的路徑延遲的最后一個單位延遲的比較器。

將參考圖6的時序圖描述時序及調整塊600的操作的實例。圖6的時序圖圖解說明在時間T0輸入到第一單位延遲及比較器610(0)的CMDXCLK信號的前時鐘邊沿(即，上升時鐘邊沿)。由單位延遲及比較器610(0)輸出的經(jīng)延遲CMDXCLK信號通過在時間T1由單位延遲及比較器610(1)輸出的經(jīng)延遲上升時鐘邊沿來圖解說明。也圖解說明進一步經(jīng)延遲的CMDXCLK信號，且其具有由單位延遲及比較器610(2)在時間T3輸出的上升時鐘邊沿。如圖6的實例中所圖解說明，提供到單位延遲及比較器610(0)到610(n)的DLL2TREE信號具有由單位延遲及比較器610(1)檢測到的下降時鐘邊沿。因此，單位延遲及比較器610(1)表示在命令緩沖器及時序調整塊164將CMDXCLK信號作為CMD2QED信號輸出到命令塊之前由時序調整塊600添加到所述CMDXCLK信號的最后一個單位延遲(即，添加兩個單位延遲)。

圖7圖解說明根據(jù)本發(fā)明的實施例的包含于路徑延遲測量電路中的邏輯700。邏輯700可(舉例來說)包含于路徑延遲測量電路220(圖3)中。邏輯700包含多個邏輯塊710(0)到710(n-1)。邏輯塊710中的每一者接收指示存儲器的CAS等待時間值“n”的信號LAT<n>，以及指示穿過(舉例來說)模型延遲路徑230、240的延遲的tCK的數(shù)目“m”的信號CPIstCK<m>。由邏輯塊710確定至少部分地基于LAT<n>及CPIstCK<m>信號的移位計數(shù)CMDSHIFT<n-m>。將CMDSHIFT<n-m>移位計數(shù)作為CLCOUNTADJ移位計數(shù)提供到命令塊166以用于設定響應于DLL2TREE信號而在將CMD2QED信號輸出到命令樹168之前將其延遲的tCK的數(shù)目(n-m)。

在操作中，在圖7的實施例中，邏輯塊710中的每一者將若干對LAT<n>及CPIstCK<m>信號進行比較以確定是否存在真條件。確定其LAT<n>-CPIstCK<m>對中的一者的真條件的邏輯塊710輸出其相應CMDSHIFT<n-m>移位計數(shù)。舉例來說，邏輯塊710(0)接收LAT<5>-CPIstCK<5>、LAT<6>-CPIstCK<6>、…LAT<n>-CPIstCK<m>的LAT<n>-CPIstCK<m>對。當邏輯塊710(0)接收到的LAT<n>-CPIstCK<m>信號中的任一者為真時(也就是說，如果等待時間值為5且穿過模型延遲路徑的延遲為5個tCK；如果等待時間值為6且穿過模型延遲路徑的延遲為6個tCK；及如果等待時間值為n且穿過模型延遲路徑的延遲為m個tCK，其中n＝m)，邏輯塊710(0)將輸出指示零tCK的CLCOUNTADJ的CMDSHIFT<0>信號(即，CMD2QED信號在輸出之前未被移位任何tCK)。提供到邏輯塊710(1)的LAT<n>-CPIstCK<m>信號對為其中(m-n)＝1的不同組合。盡管圖7中未明確地圖解說明，但針對(m-n)的不同組合(舉例來說，(m-n)＝2，(m-n)＝3，直到(m-n)＝(n-1))包含額外邏輯塊710。因此，邏輯700的邏輯塊710可提供在零到(m-n)個tCK的范圍內的CMDSHIFT信號以設定命令塊166以將零個tCK到(m-n)個tCK之間的延遲添加到CMD2QED信號。

圖8圖解說明根據(jù)本發(fā)明的實施例的時鐘路徑800及命令路徑850。包含多個數(shù)據(jù)電路874及數(shù)據(jù)接收器/發(fā)射器878的數(shù)據(jù)塊870耦合到時鐘路徑800及命令路徑850。時序校準塊880耦合到命令路徑850并將移位計數(shù)CLCOUNTADJ提供到命令路徑850。時鐘路徑800、數(shù)據(jù)塊870及時序校準塊880可與圖1的時鐘路徑100、數(shù)據(jù)塊170及時序校準塊180相同。命令路徑850類似于命令路徑150，然而，如圖8中所示，命令路徑850用于裸片上終止(ODT)命令。如已知，ODT命令用于啟用包含于數(shù)據(jù)塊870中的裸片上終止電路以進行阻抗匹配(舉例來說)以減少對耦合到數(shù)據(jù)塊870的外部信號線上的數(shù)據(jù)信號的信號反射及干擾。應提供ODT命令以在恰當時間啟用終止電路，舉例來說，在CAS寫入等待時間的期滿且同時數(shù)據(jù)塊870接收到寫入數(shù)據(jù)之后。

命令路徑850可經(jīng)配置以將ODT命令CMD從輸入提供到數(shù)據(jù)塊870。命令路徑850包含經(jīng)配置以接收CMD并將輸出命令信號CMDOUT提供到命令鎖存器858的命令接收器854。命令鎖存器858鎖存CMDOUT信號且響應于來自時鐘路徑800的時鐘緩沖器814的CLK2DEC信號而將其作為CMD2ALSH信號輸出到加性等待時間(AL)移位器862。AL移位器862經(jīng)配置以響應于來自時鐘路徑800的時鐘緩沖器814的CLK2ALSH信號而使穿過其的CLK2ALSH信號移位。在使CMD2ALSH信號移位以提供加性等待時間之后，AL移位器862將其作為輸出命令信號CMDXCLK輸出到命令緩沖器及時序調整塊864，命令緩沖器及時序調整塊864經(jīng)配置以將額外延遲提供到CMD信號穿過命令路徑850的傳播。在由時序調整塊864提供的延遲之后，將CMDXCLK信號作為CMD2QSH信號輸出到ODT命令塊866。ODT命令塊866響應于來自時鐘路徑800的DLL塊818的DLL2TREE信號而將CMD2SH信號作為ODTEN2TREE信號提供到ODT樹868。

ODT命令塊866可在至少部分地基于由時序校準塊880提供的移位計數(shù)CLCOUNTADJ的延遲之后輸出ODTEN2TREE信號。舉例來說，在一些實施例中，ODT命令塊866提供至少部分地基于CAS寫入等待時間(例如，由用戶編程)與由時序校準塊880以tCK的數(shù)目測量的路徑延遲之間的差的延遲。ODT樹868經(jīng)配置以將ODTEN2TREE信號作為ODTEN22DQOUT信號分配給數(shù)據(jù)塊870的多個數(shù)據(jù)輸入/輸出電路874。ODTEN2DQOUT信號可(舉例來說)用于啟用數(shù)據(jù)輸入/輸出電路874的ODT電路，使得在恰當時間啟用ODT電路(舉例來說)以匹配阻抗。如所屬領域的技術人員所了解，命令路徑850的操作可類似于命令路徑150的操作，如先前所描述。

圖9圖解說明根據(jù)本發(fā)明的實施例的存儲器900的一部分。存儲器900包含存儲器單元陣列902，所述存儲器單元可為(舉例來說)DRAM存儲器單元、SRAM存儲器單元、快閃存儲器單元或一些其它類型的存儲器單元。存儲器900包含命令解碼器906，命令解碼器906通過命令總線908接收存儲器命令且在存儲器900內提供(例如，產(chǎn)生)對應的控制信號以執(zhí)行各種存儲器操作。將行地址信號及列地址信號通過地址總線920提供(例如，施加)到存儲器900且提供到地址鎖存器910。地址鎖存器接著輸出單獨列地址及單獨行地址。

地址鎖存器910將行地址及列地址分別提供到行地址解碼器922及列地址解碼器928。列地址解碼器928選擇對應于相應列地址的延伸穿過陣列902的位線。行地址解碼器922連接到字線驅動器924，字線驅動器924激活陣列902中的對應于所接收行地址的相應存儲器單元行。對應于所接收列地址的選定數(shù)據(jù)線(例如，一位線或若干位線)耦合到讀取/寫入電路930以經(jīng)由輸入-輸出數(shù)據(jù)總線940將讀取數(shù)據(jù)提供到輸入/輸出數(shù)據(jù)塊934。通過I/O數(shù)據(jù)塊934及存儲器陣列讀取/寫入電路930將寫入數(shù)據(jù)提供到存儲器陣列902。舉例來說，I/O數(shù)據(jù)塊934可包含響應于內部時鐘信號DLL2DQOUT及內部命令信號QED2DQOUT而操作的經(jīng)時控電路。

存儲器900進一步包含時鐘路徑912及命令路徑914。時鐘路徑912接收輸入時鐘信號CLK且將至少部分地基于CLK信號的內部時鐘信號DLL2DQOUT傳播到I/O數(shù)據(jù)塊934?？墒褂酶鶕?jù)本發(fā)明的實施例的命令路徑來實施命令路徑914。命令路徑914(其在圖9中展示為包含于命令解碼器906中，但不限于此配置)將內部命令信號QED2DQOUT提供到I/O數(shù)據(jù)塊934。命令解碼器906響應于提供到命令總線908的存儲器命令而對存儲器陣列902執(zhí)行各種操作。特定來說，命令解碼器906用于提供內部控制信號以從存儲器陣列902讀取數(shù)據(jù)及將數(shù)據(jù)寫入到存儲器陣列902。

從前文將了解，盡管本文中出于圖解說明的目的已描述本發(fā)明的特定實施例，但可在不背離本發(fā)明的精神及范圍的情況下做出各種修改。因此，本發(fā)明不受所附權利要求書以外的限制。