本發(fā)明涉及可編程存儲(chǔ)器領(lǐng)域，具體涉及一種存儲(chǔ)器數(shù)據(jù)讀出自檢電路及方法。

背景技術(shù)：

傳統(tǒng)的可編程存儲(chǔ)器的數(shù)據(jù)讀取，其核心機(jī)理是基于脈沖展寬電路對(duì)地址信號(hào)跳變檢測(cè)電路產(chǎn)生的窄脈沖進(jìn)行PWM調(diào)制，PWM調(diào)制將產(chǎn)生的兩個(gè)極其重要的信號(hào)，一是預(yù)充電控制信號(hào)，二是數(shù)據(jù)采樣脈沖信號(hào)，這兩個(gè)信號(hào)控制著數(shù)據(jù)從存儲(chǔ)器存儲(chǔ)單元的讀出和鎖存，以及數(shù)據(jù)在數(shù)據(jù)傳輸通路的傳輸與通斷。其一，產(chǎn)生于PWM調(diào)制模塊的預(yù)充電控制信號(hào)控制著預(yù)充電控制電路；預(yù)充電控制電路的主要功能就是通過(guò)預(yù)充電晶體管和放電晶體管產(chǎn)生充電電流給各靈敏放大器，對(duì)各靈敏放大器的讀取電流通道中的位線，關(guān)鍵反相器的輸入端等節(jié)點(diǎn)進(jìn)行快速充電和放電，以達(dá)到讀鎖存操作前的最佳電位工作點(diǎn)，優(yōu)化存儲(chǔ)器的性能。其二，數(shù)據(jù)采樣脈沖信號(hào)，其產(chǎn)生來(lái)自于PWM調(diào)制模塊，用于對(duì)各靈敏放大器的輸出進(jìn)行二次采樣鎖存控制，降低噪聲等因素的影響，以進(jìn)一步提高自靈敏放大器讀出的數(shù)據(jù)的穩(wěn)定性和可靠性。換句話說(shuō)，數(shù)據(jù)從存儲(chǔ)器存儲(chǔ)單元的讀出到最終數(shù)據(jù)輸出端口輸出，整個(gè)讀出過(guò)程，即數(shù)據(jù)傳輸通路，就主要依靠這兩個(gè)信號(hào)和地址譯碼控制信號(hào)的控制。

但上述傳統(tǒng)的可編程存儲(chǔ)器讀取電路存在以下兩個(gè)問(wèn)題。

一、目前的數(shù)據(jù)采樣鎖存電路模塊，其采樣脈沖信號(hào)的脈寬和時(shí)序在PWM模塊就已確定，在制造工藝、環(huán)境溫度、工作電壓等外界因素和動(dòng)態(tài)因素影響下，這會(huì)導(dǎo)致在實(shí)際采樣鎖存的時(shí)候，傳輸門在錯(cuò)誤的時(shí)候打開(kāi)與關(guān)閉，采樣和鎖存錯(cuò)誤的數(shù)據(jù)，這使得存儲(chǔ)器在最終的輸出端口輸出錯(cuò)誤，直接影響了存儲(chǔ)器的讀出性能。

二、目前的數(shù)據(jù)傳輸通路，僅僅是一個(gè)數(shù)據(jù)傳輸通路；數(shù)據(jù)在數(shù)據(jù)傳輸通路中，受PWM調(diào)制產(chǎn)生的預(yù)充電控制信號(hào)和數(shù)據(jù)采樣鎖存信號(hào)以及地址譯碼信號(hào)的控制，實(shí)現(xiàn)邏輯翻轉(zhuǎn)，傳輸與中斷。在讀操作期間，缺乏數(shù)據(jù)自檢這個(gè)功能，不能確定存儲(chǔ)器輸出端口最終輸出的數(shù)據(jù)是否是存儲(chǔ)器存儲(chǔ)單元所存的數(shù)據(jù)，降低了存儲(chǔ)器數(shù)據(jù)讀出的準(zhǔn)確性。

典型的存儲(chǔ)器讀出自檢電路，是在正式讀取數(shù)據(jù)前“預(yù)讀”一段特定的數(shù)據(jù)，其實(shí)現(xiàn)機(jī)理是在存儲(chǔ)器芯片內(nèi)，或在由存儲(chǔ)器芯片組成的系統(tǒng)中引進(jìn)了大量的傳感器，由傳感器來(lái)實(shí)現(xiàn)數(shù)據(jù)的自檢；傳感器電路能夠?qū)崟r(shí)的檢測(cè)并報(bào)告芯片讀取的異常情況，具有較好的實(shí)現(xiàn)存儲(chǔ)器數(shù)據(jù)自檢測(cè)；其缺陷，一是傳感器電路不能保證探測(cè)到芯片所有的受制造工藝、環(huán)境溫度、工作電壓、噪聲等因素影響的工作環(huán)境，在未探測(cè)到的工作環(huán)境下，存儲(chǔ)器芯片仍可能讀取錯(cuò)誤；二是傳感器電路探測(cè)到存儲(chǔ)器芯片處于極端惡劣工作環(huán)境時(shí)，存儲(chǔ)器芯片不一定會(huì)讀取錯(cuò)誤。

由上所述，數(shù)據(jù)從存儲(chǔ)器存儲(chǔ)單元的讀出到最終數(shù)據(jù)輸出端口輸出，整個(gè)讀出過(guò)程，即數(shù)據(jù)傳輸通路，就主要依靠這兩個(gè)信號(hào)和地址譯碼控制信號(hào)的控制。而存儲(chǔ)器在不同的工作條件下，在受制造工藝、環(huán)境溫度、工作電壓、噪聲等因素的影響下，數(shù)據(jù)的傳輸有各種的延遲或者超前，與理論設(shè)計(jì)有差別，導(dǎo)致從存儲(chǔ)單元讀出錯(cuò)誤或者數(shù)據(jù)采樣鎖存錯(cuò)誤，這些錯(cuò)誤導(dǎo)致最終讀出數(shù)據(jù)錯(cuò)誤，影響存儲(chǔ)器的讀出性能，降低了可靠性與穩(wěn)定性。基于上述這樣一種隨機(jī)不穩(wěn)定狀況的存在，本發(fā)明應(yīng)運(yùn)而生。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問(wèn)題是如何構(gòu)造一種用于數(shù)據(jù)自檢的通路，提高存儲(chǔ)器讀出數(shù)據(jù)的可靠性與穩(wěn)定性，優(yōu)化存儲(chǔ)器的讀出性能。

為了解決上述問(wèn)題，本發(fā)明提供了一種可編程存儲(chǔ)器讀出自檢電路，包括：

一個(gè)二輸入異或門，用于檢測(cè)一位數(shù)據(jù)經(jīng)數(shù)據(jù)傳輸通路前后的異同；

還包括：一個(gè)三態(tài)反相器，用于控制經(jīng)數(shù)據(jù)傳輸通路傳輸?shù)臄?shù)據(jù)是否輸出到最終的端口，其使能控制端由上述二輸入異或門的輸出控制；

所述檢測(cè)一位數(shù)據(jù)經(jīng)數(shù)據(jù)傳輸通路前后的異同是指二輸入異或門的兩個(gè)輸入為同一位數(shù)據(jù)經(jīng)兩個(gè)不同傳輸通路后的結(jié)果，這兩個(gè)結(jié)果做一個(gè)異或邏輯比較，得到第一處理結(jié)果。

進(jìn)一步地，所述的二輸入異或門，其特征在于，上述的兩個(gè)不同傳輸通路包括：

第一傳輸通路，由可編程存儲(chǔ)器的數(shù)據(jù)傳輸通路和第一反相器組成，用于傳輸原始數(shù)據(jù)；

第二傳輸通路，由第一二輸入或非門組成，用于直接引用原始數(shù)據(jù)，為第二處理結(jié)果。

所述的三態(tài)反相器，其特征在于，其使能控制端為二輸入異或門的第一處理結(jié)果。

進(jìn)一步地，所述的三態(tài)反相器，其特征在于，其輸入端為第一傳輸通路的第一反相器的輸出端，其輸出端為最終的數(shù)據(jù)輸出端。

第一傳輸通路，其特征在于，所述的數(shù)據(jù)傳輸通路為可編程存儲(chǔ)器的數(shù)據(jù)讀出通路，由地址端和控制端控制數(shù)據(jù)的翻轉(zhuǎn)和傳輸，確保傳輸前后數(shù)據(jù)的邏輯電平保持一致。

進(jìn)一步地，其數(shù)據(jù)輸入端為可編程存儲(chǔ)器的靈敏放大器中的關(guān)鍵反相器的反向輸出，而且該信號(hào)被預(yù)充電控制信號(hào)控制的傳輸門鎖存，以實(shí)現(xiàn)存儲(chǔ)單元狀態(tài)的數(shù)字邏輯化和確保采樣數(shù)據(jù)正確。

所述的讀出自檢電路，其特征還在于，上述的的數(shù)據(jù)輸入端可擴(kuò)展為多位。

各數(shù)據(jù)輸入端直接輸入第一傳輸通路和第二傳輸通路的第一多輸入或非門，第二處理結(jié)果和第一反相器的輸出接至所述二輸入異或門，其第一處理結(jié)果控制所述三態(tài)反相器的使能控制端，控制著第一反相器的結(jié)果的最終輸出。

本發(fā)明還提供了一種可編程存儲(chǔ)器讀出自檢方法，包括：

二輸入異或門檢測(cè)一位數(shù)據(jù)經(jīng)數(shù)據(jù)傳輸通路前后的異同；

所述二輸入異或門的第一處理結(jié)果控制三態(tài)反相器的使能控制端，控制著原始數(shù)據(jù)的最終輸出。

進(jìn)一步地，上述二輸入異或門的兩個(gè)輸入為同一位數(shù)據(jù)經(jīng)第一傳輸通路和第二傳輸通路到達(dá)異或門的輸入端，做異或邏輯比較，得到第一處理結(jié)果。

進(jìn)一步地，上述的第一處理結(jié)果，其特征在于，當(dāng)所述二輸入異或門的兩個(gè)輸入保持邏輯一致，即同時(shí)為邏輯1或邏輯0，第一處理結(jié)果為邏輯0；

當(dāng)所述二輸入異或門的兩個(gè)輸入邏輯不一致，即一個(gè)為邏輯1，另一個(gè)為邏輯0，第一處理結(jié)果為邏輯1。

所述二輸入異或門的第一處理結(jié)果控制三態(tài)反相器的使能控制端，當(dāng)所述第一處理結(jié)果為邏輯0，三態(tài)反相器輸出原始數(shù)據(jù)的反相數(shù)據(jù)；

當(dāng)所述第一處理結(jié)果為邏輯1，三態(tài)反相器輸出為高阻狀態(tài)，原始數(shù)據(jù)就得不到輸出。

所述的讀出自檢方法，其特征在于，其輸入還可擴(kuò)展為多位數(shù)據(jù)，讀出自檢輸入的數(shù)據(jù)與可編程存儲(chǔ)器的地址關(guān)系緊密。

可編程存儲(chǔ)器的地址成功命中某存儲(chǔ)單元，且該存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)為邏輯0時(shí)，與該存儲(chǔ)單元對(duì)應(yīng)的讀出自檢輸入端的輸入數(shù)據(jù)為邏輯1，而且邏輯1被預(yù)充電控制信號(hào)控制的傳輸門鎖存，確保采樣數(shù)據(jù)正確。

進(jìn)一步地，可編程存儲(chǔ)器的地址成功命中某存儲(chǔ)單元，且該存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)為邏輯1時(shí)，與該存儲(chǔ)單元對(duì)應(yīng)的讀出自檢輸入端的輸入數(shù)據(jù)為邏輯0，而且邏輯0被預(yù)充電控制信號(hào)控制的傳輸門鎖存，確保采樣數(shù)據(jù)正確。

進(jìn)一步地，可編程存儲(chǔ)器的地址未命中某存儲(chǔ)單元時(shí)，無(wú)論該存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)為邏輯1還是邏輯0，與該存儲(chǔ)單元對(duì)應(yīng)的讀出自檢輸入端的輸入數(shù)據(jù)為邏輯0，而且傳輸門一直鎖存信號(hào)為邏輯0，確保輸入端數(shù)據(jù)穩(wěn)定。

本發(fā)明的可編程存儲(chǔ)器讀出自檢電路可以對(duì)從可編程存儲(chǔ)器的存儲(chǔ)單元讀出的每一位數(shù)據(jù)進(jìn)行實(shí)時(shí)自檢，且對(duì)存儲(chǔ)器的讀出時(shí)間性能指標(biāo)影響不大，因此讀出自檢電路可以提高存儲(chǔ)器的數(shù)據(jù)讀出準(zhǔn)確性，易于知曉讀出數(shù)據(jù)是否錯(cuò)誤，優(yōu)化存儲(chǔ)器的讀出性能。

附圖說(shuō)明

圖1為本發(fā)明一位可編程存儲(chǔ)器讀出自檢電路結(jié)構(gòu)示意圖。

圖2為本發(fā)明八位可編程存儲(chǔ)器讀出自檢電路結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將結(jié)合附圖及實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行更詳細(xì)的說(shuō)明。

實(shí)施例一。

如圖1所示，這是一位的數(shù)據(jù)讀出自檢電路，其輸入為一位位線數(shù)據(jù)，且經(jīng)預(yù)充電控制信號(hào)控制的傳輸門鎖存。在限定芯片面積，或者僅針對(duì)某一冗余行位線，或者僅針對(duì)某一特殊的默認(rèn)的存儲(chǔ)行時(shí)，這可應(yīng)用于僅針對(duì)某一位的數(shù)據(jù)讀出自檢測(cè)。

讀出自檢電路輸入的數(shù)據(jù)與可編程存儲(chǔ)器的地址關(guān)系緊密，當(dāng)可編程存儲(chǔ)器的地址成功命中某存儲(chǔ)單元，且該存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)為邏輯0時(shí)，與該存儲(chǔ)單元對(duì)應(yīng)的讀出自檢輸入端的輸入數(shù)據(jù)為邏輯1，而且邏輯1被預(yù)充電控制信號(hào)控制的傳輸門鎖存，確保采樣數(shù)據(jù)正確。當(dāng)可編程存儲(chǔ)器的地址成功命中某存儲(chǔ)單元，且該存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)為邏輯1時(shí)，與該存儲(chǔ)單元對(duì)應(yīng)的讀出自檢輸入端的輸入數(shù)據(jù)為邏輯0，而且邏輯0被預(yù)充電控制信號(hào)控制的傳輸門鎖存，確保采樣數(shù)據(jù)正確。當(dāng)可編程存儲(chǔ)器的地址未命中某存儲(chǔ)單元時(shí)，無(wú)論該存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)為邏輯1還是邏輯0，與該存儲(chǔ)單元對(duì)應(yīng)的讀出自檢輸入端的輸入數(shù)據(jù)為邏輯0，而且傳輸門一直鎖存信號(hào)為邏輯0，確保輸入端數(shù)據(jù)穩(wěn)定。

在這里，假設(shè)該存儲(chǔ)單元被地址命中，且所存數(shù)據(jù)為邏輯0，則讀出自檢電路的輸入端數(shù)據(jù)為邏輯1，邏輯1經(jīng)數(shù)據(jù)傳輸通路后在沒(méi)有錯(cuò)誤發(fā)生的情況下為邏輯1，再經(jīng)第一反相器反相翻轉(zhuǎn)為邏輯0，這為第一傳輸通路的結(jié)果。邏輯1經(jīng)第二傳輸通路或非門翻轉(zhuǎn)為邏輯0；至此，二輸入異或門的兩個(gè)輸入都同為邏輯0，因此，第一處理結(jié)果為邏輯0，三態(tài)反相器使能，且輸出端口為反向輸出，所以最終輸出端輸出結(jié)果為邏輯0。

若是在受制造工藝、環(huán)境溫度、工作電壓、噪聲等因素的影響下，數(shù)據(jù)的傳輸出現(xiàn)延遲或者超前，與理論設(shè)計(jì)有差別，導(dǎo)致從存儲(chǔ)單元讀出錯(cuò)誤或者數(shù)據(jù)采樣鎖存錯(cuò)誤，邏輯1經(jīng)數(shù)據(jù)傳輸通路后為邏輯0，再經(jīng)第一反相器反相翻轉(zhuǎn)為邏輯1，這為第一傳輸通路的結(jié)果。邏輯1經(jīng)第二傳輸通路或非門翻轉(zhuǎn)為邏輯0；至此，二輸入異或門的兩個(gè)輸入不相同，因此，第一處理結(jié)果為邏輯1，三態(tài)反相器輸出高阻Z，且輸出端口為反向輸出，所以最終輸出端輸出結(jié)果為高阻Z。

實(shí)施例二。

如圖2所示，圖2相對(duì)于圖1將一位輸入擴(kuò)展成八位數(shù)據(jù)數(shù)據(jù)輸入，二輸入或非門擴(kuò)展成多輸入或非門，其余構(gòu)件與圖1完全相同，在不限芯片面積的情況下，這可應(yīng)用于可編程存儲(chǔ)器全芯片的數(shù)據(jù)自檢測(cè)。

在這里，假設(shè)Data1所在數(shù)據(jù)存儲(chǔ)單元被地址選中，Data2～8未被地址所選中；相應(yīng)地，則無(wú)Data2～8所在存儲(chǔ)單元存儲(chǔ)邏輯0或者邏輯1Data2～8都為邏輯0。在這里，假設(shè)Data1所在數(shù)據(jù)存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)邏輯1，則Data1為邏輯0。Data1～8經(jīng)第一傳輸通路后，由于受地址譯碼控制，僅data1傳輸至第一反相器輸入端，在數(shù)據(jù)傳輸通路沒(méi)有發(fā)生錯(cuò)誤的情況下，結(jié)果相應(yīng)地也為邏輯0，第一反相器的輸出為邏輯1。對(duì)于第二傳輸通路，Data1～8的或非的輸出結(jié)果為邏輯1；至此，二輸入異或門的兩個(gè)輸入都同為邏輯1，因此，第一處理結(jié)果為邏輯0，三態(tài)反相器使能，且輸出端口為反向輸出，所以最終輸出端輸出結(jié)果為邏輯1。

同樣地，若是在受制造工藝、環(huán)境溫度、工作電壓、噪聲等因素的影響下，數(shù)據(jù)的傳輸出現(xiàn)延遲或者超前，與理論設(shè)計(jì)有差別，導(dǎo)致從存儲(chǔ)單元讀出錯(cuò)誤或者數(shù)據(jù)采樣鎖存錯(cuò)誤。Data1～8經(jīng)第一傳輸通路后，由于受地址譯碼控制，僅Data1傳輸至第一反相器輸入端，且數(shù)據(jù)傳輸通路發(fā)生數(shù)據(jù)傳輸錯(cuò)誤，傳輸結(jié)果為邏輯0，這為第一傳輸通路的結(jié)果。對(duì)于第二傳輸通路Data1～8的或非的輸出結(jié)果為邏輯1；至此，二輸入異或門的兩個(gè)輸入不相同，因此，第一處理結(jié)果為邏輯1，三態(tài)反相器輸出高阻Z，且輸出端口為反向輸出，所以最終輸出端輸出結(jié)果為高阻Z。

當(dāng)然，本發(fā)明還可以有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這種相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明的權(quán)利要求的保護(hù)范圍。