本實(shí)用新型涉及時(shí)序控制電路領(lǐng)域，具體涉及一種鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路。

背景技術(shù)：

鐵電隨機(jī)存取存儲(chǔ)器(Ferroelectric RAM),縮寫為FeRAM或FRAM,類似于SDRAM，是一種隨機(jī)存取存儲(chǔ)器技術(shù)。但因?yàn)樗褂昧艘粚佑需F電性的材料，取代原有的介電質(zhì)，使得它也擁有非揮發(fā)性內(nèi)存的功能。

鐵電隨機(jī)存取存儲(chǔ)器具有不揮發(fā)性和抗輻射性，功耗低，寫操作速度快，可比EEPROM高兩個(gè)數(shù)量級(jí)，寫操作次數(shù)高，可達(dá)100億次，比EEPROM高數(shù)個(gè)數(shù)量級(jí)。FeRAM被認(rèn)為是未來存儲(chǔ)技術(shù)的主流，根據(jù)預(yù)測(cè)，今后若干年內(nèi)可能取代EEPROM，甚至DRAM，SRAM而占據(jù)每年幾百億美元市場(chǎng)，將在非接觸IC卡，移動(dòng)電話，手提計(jì)算機(jī)，嵌入式微處理器，AIR BAG等方面得到廣泛應(yīng)用。這一技術(shù)有巨大的市場(chǎng)價(jià)值。同時(shí)體現(xiàn)了材料、技術(shù)和多種物理效應(yīng)的集成，對(duì)它的研究同時(shí)有著重要的科學(xué)意義。

在采用鐵電隨機(jī)存取存儲(chǔ)器時(shí)，該器件對(duì)于電源的上電、掉電以及重復(fù)上電，都有一定的時(shí)序要求如圖1所示，如果不能滿足相應(yīng)的電源時(shí)序要求，鐵電隨機(jī)存取存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)有可能會(huì)被損壞，且不能正常讀取/寫入。在現(xiàn)有技術(shù)中，使用軟件通過CPU對(duì)鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序進(jìn)行控制。

然而，在使用軟件控制的場(chǎng)合，為了維持在斷電后的時(shí)序控制，必須使用大容量的電容來維持CPU在斷電后工作70ms以上，這樣帶來的弊端是：1.斷電后CPU的復(fù)位時(shí)間變長，2.上電時(shí)，啟動(dòng)時(shí)間變長。對(duì)于復(fù)位時(shí)間、啟動(dòng)時(shí)間有嚴(yán)格控制的產(chǎn)品，如時(shí)間繼電器，直接影響了其基本特性。此外，用于使用的大容量電容體積較大使得實(shí)裝空間增大，不利于在小型化的商品上應(yīng)用。

因此，需要一種新的控制鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序的方案。

在所述背景技術(shù)部分公開的上述信息僅用于加強(qiáng)對(duì)本實(shí)用新型的背景的理解，因此它可以包括不構(gòu)成對(duì)本領(lǐng)域普通技術(shù)人員已知的現(xiàn)有技術(shù)的信息。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型提供一種鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路，進(jìn)而至少在一定程度上克服由于相關(guān)技術(shù)的限制和缺陷而導(dǎo)致的一個(gè)或者多個(gè)問題。

本實(shí)用新型的其他特性和優(yōu)點(diǎn)將通過下面的詳細(xì)描述變得顯然，或部分地通過本實(shí)用新型的實(shí)踐而習(xí)得。

根據(jù)本實(shí)用新型的一實(shí)施方式，公開一種鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路，包括：

主電源、鐵電隨機(jī)存取存儲(chǔ)器的電源、三極管、第一至第三場(chǎng)效應(yīng)管、第一至第九電阻、第一至第四電容、二極管、比較器和基準(zhǔn)電壓輸入端，其中，

主電源、二極管陽極及第一電阻的第一端電性連接；

鐵電隨機(jī)存取存儲(chǔ)器的電源的輸入端、二極管陰極、第一電容的第一端、第三電阻的第一端、第四電阻的第一端、第三電容的第一端、第七電阻的第一端、三極管的發(fā)射極電性連接；

基準(zhǔn)電壓輸入端與比較器的正輸入端電性連接；

第一電阻的第二端、第二電阻的第一端及比較器的負(fù)輸入端電性連接；

比較器的輸出端、第三電阻的第二端、第一場(chǎng)效應(yīng)管的柵極及第二場(chǎng)效應(yīng)管的柵極電性連接；

第一場(chǎng)效應(yīng)管的源極、第二場(chǎng)效應(yīng)管的漏極、第二電容的第一端及第三場(chǎng)效應(yīng)管的柵極電性連接；

第三場(chǎng)效應(yīng)管的漏極與第六電阻的第二端電性連接；

第六電阻的第一端、第三電容的第二端、第七電阻的第二端及第八電阻的第一端電性連接；

第八電阻的第二端與三極管的基極電性連接；

三極管(TR1)的集電極即鐵電隨機(jī)存取存儲(chǔ)器的電源的輸出端、鐵電隨機(jī)存取存儲(chǔ)器的供電端口、第九電阻的第一端及第四電容的第一端電性連接；

第一電容的第二端、第二電阻的第二端、第二場(chǎng)效應(yīng)管的源極、第二電容的第二端、第三場(chǎng)效應(yīng)管的源極、第九電阻的第二端、第4電容的第二端、鐵電隨機(jī)存取存儲(chǔ)器的地端及地線電性連接。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路還包括：對(duì)主電源進(jìn)行分壓采樣，與基準(zhǔn)電壓比較后，通過比較器，輸出電壓狀態(tài)的信號(hào)；當(dāng)主電源是上電狀態(tài)時(shí)，比較器輸出低電平；當(dāng)主電源是掉電狀態(tài)時(shí)，比較器輸出高電平。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述基準(zhǔn)電壓為2.7V。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述三極管為PNP型三極管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第一場(chǎng)效應(yīng)管為耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第一場(chǎng)效應(yīng)管為P溝道耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第二場(chǎng)效應(yīng)管為耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第二場(chǎng)效應(yīng)管為N溝道耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第三場(chǎng)效應(yīng)管為耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第三場(chǎng)效應(yīng)管為N溝道耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一些實(shí)施方式，使用硬件電路進(jìn)行鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制，通過對(duì)主電源的電壓監(jiān)測(cè),識(shí)別出主電源的狀態(tài)(上電/掉電)，進(jìn)而通過延遲控制鐵電隨機(jī)存取存儲(chǔ)器的電源的開/關(guān)，從而實(shí)現(xiàn)鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序要求。由于使用的電容僅需數(shù)uf的小電容，避免了復(fù)位時(shí)間、啟動(dòng)時(shí)間變長的課題，同時(shí)使用小型化的部件使得實(shí)裝空間減小，有利于在小型化的商品上應(yīng)用。

應(yīng)當(dāng)理解的是，以上的一般描述和后文的細(xì)節(jié)描述僅是示例性的，并不能限制本實(shí)用新型。

附圖說明

通過參照附圖詳細(xì)描述其示例實(shí)施例，本實(shí)用新型的上述和其它目標(biāo)、特征及優(yōu)點(diǎn)將變得更加顯而易見。

圖1示出鐵電隨機(jī)存取存儲(chǔ)器對(duì)于電源時(shí)序的要求。

圖2示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路圖。

圖3示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的斷電時(shí)間仿真結(jié)果圖。

圖4示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的電源下降時(shí)間仿真結(jié)果圖。

圖5示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的電源上升時(shí)間仿真結(jié)果圖

具體實(shí)施方式

現(xiàn)在將參考附圖更全面地描述示例實(shí)施方式。然而，示例實(shí)施方式能夠以多種形式實(shí)施，且不應(yīng)被理解為限于在此闡述的范例；相反，提供這些實(shí)施方式使得本實(shí)用新型的描述將更加全面和完整，并將示例實(shí)施方式的構(gòu)思全面地傳達(dá)給本領(lǐng)域的技術(shù)人員。附圖僅為本實(shí)用新型的示意性圖解，并非一定是按比例繪制。

此外，所描述的特征、結(jié)構(gòu)或特性可以以任何合適的方式結(jié)合在一個(gè)或更多實(shí)施方式中。在下面的描述中，提供許多具體細(xì)節(jié)從而給出對(duì)本實(shí)用新型的實(shí)施方式的充分理解。然而，本領(lǐng)域技術(shù)人員將意識(shí)到，可以實(shí)踐本實(shí)用新型的技術(shù)方案而省略所述特定細(xì)節(jié)中的一個(gè)或更多，或者可以采用其它的方法、組元、步驟等。在其它情況下，不詳細(xì)示出或描述公知結(jié)構(gòu)、方法、實(shí)現(xiàn)或者操作以避免喧賓奪主而使得本實(shí)用新型的各方面變得模糊。

附圖中所示的一些方框圖是功能實(shí)體，不一定必須與物理或邏輯上獨(dú)立的實(shí)體相對(duì)應(yīng)?？梢栽谝粋€(gè)或多個(gè)硬件模塊或集成電路中實(shí)現(xiàn)這些功能實(shí)體，或在不同網(wǎng)絡(luò)和/或處理器裝置和/或微控制器裝置中實(shí)現(xiàn)這些功能實(shí)體。

本實(shí)用新型的使用硬件電路進(jìn)行鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制，通過對(duì)主電源vcc的電壓監(jiān)測(cè),識(shí)別出主電源的狀態(tài)(上電/掉電)，進(jìn)而通過延遲控制鐵電隨機(jī)存取存儲(chǔ)器的電源的開/關(guān)，從而實(shí)現(xiàn)鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序要求。由于使用的電容僅需數(shù)uf的小電容，避免了復(fù)位時(shí)間、啟動(dòng)時(shí)間變長的課題，同時(shí)使用小型化的部件使得實(shí)裝空間減小，有利于在小型化的商品上應(yīng)用。

圖1示出常見的鐵電隨機(jī)存取存儲(chǔ)器對(duì)于電源時(shí)序的要求。其中，SDA為數(shù)據(jù)信號(hào)，SCL為時(shí)鐘信號(hào)。各時(shí)序需要滿足的時(shí)間要求如表1所示：

表1

圖2示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路圖。該時(shí)序控制電路可用于對(duì)于復(fù)位時(shí)間、啟動(dòng)時(shí)間有嚴(yán)格控制的產(chǎn)品，如時(shí)間繼電器，但本實(shí)用新型不限于此。

如圖2所示，鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路，包括主電源vcc、鐵電隨機(jī)存取存儲(chǔ)器的電源vdd、三極管TR1、第一至第三場(chǎng)效應(yīng)管MOS1-MOS3、第一至第九電阻R1-R9、第一至第四電容C1-C4、二極管D1、比較器IC1和基準(zhǔn)電壓Vref輸入端，其中，主電源vcc、二極管D1陽極及第一電阻R1的第一端電性連接；鐵電隨機(jī)存取存儲(chǔ)器的電源的輸入端vdd1、二極管D1陰極、第一電容C1的第一端、第三電阻R3的第一端、第四電阻R4的第一端、第三電容C3的第一端、第七電阻R7的第一端、三極管TR1的發(fā)射極電性連接；基準(zhǔn)電壓輸入端Vref與比較器IC1的正輸入端電性連接；第一電阻R1的第二端、第二電阻R2的第一端及比較器IC1的負(fù)輸入端電性連接；比較器IC1的輸出端、第三電阻R3的第二端、第一場(chǎng)效應(yīng)管MOS1的柵極及第二場(chǎng)效應(yīng)管MOS2的柵極電性連接；第一場(chǎng)效應(yīng)管MOS1的源極、第二場(chǎng)效應(yīng)管MOS2的漏極、第二電容C2的第一端及第三場(chǎng)效應(yīng)管MOS3的柵極電性連接；第三場(chǎng)效應(yīng)管MOS3的漏極與第六電阻R6的第二端電性連接；第六電阻R6的第一端、第三電容C3的第二端、第七電阻R7的第二端及第八電阻R8的第一端電性連接；第八電阻R8的第二端與三極管TR1的基極電性連接；三極管TR1的集電極即鐵電隨機(jī)存取存儲(chǔ)器的電源的輸出端vdd2、鐵電隨機(jī)存取存儲(chǔ)器的供電端口vdd port、第九電阻R9的第一端及第四電容C4的第一端電性連接；第一電容C1的第二端、第二電阻R2的第二端、第二場(chǎng)效應(yīng)管MOS2的源極、第二電容C2的第二端、第三場(chǎng)效應(yīng)管MOS3的源極、第九電阻R9的第二端、第4電容C4的第二端、鐵電隨機(jī)存取存儲(chǔ)器的地端及地線電性連接。其中鐵電隨機(jī)存取存儲(chǔ)器的電源vdd通過電源輸出端vdd2插入鐵電隨機(jī)存取存儲(chǔ)器的供電端口vdd port來給鐵電隨機(jī)存取存儲(chǔ)器供電，因此本文中以及附圖中vdd和vdd2都是指代最終供應(yīng)給鐵電隨機(jī)存取存儲(chǔ)器的電源。

下面對(duì)圖2所示的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的工作原理進(jìn)行具體說明。

首先對(duì)主電源vcc進(jìn)行分壓采樣，與基準(zhǔn)電壓Vref比較后，通過比較器IC1，輸出電壓狀態(tài)的信號(hào)；當(dāng)主電源vcc是上電狀態(tài)時(shí)，比較器IC1輸出低電平；當(dāng)主電源vcc是掉電狀態(tài)時(shí)，比較器IC1輸出高電平。

當(dāng)比較器IC1輸出低電平時(shí)第一場(chǎng)效應(yīng)管MOS1導(dǎo)通，第二場(chǎng)效應(yīng)管MOS2截止，通過第四電阻R4來控制第二電容C2的充電速度，R4C2的時(shí)間系數(shù)滿足鐵電隨機(jī)存取存儲(chǔ)器電源時(shí)序的斷電時(shí)間tOFF。

當(dāng)比較器IC1輸出低電平時(shí)第一場(chǎng)效應(yīng)管MOS1導(dǎo)通，第二場(chǎng)效應(yīng)管MOS2截止，通過第六電阻R6來控制第三電容C3的充電速度，R6C3的時(shí)間系數(shù)滿足鐵電隨機(jī)存取存儲(chǔ)器電源時(shí)序的電源上升時(shí)間tr。

當(dāng)比較器IC1輸出高電平時(shí)第二場(chǎng)效應(yīng)管MOS2導(dǎo)通，第一場(chǎng)效應(yīng)管MOS1截止，通過第五電阻R5來控制第二電容C2的放電速度，使得掉電時(shí)，第二場(chǎng)效應(yīng)管MOS2迅速截止，從而第三場(chǎng)效應(yīng)管MOS3截止以及三極管TR1截止,通過R9C4的放電速度率的時(shí)間控制，滿足鐵電隨機(jī)存取存儲(chǔ)器電源時(shí)序的電源下降時(shí)間tf。

上述各電阻的電阻值一般為千歐姆量級(jí)，各電容僅需數(shù)uf的小電容，避免了復(fù)位時(shí)間、啟動(dòng)時(shí)間變長的問題，同時(shí)使用小型化的部件使得實(shí)裝空間減小，有利于在小型化的商品上應(yīng)用。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述基準(zhǔn)電壓Vref為2.7V。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述三極管(TR1)為PNP型三極管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第一場(chǎng)效應(yīng)管MOS1為耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第一場(chǎng)效應(yīng)管MOS1為P溝道耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第二場(chǎng)效應(yīng)管(MOS1)為耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第二場(chǎng)效應(yīng)管(MOS1)為N溝道耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第三場(chǎng)效應(yīng)管(MOS3)為耗盡型場(chǎng)效應(yīng)管。

根據(jù)本實(shí)用新型的一實(shí)施方式，所述第三場(chǎng)效應(yīng)管(MOS3)為N溝道耗盡型場(chǎng)效應(yīng)管。

圖3-5示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的仿真結(jié)果圖。一般而言，鐵電隨機(jī)存取存儲(chǔ)器的電源vdd2在電壓大于等于基準(zhǔn)電壓2.7伏時(shí)即視為高電平，低于200毫伏時(shí)即視為低電平。

圖3示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的斷電時(shí)間tOFF仿真結(jié)果圖，由圖3可以看出，鐵電隨機(jī)存取存儲(chǔ)器的電源由高電平變?yōu)榈碗娖教幖垂鈽?biāo)1(即Cursor 1)處的時(shí)間為11.673367毫秒，而鐵電隨機(jī)存取存儲(chǔ)器的電源由低電平變?yōu)楦唠娖教幖垂鈽?biāo)2(即Cursor 2)處的時(shí)間為66.994975毫秒，兩者間的時(shí)間差Diff(Cursor2-Cursor 1)也就是斷電時(shí)間tOFF為55.321608毫秒，處于表1中所要求的的斷電時(shí)間tOFF的范圍(>＝50毫秒)之內(nèi)。

圖4示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的電源下降時(shí)間tf仿真結(jié)果圖，由圖4可以看出，鐵電隨機(jī)存取存儲(chǔ)器的電源電壓在2.7伏處即光標(biāo)1(即Cursor 1)處的時(shí)間為4.3722871毫秒，而鐵電隨機(jī)存取存儲(chǔ)器的電源由高電平變?yōu)榈碗娖教幖垂鈽?biāo)2(即Cursor 2)處的時(shí)間為11.328881毫秒，兩者間的時(shí)間差Diff(Cursor2-Cursor 1)也就是電源下降時(shí)間tf為6.9565943毫秒，處于表1中所要求的電源下降時(shí)間tf的范圍0.5-50毫秒之內(nèi)。

圖5示出根據(jù)本實(shí)用新型一示例實(shí)施方式的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路的電源上升時(shí)間tr仿真結(jié)果圖，由圖5可以看出，鐵電隨機(jī)存取存儲(chǔ)器的電源由低電平開始上升處即光標(biāo)1(即Cursor 1)處的時(shí)間為61.069282毫秒，而鐵電隨機(jī)存取存儲(chǔ)器的電源由低電平變?yōu)楦唠娖教幖垂鈽?biāo)2(即Cursor 2)處的時(shí)間為63.489149毫秒，兩者間的時(shí)間差Diff(Cursor2-Cursor 1)也就是電源上升時(shí)間tr為2.4198664毫秒，處于表1中所要求的電源上升時(shí)間tr的范圍0.5-50毫秒之內(nèi)。

由上述仿真結(jié)果可以看出，本實(shí)用新型的鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制電路完全能夠滿足鐵電隨機(jī)存取存儲(chǔ)器對(duì)于電源時(shí)序的要求。

通過以上的詳細(xì)描述，本領(lǐng)域的技術(shù)人員易于理解，根據(jù)本實(shí)用新型實(shí)施例的系統(tǒng)和方法具有以下優(yōu)點(diǎn)中的一個(gè)或多個(gè)。

根據(jù)本實(shí)用新型的一些實(shí)施方式，使用硬件電路進(jìn)行鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序控制，通過對(duì)主電源的電壓監(jiān)測(cè),識(shí)別出主電源的狀態(tài)(上電/掉電)，進(jìn)而通過延遲控制鐵電隨機(jī)存取存儲(chǔ)器的電源的開/關(guān)，從而實(shí)現(xiàn)鐵電隨機(jī)存取存儲(chǔ)器的電源時(shí)序要求。由于使用的電容僅需數(shù)uf的小電容，避免了復(fù)位時(shí)間、啟動(dòng)時(shí)間變長的問題，同時(shí)因?yàn)槭褂眯⌒突牟考沟脤?shí)裝空間減小，從而有利于在小型化的商品上應(yīng)用

本領(lǐng)域技術(shù)人員在考慮說明書及實(shí)踐這里公開的發(fā)明后，將容易想到本實(shí)用新型的其它實(shí)施方案。本申請(qǐng)旨在涵蓋本實(shí)用新型的任何變型、用途或者適應(yīng)性變化，這些變型、用途或者適應(yīng)性變化遵循本實(shí)用新型的一般性原理并包括本實(shí)用新型未公開的本技術(shù)領(lǐng)域中的公知常識(shí)或慣用技術(shù)手段。說明書和實(shí)施例僅被視為示例性的，本實(shí)用新型的真正范圍和精神由下面的權(quán)利要求指出。

應(yīng)當(dāng)理解的是，本實(shí)用新型并不局限于上面已經(jīng)描述并在附圖中示出的精確結(jié)構(gòu)，并且可以在不脫離其范圍進(jìn)行各種修改和改變。本實(shí)用新型的范圍僅由所附的權(quán)利要求來限制。