【技術(shù)領(lǐng)域】

本發(fā)明涉及數(shù)據(jù)存儲領(lǐng)域，尤其涉及存儲器接口電路及其控制方法以及包括所述存儲器接口電路的存儲器。

背景技術(shù)：

傳統(tǒng)的動態(tài)隨機(jī)訪問存儲器(dynamicrandomaccessmemory，dram)模塊包括多個插腳(pin)用于從存儲器控制器接收數(shù)據(jù)信號、命令信號、時鐘信號以及時鐘使能(enable)信號。設(shè)計者試圖減少插腳的數(shù)量以減少制造成本。因此，如何在不影響dram的功能的情形下移除或減少dram的一個或多個插腳是非常重要的課題。

技術(shù)實現(xiàn)要素：

本發(fā)明提供存儲器接口電路及其控制方法以及包括所述存儲器接口電路的存儲器?？蓮拇鎯ζ飨到y(tǒng)中移除傳統(tǒng)的時鐘使能信號和時鐘使能插腳，最終制造成本可降低。

本發(fā)明實施例所提供的一種存儲器接口電路包括：

多個接收器，分別用于從存儲器控制器接收一個時鐘信號和多個命令信號；以及

信號檢測器，用于檢測所述存儲器接口電路是否接收到所述時鐘信號并產(chǎn)生檢測結(jié)果來使能或禁能所述多個接收器。

本發(fā)明實施例所提供的一種存儲器系統(tǒng)，包括：

存儲器控制器，用于產(chǎn)生至少一個時鐘信號和多個命令信號；

存儲器模塊，其中，所述存儲器模塊包括：存儲器接口電路和控制電路；

其中，所述存儲器接口電路為本發(fā)明實施例中所提供的存儲器接口電路；

其中，所述控制電路用于從所述存儲器接口電路接收多個輸出信號以訪問所述存儲器模塊中的存儲器陣列。

本發(fā)明實施例所提供的一種存儲器接口電路的控制方法，用于控制本發(fā)明實施例所提供的存儲器接口電路，包括：

檢測所述存儲器接口電路是否接收到所述時鐘信號并產(chǎn)生檢測結(jié)果來使能或禁能所述多個接收器。

如前所述，在本發(fā)明中，檢測所述存儲器接口電路是否從存儲器控制器接收到時鐘信號并產(chǎn)生檢測結(jié)果，所述檢測結(jié)果用于使能或禁能所述存儲器接口電路中的多個接收器。因此，可從存儲器系統(tǒng)中移除傳統(tǒng)的時鐘使能信號和時鐘使能插腳，最終制造成本可降低，且存儲器的設(shè)計可變的更靈活。

【附圖說明】

本發(fā)明可通過閱讀隨后的細(xì)節(jié)描述和參考附圖所舉的實施例被更全面地理解，其中：

圖1為依據(jù)本發(fā)明的一個實施例的存儲器系統(tǒng)100的示意圖。

圖2為依據(jù)本發(fā)明的一個實施例的存儲器接口電路122的示意圖。

圖3依據(jù)本發(fā)明的一個實施例示出了圖2所示的部分信號的時序圖。

圖4為依據(jù)本發(fā)明的一個實施例的存儲器接口電路的控制方法。

【具體實施方式】

在說明書及后續(xù)的權(quán)利要求當(dāng)中使用了某些術(shù)語來指稱特定的組件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名稱來稱呼同一個組件。本文件并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準(zhǔn)則。在接下來的說明書及權(quán)利要求中，術(shù)語“包含”及“包括”為一開放式的用語，故應(yīng)解釋成“包含但不限制于”。此外，“耦接”一詞在此包含直接及間接的電性連接手段。因此，如果一個裝置耦接于另一個裝置，則代表該一個裝置可直接電性連接于該另一個裝置，或通過其它裝置或連接手段間接地電性連接至該另一個裝置。

請參考圖1，其為依據(jù)本發(fā)明的一個實施例的存儲器系統(tǒng)100的示意圖。如圖1所示，存儲器系統(tǒng)100包括存儲器控制器110和存儲器模塊120，存儲器控制器110和存儲器模塊120均由電源電壓vdd供電，其中，存儲器模塊120包括存儲器接口電路122、控制電路124以及存儲器陣列126。在該實施例中，存儲器控制器110和存儲器模塊120通過多個連接線進(jìn)行連接，其中，所述多個連接線用于至少傳輸雙向(bi-directional)數(shù)據(jù)信號dq、雙向數(shù)據(jù)選通信號dqs，多個命令信號cmds以及差分時鐘信號clk。此外，在該實施例中，存儲器系統(tǒng)100為易失性(volatile)存儲器系統(tǒng)，例如，dram系統(tǒng)，也即，存儲器控制器110為dram存儲器控制器，存儲器模塊120為dram存儲器模塊。

當(dāng)存儲器系統(tǒng)100為dram系統(tǒng)，所述控制信號至少包括行地址選通、列地址選通以及寫使能信號。此外，圖1所示的時鐘信號或命令信號可為單向或雙向的。

在存儲器系統(tǒng)100的操作中，存儲器控制器110用于從主機(jī)或處理器接收請求，并至少傳輸數(shù)據(jù)信號dq、數(shù)據(jù)選通信號dqs、多個命令信號cmds以及時鐘信號clk中的一部分來訪問存儲器模塊120。此外，存儲器控制器110可包括相關(guān)的一些電路，例如，地址解碼器、處理電路、讀/寫緩沖器、控制邏輯和仲裁器，來執(zhí)行相應(yīng)的操作。存儲器接口電路122用于從存儲器控制器110接收所述數(shù)據(jù)信號dq、數(shù)據(jù)選通信號dqs、多個命令信號cmds以及時鐘信號clk，并根據(jù)所接收的這些信號選擇性地輸出或不輸出多個輸出信號至控制電路124?？刂齐娐?24可包括讀/寫控制器，行解碼器和列解碼器，且控制電路124用于從存儲器接口電路122接收所述多個輸出信號以訪問存儲器陣列126。

在該實施例中，存儲器系統(tǒng)100不包括傳統(tǒng)的時鐘使能插腳(可標(biāo)記為“cke”)，且存儲器接口電路122用于檢測存儲器接口電路122是否有接收到所述時鐘信號clk以產(chǎn)生檢測結(jié)果來使能(enable)或禁能(disable)存儲器接口電路122中的多個接收器。也即，如果存儲器接口電路122從存儲器控制110接收到所述時鐘信號clk，存儲器接口電路122中的多個接收器被使能以根據(jù)所述多個接收的信號產(chǎn)生所述多個輸出信號給控制電路124；如果存儲器接口電路122未從存儲器控制110接收所述時鐘信號clk或其他任意的時鐘信號，存儲器接口電路122中的多個接收器被禁能，并且控制電路124將不會接收相應(yīng)的信號來訪問存儲器陣列126。

由于本發(fā)明的實施例專注于存儲器接口電路122的設(shè)計，因此本發(fā)明省略了其他元件的細(xì)節(jié)描述。

請參考圖2，其為依據(jù)本發(fā)明的一個實施例的存儲器接口電路122的示意圖。如圖2所示，存儲器接口電路122包括信號檢測器210和多個接收器220_1-220_m。在該實施例中，信號檢測器210將檢測時鐘插腳230上(具體實現(xiàn)中，時鐘插腳230可設(shè)置在存儲器接口電路122內(nèi)部或外部，用于將時鐘信號從存儲器控制器發(fā)送給存儲器接口電路122的接收器220_1，本實施例中時鐘插腳230與接收器220_1相連，然而這僅僅用于舉例，在其他實施例中時鐘插腳124可與220_1-220_m中任意一個相連)的信號來檢測所述存儲器接口電路是否接收到所述時鐘信號，例如，可檢測所述時鐘插腳上的時鐘信號的擺幅(signalswing)是否大于閾值vth，由此產(chǎn)生檢測結(jié)果sd，也即，如果所述信號擺幅大于所述閾值vth，所述檢測結(jié)果sd具有高電壓電平以指示存儲器接口電路122接收到所述時鐘信號；如果所述信號擺幅小于所述閾值vth，所述檢測結(jié)果sd具有低電壓電平以指示存儲器接口電路122未接收所述時鐘信號。當(dāng)然除了檢測時鐘插腳的信號的擺幅之外，也可以檢測所述信號的參數(shù)，例如，電流等，在此不一一列舉。在另一個實施例中，信號檢測器210可包括遲滯比較器以確定所述時鐘信號，例如，如果所述信號擺幅大于第一閾值，信號檢測器210開始產(chǎn)生具有高電壓電平的檢測結(jié)果sd；如果所述信號擺幅小于與所述第一閾值不同的第二閾值，信號檢測器210開始產(chǎn)生具有低電壓電平的檢測結(jié)果sd，作為舉例，假設(shè)遲滯比較器輸出遲滯閾值hys_vth，所述遲滯閾值hys_vth包括高閾值vthh(例如，本實施例所述的第一閾值)和低閾值vthl(例如，本實施例所述的第二閾值)，因此，如果所述信號擺幅大于所述高閾值vthh，信號檢測器210開始產(chǎn)生具有高電壓電平的檢測結(jié)果sd；如果所述信號擺幅小于與所述低閾值vthl，信號檢測器210開始產(chǎn)生具有低電壓電平的檢測結(jié)果sd。

檢測結(jié)果sd用于使能或禁能接收器220_1-220_m。當(dāng)檢測結(jié)果sd指示存儲器接口電路122接收到時鐘信號clk，檢測結(jié)果sd使能接收器220_1-220_m；與此同時，接收器220_1接收時鐘信號clk以產(chǎn)生輸出時鐘信號clk_out至控制電路124，接收器220_2-220_m分別接收命令信號cmd[1]-cmd[n]以分別產(chǎn)生輸出命令信號cmd[1]_out-cmd[n]_out至控制電路124。此外，當(dāng)檢測結(jié)果sd指示存儲器接口電路122未接收時鐘信號clk，檢測結(jié)果sd禁能接收器220_1-220_m，也即，接收器220_1-220_m將不會輸出輸出時鐘信號clk_out以及輸出命令信號cmd[1]_out-cmd[n]_out至控制電路124，也即，控制電路124不會工作并不會訪問存儲器陣列126。

圖3依據(jù)本發(fā)明的一個實施例示出了圖2所示的部分信號的時序圖。需要注意的是，在圖3所示的實施例中，輸出時鐘信號clk_out大致上等于時鐘信號clk，命令信號cmd[1]大致上等于輸出命令信號cmd[1]_out，但是，這并不是對本發(fā)明進(jìn)行限定。在其他實施例中，輸出時鐘信號clk_out和命令信號cmd[1]可根據(jù)存儲器模塊120的邏輯需求而被產(chǎn)生。

圖4為依據(jù)本發(fā)明的一個實施例的存儲器接口電路的控制方法。根據(jù)圖1-圖4以及前面已有的披露，該方法的流程描述如下：

步驟400：流程開始。

步驟402：提供多個接收器分別用于從存儲器控制器接收一個時鐘信號和多個命令信號。

步驟404：檢測存儲器接口電路是否接收到所述時鐘信號，如果檢測結(jié)果為是，流程進(jìn)入步驟406；如果檢測結(jié)果為否，流程進(jìn)入步驟408。

步驟406：使能所述多個接收器。

步驟408：禁能所述多個接收器。

關(guān)于步驟404、步驟406、步驟408的具體實現(xiàn)可以參考前面的存儲器接口電路122的實施例中的相關(guān)描述，在此不進(jìn)行贅述。

綜上所述，在本發(fā)明的存儲器系統(tǒng)中，存儲器接口電路使用信號檢測器來檢測所述存儲器接口電路是否從存儲器控制器接收到時鐘信號并產(chǎn)生檢測結(jié)果，所述檢測結(jié)果用于使能或禁能多個接收器。因此，可從存儲器系統(tǒng)中移除傳統(tǒng)的時鐘使能信號和時鐘使能插腳，最終制造成本可降低，且存儲器的設(shè)計可變的更靈活。

權(quán)利要求書中用以修飾元件的“第一”、“第二”等序數(shù)詞的使用本身未暗示任何優(yōu)先權(quán)、優(yōu)先次序、各元件之間的先后次序、或所執(zhí)行方法的時間次序，而僅用作標(biāo)識來區(qū)分具有相同名稱(具有不同序數(shù)詞)的不同元件。

本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。