本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別是指一種應(yīng)用于NVM高壓放電通路的可校準(zhǔn)控制電路。
背景技術(shù)：
：NVM電路采用高壓來編程或擦除存儲(chǔ)單元信息。高壓放電電路工作原理包括：正電壓(VPOS)類型:如圖1所示，VPOS節(jié)點(diǎn)電壓放電到vgnd,其中偏置電壓BIAS控制電流鏡的電流大小來控制電荷釋放的時(shí)間。負(fù)電壓(VNEG)類型：如圖2所示，VNEG節(jié)點(diǎn)電壓放電到vgnd,其中偏置電壓BIAS控制電流鏡的電流大小來控制電荷釋放的時(shí)間。在NVM中不同的HVmode下，存在不同的負(fù)載，對(duì)應(yīng)的放電的電流大小，在規(guī)定的SPEC內(nèi)，需要放電完全。常規(guī)做法是在一定的偏置電壓下，調(diào)整電流鏡管子的W/L尺寸。在負(fù)載變化很大的場(chǎng)景下，電流鏡管子的尺寸會(huì)相差很大。導(dǎo)致大電流的情況下，管子尺寸需要很大，版圖面積開銷大。技術(shù)實(shí)現(xiàn)要素：本發(fā)明所要解決的技術(shù)問題是提供一種應(yīng)用于NVM高壓放電通路的可校準(zhǔn)控制電路，在放電管尺寸較小的條件下能實(shí)現(xiàn)放電能力的控制。為解決上述問題，本發(fā)明所述的應(yīng)用于NVM高壓放電通路的可校準(zhǔn)控制電路，所述電路包含3個(gè)PMOS及12個(gè)NMOS，第二及第三PMOS串聯(lián)之后與第一PMOS并聯(lián)，并聯(lián)的源端接電源，第一PMOS的漏極與第三PMOS的柵極連接引出BIAS，第二PMOS的柵極為HVEN2_B信號(hào)；第一至第十NMOS逐個(gè)串聯(lián)，第一NMOS的漏極與第三PMOS的漏極相接，第十NMOS的源極接地，第一PMOS的柵極與第一至第十NMOS的柵極全部并聯(lián)形成DISENNEG信號(hào)；第三NMOS的源極與第十二NMOS的漏極連接，第五NMOS的源極與第十二NMOS的源極連接，第十二NMOS的柵極為信號(hào)BDAC<4>；第六NMOS的源極與第十一NMOS的漏極連接，第九NMOS的源極與第十一NMOS的源極連接，第十一NMOS的柵極為信號(hào)BDAC<3>。進(jìn)一步地，所述第一PMOS其柵極W/L為30～45,第二PMOS的柵極W/L為0.42μm/0.12μm,第三PMOS采用W/L倒比管，其W大于1μm，W/L為0.2～0.4，,第一至第十NMOS采用W/L倒比管，W為0.42μm是最小尺寸，W/L為0.2～0.4,第十一及第十二NMOS為控制管，W/L為在10±5％；溝道長(zhǎng)度L為工藝節(jié)點(diǎn)特征尺寸，最小涉及規(guī)則要求的尺寸。進(jìn)一步地，通過MOS管的電流采用不同的柵極寬長(zhǎng)比來控制，其公式為：進(jìn)一步地，或者通過調(diào)節(jié)VGS來控制通過MOS管的電流，對(duì)應(yīng)的就是電流源的偏置電位。不同的高壓模式，所對(duì)應(yīng)的高壓節(jié)點(diǎn)的負(fù)載不同，需要在一定的時(shí)間內(nèi)釋放，需要不同的電流泄放能力；VGS電位控制放電通路的能力；不同的高壓模式，由不同的邏輯功能來控制BDAC<4:3>，從而達(dá)到不同的高壓模式下，不同的BIAS電位。本發(fā)明電路中通過調(diào)節(jié)不同的電壓檔位來實(shí)現(xiàn)不同的偏置電壓，進(jìn)而控制放電通路的電流釋放能力，進(jìn)而可以調(diào)節(jié)放電時(shí)間?？梢栽诜烹姽茏映叽巛^小的條件，通過調(diào)節(jié)偏置電壓來實(shí)現(xiàn)放電能力的控制。附圖說明圖1是高壓放電電路正電壓類型原理示意圖。圖2是高壓放電電路負(fù)電壓類型原理示意圖。圖3是本發(fā)明應(yīng)用于NVM高壓放電通路的可校準(zhǔn)控制電路。具體實(shí)施方式放電通路電流和放電時(shí)間的關(guān)系公式如下：Q＝C*U＝I*T，其中，C代表寄生電容、負(fù)載電容，U代表放電電壓差(例如VPOS-VDDA15，VNEG-VGND15)，I代表電流，T代表放電時(shí)間。電流和管子尺寸W/L和VGS的關(guān)系：公式：控制電流，通過不同的W/L來實(shí)現(xiàn)。也可以通過調(diào)節(jié)VGS，對(duì)應(yīng)的就是電流源的偏置電位?；谏鲜隼碚?，本發(fā)明所述的應(yīng)用于NVM高壓放電通路的可校準(zhǔn)控制電路如圖3所示，所述電路包含3個(gè)PMOS(PM1～PM3，分別對(duì)應(yīng)第一PMOS～第三PMOS)及12個(gè)NMOS(NM1～NM12，分別對(duì)應(yīng)第一NMOS～第十二NMOS)，第二及第三PMOS串聯(lián)之后與第一PMOS并聯(lián)，并聯(lián)的源端接電源，第一PMOS的漏極與第三PMOS的柵極連接引出BIAS，第二PMOS的柵極為HVEN2_B信號(hào)；第一至第十NMOS逐個(gè)串聯(lián)，然后第一NMOS的漏極與第三PMOS的漏極相接，第十NMOS的源極接地，第一PMOS的柵極與第一至第十NMOS的柵極全部并聯(lián)形成DISENNEG信號(hào)；第三NMOS的源極與第十二NMOS的漏極連接，第五NMOS的源極與第十二NMOS的源極連接，第十二NMOS的柵極為信號(hào)BDAC<4>；第六NMOS的源極與第十一NMOS的漏極連接，第九NMOS的源極與第十一NMOS的源極連接，第十一NMOS的柵極為信號(hào)BDAC<3>。為控制電流大小，所述第一PMOS其柵極W/L為30～45,第二PMOS的柵極W/L為0.42μm/0.12μm,第三PMOS采用W/L倒比管，其W大于1μm，W/L為0.2～0.4，,第一至第十NMOS采用W/L倒比管，W為0.42μm是最小尺寸，W/L為0.2～0.4,第十一及第十二NMOS為控制管，W/L為在10±5％；溝道長(zhǎng)度L為工藝節(jié)點(diǎn)特征尺寸，最小涉及規(guī)則要求的尺寸。本實(shí)施例選擇第一PMOS其柵極寬長(zhǎng)比為5μm/0.12μm,第三PMOS的柵極寬長(zhǎng)比為1μm/4μm，第一至第十NMOS的柵極寬長(zhǎng)比為0.42μm/4μm,第十一及第十二NMOS的柵極寬長(zhǎng)比為1μm/0.12μm?；蛘咄ㄟ^調(diào)節(jié)VGS來控制通過MOS管的電流，對(duì)應(yīng)的就是電流源的偏置電位。不同的高壓模式，所對(duì)應(yīng)的高壓節(jié)點(diǎn)的負(fù)載不同，需要在一定的時(shí)間內(nèi)釋放，需要不同的電流泄放能力；VGS電位控制放電通路的能力；不同的高壓模式，由不同的邏輯功能來控制BDAC<4:3>，從而達(dá)到不同的高壓模式下，不同的BIAS電位。功能控制真值表,高壓過程信號(hào):模式BDAC<4:3>DISENNEGHVEN2_BBIASPagemode高壓XX00VpwrSectormode高壓XX00VpwrBulkmode高壓XX00VpwrPagemode放電0011Bias0Sectormode放電1011Bias2Bulkmode放電1111Bias3本發(fā)明電路中通過調(diào)節(jié)不同的電壓檔位來實(shí)現(xiàn)偏置電壓BIAS可以調(diào)整，進(jìn)而控制放電通路的電流釋放能力，進(jìn)而可以調(diào)節(jié)放電時(shí)間。可以在放電管子尺寸較小的條件，通過調(diào)節(jié)偏置電壓來實(shí)現(xiàn)放電能力的控制。以上僅為本發(fā)明的優(yōu)選實(shí)施例，并不用于限定本發(fā)明。對(duì)于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。當(dāng)前第1頁(yè)1 2 3