本發(fā)明涉及存儲器領域，尤其是涉及具有改進的片內端接(on-dietermination，odt)結構的存儲系統(tǒng)、存儲器模塊以及該存儲器模塊的控制方法。

背景技術：

傳統(tǒng)的動態(tài)隨機存取存儲器(dynamicrandomaccessmemory，dram)模塊通常包括片內端接(on-dietermination，odt)用于信號線路的阻抗匹配，通過使用片內端接可以減少信號失真。傳統(tǒng)的片內端接通常連接到諸如接地電壓的參考電壓，然而，這種設計不能優(yōu)化信號質量。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明提供一種存儲系統(tǒng)、存儲器模塊及其控制方法以解決上述問題。

根據(jù)至少一個實施方式，提供了一種存儲系統(tǒng)，包括：存儲器控制器，用于選擇性地生成至少時鐘信號和反向時鐘信號；以及存儲器模塊，耦接到所述存儲器控制器，其中所述存儲器模塊從所述存儲器控制器接收至少所述時鐘信號和所述反向時鐘信號，所述存儲器模塊包括：第一終端電阻，所述第一終端電阻的第一節(jié)點用于接收所述時鐘信號；第二終端電阻，所述第二終端電阻的第一節(jié)點用于接收所述反向時鐘信號；以及開關模塊，耦接在所述第一終端電阻和所述第二終端電阻之間，用于將所述第二終端電阻的第二節(jié)點與所述第一終端電阻的第二節(jié)點選擇性地連接或斷開。

根據(jù)至少一個實施方式，提供了一種存儲器模塊，包括：存儲器接口電路，用于從存儲器控制器接收至少時鐘信號和反向時鐘信號，所述存儲器接口電路包括：第一終端電阻，所述第一終端電阻的第一節(jié)點用于接收所述時鐘信號；第二終端電阻，所述第二終端電阻的第一節(jié)點用于接收所述反向時鐘信號；以及開關模塊，耦接在所述第一終端電阻和所述第二終端電阻之間，用于將所述第二終端電阻的第二節(jié)點與所述第一終端電阻的第二節(jié)點選擇性地連接或斷開。

根據(jù)至少一個實施方式，提供了一種存儲器模塊的控制方法，其中存儲器模塊包括第一終端電阻和第二終端電阻，所述控制方法包括如下步驟：在所述第一終端電阻的第一節(jié)點接收所述時鐘信號；在所述第二終端電阻的第一節(jié)點接收所述反向時鐘信號；以及將所述第二終端電阻的第二節(jié)點與所述第一終端電阻的第二節(jié)點選擇性地連接或斷開。

通過本發(fā)明，允許時鐘信號經(jīng)由開關模塊連接片內的反向時鐘信號，使得阻抗匹配可以更準確，信號反射可以降低從而提高信號的完整性。

在閱讀各個附圖中例示的優(yōu)選實施例的如下詳細描述之后，本發(fā)明的這些和其他目的對本領域技術人員來說無疑將變得顯而易見。

附圖說明

圖1是根據(jù)本發(fā)明的實施方式例示存儲系統(tǒng)的圖示。

圖2是根據(jù)本發(fā)明的實施方式例示存儲系統(tǒng)的片內端接設計的圖示。

圖3示出了兩個終端電阻通過開關模塊彼此連接的圖示。

圖4示出了兩個終端電阻處于開放狀態(tài)的圖示。

圖5是根據(jù)本發(fā)明的實施方式的存儲系統(tǒng)的信號時序圖。

圖6是根據(jù)本發(fā)明的另一實施方式的存儲系統(tǒng)的信號時序圖。

具體實施方式

請參考圖1，圖1是根據(jù)本發(fā)明的實施方式例示存儲系統(tǒng)100的圖示。如圖1所示，存儲系統(tǒng)100包括存儲器控制器110和由電源電壓vdd供電的存儲器模塊120，存儲器模塊120包括存儲器接口電路122、控制電路124和存儲器陣列(memoryarray)126。在這個實施方式中，存儲器控制器110和存儲器模塊120通過多個連接線(connectionline)連接，連接線用于傳輸多個雙向數(shù)據(jù)信號dq、寫時鐘信號wck、反向寫時鐘信號(invertedwriteclocksignal)wckb、多個指令信號cmd、時鐘信號clk、反向時鐘信號ckb。在其他實施方式中，寫時鐘信號wck和時鐘信號clk可以統(tǒng)稱為時鐘信號，例如可稱為第一時鐘信號和第二時鐘信號等，反向寫時鐘信號wckb和反向時鐘信號ckb可以統(tǒng)稱為反向時鐘信號，例如可稱為第一反向時鐘信號和第二反向時鐘信號等。在這個實施方式中，存儲系統(tǒng)100是例如dram系統(tǒng)的易失性存儲系統(tǒng)，存儲器控制器110是dram存儲器控制器，存儲器模塊120是dram存儲器模塊。

存儲系統(tǒng)100由dram系統(tǒng)實現(xiàn)，指令信號cmd可以包括至少一個行地址選通信號(rowaddressstrobe)、列地址選通信號(columnaddressstrobe)和寫使能信號。此外，寫時鐘信號wck和反向寫時鐘信號wckb被設置為用于在存儲器模塊120中鎖存數(shù)據(jù)信號dq，時鐘信號clk和反向時鐘信號clkb被設置為用于在存儲器模塊120中鎖存指令信號cmd，寫時鐘信號wck的頻率大于或等于時鐘信號clk的頻率。例如，存儲器模塊120可以使用寫時鐘信號wck和反向寫時鐘信號wckb，來采樣和存儲數(shù)據(jù)信號dq用于后續(xù)的信號處理，存儲器模塊120可以使用時鐘信號clk和反向時鐘信號clkb來采樣和存儲指令信號cmd用于后續(xù)的信號處理。

在存儲系統(tǒng)100的操作中，存儲器控制器110被設置為從主機或處理器接收請求，并傳輸數(shù)據(jù)信號dq、指令信號cmd、寫時鐘信號wck、反向寫時鐘信號wckb、時鐘信號clk、反向時鐘信號ckb的至少一部分以存取存儲器模塊120。此外，存儲器控制器110可以包括相關電路，例如地址譯碼器、處理電路、寫/讀緩沖器、控制邏輯和仲裁器(arbiter)，以執(zhí)行相關操作。存儲器接口電路122包括多個焊墊/引腳以及相關接收電路，存儲器接口電路122被設置為從存儲器控制器110接收數(shù)據(jù)信號dq、指令信號cmd、寫時鐘信號wck、反向寫時鐘信號wckb、時鐘信號clk、反向時鐘信號ckb，并選擇性地輸出接收的信號至控制電路124?？刂齐娐?24可以包括讀/寫控制器、行譯碼器和列譯碼器，控制電路124被設置為從存儲器接口電路122接收信號以存取存儲器陣列126。

由于本發(fā)明的實施方式著重于片內端接(on-dietermination，odt)的連接，因而省略了其他元件的詳細描述。

請參考圖2，圖2是根據(jù)本發(fā)明的實施方式例示存儲系統(tǒng)100的片內端接設計的圖示。如圖2所示，存儲器模塊120內的存儲器接口電路122包括兩個終端電阻(terminationresistor)odt1和odt2(也稱為第一終端電阻和第二終端電阻)，還包括開關模塊(switchmodule)222，兩個終端電阻odt1和odt2用于連接線的阻抗匹配，開關模塊222將終端電阻odt1和終端電阻odt2選擇性地連接或斷開。終端電阻odt1的第一節(jié)點(或者焊墊n1)接收寫時鐘信號wck，終端電阻odt2的第一節(jié)點接收(或者焊墊n2)反向寫時鐘信號wckb，開關模塊222耦接在終端電阻odt1的第二節(jié)點和終端電阻odt2的第二節(jié)點之間。在這個實施方式中，當存儲器控制器110發(fā)送在指令操作期間需要使用寫時鐘信號wck和反向寫時鐘信號wckb的指令信號，如讀取指令、寫指令或偽寫(maskedwrite)指令，存儲器模塊120的控制電路124參照接收到的指令信號以開啟的片內端接的操作，開關模塊222由諸如控制電路124的電路控制，使得終端電阻odt1連接到終端電阻odt2，如圖3所示，并且寫時鐘信號wck通過終端電阻odt1和odt2連接到反向寫時鐘信號wckb，即在焊墊n1和n2之間通過兩個終端電阻odt1和odt2以及開關模塊形成電流路徑。其中圖3示出了兩個終端電阻通過開關模塊彼此連接的圖示。在這個實施方式中，兩個終端電阻odt1和odt2可以由金屬氧化物半導體(metal-oxidesemiconductor，mos)、金屬導線、多晶硅或者其電阻值可以被校準/調整的其他合適電阻實現(xiàn)，此時兩個終端電阻odt1和odt2并不直接連接到任何偏置電壓(例如接地電壓或電源電壓)。詳細地，當寫時鐘信號wck為高電壓電平并且反向寫時鐘信號wckb為低電壓電平時，電流從驅動器201、通道(channel)210_1(也稱為第一通道)、焊墊n1、兩個終端電阻odt1和odt2、焊墊n2、通道210_2(也稱為第二通道)流向驅動器202；當寫時鐘信號wck為低電壓電平并且反向寫時鐘信號wckb為高電壓電平時，電流從驅動器202、通道210_2、焊墊n2、兩個終端電阻odt1和odt2、焊墊n1、通道210_1流向驅動器201。在這個實施方式中，通道210_1和210_2可以是封裝或印刷電路板(printedcircuitboard，pcb)上的傳輸線。

通過利用圖3所示的片內端接連接，阻抗匹配可以更加準確，并且可以降低信號反射來提高信號的完整性。

當存儲器控制器110不發(fā)送指令信號至存儲器模塊120，或者存儲器控制器110發(fā)送在指令操作期間不需要使用寫時鐘信號wck和反向寫時鐘信號wckb的指令信號時，存儲器模塊120的控制電路124可以關閉片內端接的操作，開關模塊122由諸如控制電路124的電路控制，以斷開終端電阻odt1和odt2的連接，使得每個終端電阻odt1和odt2的第二節(jié)點如圖4所示處于開放狀態(tài)(openstate)。圖4示出了兩個終端電阻處于開放狀態(tài)的圖示。

此外，圖1所示的存儲器接口電路122通常包括多個緩沖器(圖中未顯示)以從存儲器控制器110接收信號，其中緩沖器可以被控制為將接收到的信號輸出至控制電路124或者不將接收到的信號輸出至控制電路124。一般來說，當緩沖器被控制為從關閉狀態(tài)到開啟狀態(tài)時，會產(chǎn)生毛刺或假信號(glitch)并且緩沖器會輸出不穩(wěn)定的信號或不恰當?shù)男盘?。為了解決這個問題，當存儲器控制器110不發(fā)送指令信號至存儲器模塊120或者存儲器控制器110發(fā)送在指令操作期間不需要使用寫時鐘信號wck和反向寫時鐘信號wckb的指令信號時，通道210_1和通道210_2(或焊墊n1和n2)被控制為具有固定的差分電壓電平，以節(jié)省功耗和改善信號質量/準確性。例如，驅動器201可以拉升通道210_1和焊墊n1的電壓電平，而驅動器202可拉低通道210_2和焊墊n2的電壓電平；或者驅動器201可以拉低通道210_1和焊墊n1的電壓電平，而驅動器202可拉升通道210_2和焊墊n2的電壓電平。

此外，圖2所示的終端電阻的數(shù)量僅為例示之用，不用于限制本發(fā)明。只要存儲器模塊120具有至少一個終端電阻以允許寫時鐘信號wck經(jīng)由開關模塊222連接到反向寫時鐘信號wckb，可以根據(jù)設計需求的考慮來確定存儲器模塊120內終端電阻的數(shù)量。

請參考圖5，圖5是根據(jù)本發(fā)明的實施方式的存儲系統(tǒng)100的信號時序圖。如圖5所示，最初當存儲器控制器110不發(fā)送指令信號至存儲器模塊120或者存儲器控制器110發(fā)送在指令操作期間(即圖5所示的“nop”)不需要使用寫時鐘信號wck和反向寫時鐘信號wckb的指令信號時，片內端接的操作被關閉并且開關模塊222切斷，對應于寫時鐘信號wck的通道210_1和焊墊n1處于低電壓電平，對應于反向寫時鐘信號wckb的通道210_2和焊墊n2處于高電壓電平。接著，當存儲器控制器110從主機或處理器接收到請求將數(shù)據(jù)寫入存儲器模塊120時，存儲器控制器110發(fā)送寫指令至存儲器模塊120。接收到寫指令(write)后，存儲器模塊120開啟片內端接的操作，并且開關模塊222接通以將終端電阻odt1和odt2彼此連接。然后，存儲器控制器110使能寫時鐘信號wck和反向寫時鐘信號wckb(即，寫時鐘信號wck以及反向寫時鐘信號wckb開始高低電平切換)，并且來自存儲器控制器110的數(shù)據(jù)(data)通過寫時鐘信號wck和反向寫時鐘信號wckb被寫入至存儲器模塊120。在數(shù)據(jù)被成功寫入至存儲器模塊120后，存儲器控制器110停止輸出寫時鐘信號wck和反向寫時鐘信號wckb，存儲器控制器110控制對應于寫時鐘信號wck的通道210_1和焊墊n1位于低電壓電平，存儲器控制器110控制對應于反向寫時鐘信號wckb的通道210_2和焊墊n2位于高電壓電平。然后，存儲器模塊120關閉片內端接的操作，并且開關模塊222切斷以斷開終端電阻odt1和odt2的連接。

請參考圖6，圖6是根據(jù)本發(fā)明的另一實施方式的存儲系統(tǒng)100的信號時序圖。如圖6所示，最初當存儲器控制器110不發(fā)送指令信號至存儲器模塊120或者存儲器控制器110發(fā)送在指令操作期間(即圖6所示的“nop”)不需要使用寫時鐘信號wck和反向寫時鐘信號wckb的指令信號時，片內端接的操作被關閉并且開關模塊222切斷，對應于寫時鐘信號wck的通道210_1和焊墊n1處于低電壓電平，對應于反向寫時鐘信號wckb的通道210_2和焊墊n2處于高電壓電平。接著，當存儲器控制器110從主機或處理器接收到請求從存儲器模塊120讀取數(shù)據(jù)時，存儲器控制器110發(fā)送讀取指令(read)至存儲器模塊120。接收到讀取指令后，存儲器模塊120開啟片內端接的操作，并且開關模塊222接通以將終端電阻odt1和odt2彼此連接。然后，存儲器控制器110使能寫時鐘信號wck和反向寫時鐘信號wckb(即，寫時鐘信號wck以及反向寫時鐘信號wckb開始高低電平切換)，并且通過寫時鐘信號wck和反向寫時鐘信號wckb從存儲器陣列126中讀取數(shù)據(jù)。在存儲器控制器110成功讀取數(shù)據(jù)后，存儲器控制器110停止輸出寫時鐘信號wck和反向寫時鐘信號wckb，存儲器控制器110控制對應于寫時鐘信號wck的通道210_1和焊墊n1位于低電壓電平，存儲器控制器110控制對應于反向寫時鐘信號wckb的通道210_2和焊墊n2位于高電壓電平。然后，存儲器模塊120關閉片內端接的操作，并且開關模塊222切斷以斷開終端電阻odt1和odt2的連接。

簡言之，在本發(fā)明的片內端接的結構中，允許時鐘信號經(jīng)由開關模塊連接片內的反向時鐘信號。因此，阻抗匹配可以更準確，信號反射可以降低從而提高信號的完整性。

本領域技術人員將可以明白，在不背離本發(fā)明的教導的情況下，可以對本發(fā)明的實施方式進行各種修改和變形。說明書和示例僅僅被視為示例性的，本發(fā)明的范圍由所附權利要求和其等同物限定。