本發(fā)明涉及半導體技術領域，具體涉及一種提高芯片同測數(shù)的方法。

背景技術：

隨著電路集成度的提高、電路的復雜度提高，自動測試設備的測試成本越來越高。另外由于自動測試設備測試環(huán)境的約束、高速混合信號的自動測試設備將越來越難實現(xiàn)，而且芯片中大量信號也不可能全部通過pad引出給自動測試設備進行測試。

bist電路可用于提供自我測試功能，以此降低芯片測試對自動測試設備的依賴程度，具有降低測試成本，提高錯誤覆蓋率，縮短測試時間，獨立測試的優(yōu)點，

目前已知的bist電路在測試過程中建立在芯片上，測試完成之后再去掉bist電路部分，如附圖1所示；這種bist電路具有以下缺陷：(1)bist電路需要占用額外的芯片面積，從而導致芯片面積的增加，造成生產成本和工藝的浪費；(2)建立在芯片上的bist電路，只能針對相應的芯片進行測試，無法與其他芯片進行連接，因此無法實現(xiàn)多芯片同時測試，不能有效地節(jié)省測試時間。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種提高芯片同測數(shù)的方法，可以實現(xiàn)多芯片同測，不增加額外的芯片面積，對被測芯片中大容量存儲區(qū)進行全覆蓋的測試，并提高測試覆蓋率。

為了實現(xiàn)上述目的，本發(fā)明采用如下技術方案：一種提高芯片同測數(shù)的方法，其中，包括以下步驟：

(1)在芯片之間的劃片槽空隙處，放置bist電路，所述bist電路左右兩端各有一個電路pad，用于放置bist電路與自動測試設備的交互接口，所述bist電路和自動測試設備之間通過所述交互接口發(fā)送指令接收數(shù)據(jù)；

(2)將bist電路通過數(shù)據(jù)總線與周邊芯片連接；每一個被測芯片在bist電路中對應一個獨立的控制單元，控制單元包括行地址寄存器、列地址寄存器和數(shù)據(jù)寄存器，所述控制單元中列地址寄存器與被測芯片中的列地址連接，行地址寄存器與被測芯片中的行地址連接，數(shù)據(jù)寄存器與芯片數(shù)據(jù)連接；

(3)自動測試設備通過上述交互接口向bist電路發(fā)送控制信號，選中連接的多個被測芯片，通過上述控制單元進行多芯片同時測試；

(4)bist電路將測試結果和數(shù)據(jù)寄存器狀態(tài)反饋給自動測試設備，自動測試設備根據(jù)測試結果和數(shù)據(jù)寄存器確定每一個測試芯片的pass/fail情況以及芯片內部的失效模式與位置，以此實現(xiàn)多芯片同測；

(5)測試完畢后，在硅片切割挑片時，將bist電路從劃片槽中去除，既不占用芯片面積，也不會造成電路信息外漏。

進一步地，測試時控制單元中列地址寄存器數(shù)據(jù)不斷累加，達到最高位時進位到行地址寄存器，以此實現(xiàn)對被測芯片的全遍歷。

進一步地，所述bist電路控制單元中行地址寄存器連接ymask寄存器，列地址寄存器連接xmask寄存器，測試過程中，通過ymask寄存器和xmask寄存器將行地址寄存器和列地址寄存器進行相關位的屏蔽，然后將行地址寄存器和列地址寄存器進行邏輯運算決定數(shù)據(jù)寄存器的翻轉，以此實現(xiàn)不同圖形的測試向量。

進一步地，所述邏輯運算為異或、與、非中的一種。

進一步地，ymask屏蔽出y0，xmask屏蔽出x0，當x0與y0異或為1時數(shù)據(jù)翻轉，對被測芯片進行棋盤格圖形的測試。

進一步地，ymask屏蔽出最小位數(shù)的y數(shù)據(jù)，xmask屏蔽出最小位數(shù)的x數(shù)據(jù),當x＝y(tǒng)時數(shù)據(jù)翻轉，對被測芯片進行對角線圖形的測試。

進一步地，測試過程中，與bist電路連接的所有被測芯片的測試參數(shù)相同。

進一步地，測試完畢后，自動測試設備根據(jù)測試結果和數(shù)據(jù)寄存器，將與bist電路連接的測試芯片的測試結果壓縮為一個文件，解壓之后得到每個芯片的測試數(shù)據(jù)。

進一步地，測試完畢后，自動測試設備根據(jù)測試結果和數(shù)據(jù)寄存器，將測試結果為fail的芯片壓縮到一個芯片的bin中。

本發(fā)明的有益效果為：將bist電路設置在劃片槽空隙處，使用完畢之后在切割挑片時劃去，既不占用芯片面積，也不會造成電路信息外漏；bist電路通過數(shù)據(jù)總線和多個芯片連接，針對每個芯片建立一個獨立的控制單元，可以實現(xiàn)多芯片同測；bist電路通過相關測試圖形的測試，既能實現(xiàn)對被測芯片中大容量存儲器進行全覆蓋的測試，提高測試覆蓋率，同時由于無需通過io輸出，可以在內部高速狀況下對存儲器進行測試。

附圖說明

圖1為bist電路設置在芯片上的示意圖。

圖2為本發(fā)明bist連接示意圖。

圖3為本發(fā)明bist邏輯示意圖。

圖中：1芯片，2數(shù)據(jù)總線，3電路pad。

具體實施方式

為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面結合附圖對本發(fā)明的具體實施方式做進一步的詳細說明。

一種提高芯片同測數(shù)的方法，主要創(chuàng)新點體現(xiàn)在(1)利用劃片槽的位置建立bist電路，測試完畢之后在硅片切割挑片環(huán)節(jié)，劃去bist電路，既不占用芯片面積，也不會造成電路信息外漏；(2)bist電路通過內部數(shù)據(jù)總線和多個芯片連接，并在bist電路中針對每個芯片設置獨立的測試控制單元，實現(xiàn)多芯片同測；(3)對芯片進行相關的測試圖形的測試，實現(xiàn)對被測芯片中大容量存儲器進行全覆蓋的測試、提高測試覆蓋率，同時由于無需通過io輸出，因此可以在內部高速狀況下對存儲器進行測試。

一種提高芯片同測數(shù)的方法，具體步驟為：

(1)在芯片之間的劃片槽空隙處，放置bist電路，如圖2所示，bist電路左右兩端各有一個電路pad，bist電路與自動測試設備的交互接口則可以通過放在劃片槽中的電路pad放入一個串行交互接口來發(fā)送指令接收數(shù)據(jù)。

(2)將bist電路通過數(shù)據(jù)總線與周邊芯片連接，由于是通過內部的數(shù)據(jù)總線2連接無需通過芯片外圍接口的串行接口，因此可以盡可能地增加并行數(shù)據(jù)線以此來提高測試交互速度。每一個被測芯片在bist電路中對應一個獨立的控制單元，控制單元包括行地址寄存器、列地址寄存器和數(shù)據(jù)寄存器，如圖3所示，控制單元中列地址寄存器與被測芯片中的列地址連接，行地址寄存器與被測芯片中的行地址連接，數(shù)據(jù)寄存器與芯片數(shù)據(jù)連接；測試時列地址寄存器數(shù)據(jù)不斷累加，到達最高位時進位到行地址寄存器，以此可以實現(xiàn)對被測存儲單元的全遍歷。同時通過ymask寄存器和xmask寄存器將行地址寄存器和列地址寄存器進行相關位的屏蔽，然后將行地址寄存器和列地址寄存器進行邏輯運算如異或、與非等操作，決定數(shù)據(jù)寄存器的翻轉，以此實現(xiàn)不同圖形的測試向量。

在行地址寄存器和列地址寄存器進行邏輯運算過程中，若ymask屏蔽出y0xmask屏蔽出x0，當x0與y0異或為1時數(shù)據(jù)翻轉，就可以實現(xiàn)棋盤格圖形的測試；若xymask屏蔽出最小位數(shù)的xy數(shù)據(jù)，當x＝y(tǒng)時數(shù)據(jù)翻轉，就可以實現(xiàn)對角線圖形的測試。

(3)自動測試設備向bist電路發(fā)送控制信號，選中連接的多個被測芯片，通過獨立的控制單元同時進行多芯片測試；在芯片測試過程中，每個芯片按照相關的測試圖形進行測試，由于是將多個芯片通過bist電路組合在一起，因此自動測試設備必須將多個芯片當成一個芯片處理，保持其測試參數(shù)相同。

(4)bist電路將測試結果和數(shù)據(jù)寄存器狀態(tài)反饋給自動測試設備，自動測試設備根據(jù)測試結果和數(shù)據(jù)寄存器確定每一個測試芯片的pass/fail情況以及芯片內部的失效模式與位置，以此實現(xiàn)多芯片同測。

自動測試設備根據(jù)測試結果和數(shù)據(jù)寄存器，將與bist電路連接的測試芯片的測試結果壓縮為一個文件，解壓之后得到每個芯片的測試數(shù)據(jù)，同時將測試結果為fail的芯片壓縮到一個芯片的bin中，解壓之后可以具體分析芯片fail的原因。

(5)測試完畢后，在硅片切割挑片時，將bist電路從劃片槽中劃去，既不占用原產品面積而且也不會造成電路信息外漏。

以上所述僅為本發(fā)明的優(yōu)選實施例，所述實施例并非用于限制本發(fā)明的專利保護范圍，因此凡是運用本發(fā)明的說明書及附圖內容所作的等同結構變化，同理均應包含在本發(fā)明所附權利要求的保護范圍內。