本發(fā)明屬于電路技術(shù)領(lǐng)域，尤其涉及一種新型8tsram單元電路系統(tǒng)。

背景技術(shù)：

隨機(jī)靜態(tài)存儲器（sram）是soc系統(tǒng)中非常重要的一部分，傳統(tǒng)的6管單元由于讀寫操作的可靠性問題決定了其最低工作電壓很難跟隨著制造工藝的前進(jìn)而繼續(xù)縮減下去。

傳統(tǒng)的6tsram存儲單元：mp1、mn1與mp2、mn2兩個(gè)反相器組成鎖存器，外部寫入的數(shù)據(jù)存儲在q或qb，mn3、mn4為開關(guān)管，wl為字線，bl、blb為位線。寫操作時(shí)：如果對q（原狀態(tài)為“1”）寫入“0”，首先位線bl與blb預(yù)充電至“1”，然后根據(jù)要寫入的數(shù)據(jù)類型將bl與blb分別被置為“0”與“1”；再將字線wl置為“1”，使得mn3、mn4兩個(gè)開關(guān)管導(dǎo)通；q端從“1”變“0”，qb從“0”變?yōu)椤?”，寫操作結(jié)束。讀操作時(shí)（假設(shè)q端存“0”）：首先bl、blb被預(yù)充電到“1”；字線wl拉高為“1”，mn3、mn4兩個(gè)開關(guān)管導(dǎo)通，blb保持“1”態(tài)，bl慢慢被拉低至“0”，靈敏放大器將bl、blb之間電壓差放大并將存儲單元的“0”態(tài)讀出。

由于器件尺寸不斷縮小與器件工作電壓的不斷降低，使得傳統(tǒng)的6tsram單元在穩(wěn)定性上面臨更大的挑戰(zhàn)。隨著工作電壓的降低，由于傳輸管mn3與mn4的驅(qū)動力的降低以及mp1、mn1（或者mp2、mn2）組成的反相器的電壓翻轉(zhuǎn)點(diǎn)的降低，使得傳統(tǒng)的6tsram存儲單元的寫入數(shù)據(jù)的能力嚴(yán)重下降；而vdd的下降，靜態(tài)噪聲容限（snm）也會隨之下降。

綜上所述，現(xiàn)有技術(shù)存在的問題是：

傳統(tǒng)的6tsram存儲單元，由于受到soc不斷降低功耗的要求驅(qū)使，隨著最低工作電壓逐步減小，mp1、mn1（或者mp2、mn2）組成的反相器的電壓翻轉(zhuǎn)點(diǎn)的降低，存儲單元難以被寫入數(shù)據(jù)或?qū)懭霐?shù)據(jù)失敗，而且隨著vdd的下降，靜態(tài)噪聲容限也跟著下降，存儲單元的穩(wěn)定性在低電壓條件下受到威脅。

技術(shù)實(shí)現(xiàn)要素：

針對現(xiàn)有技術(shù)存在的問題，本發(fā)明提供了一種新型8tsram單元電路系統(tǒng)。

本發(fā)明是這樣實(shí)現(xiàn)的，一種新型8tsram單元電路系統(tǒng)，采用讀數(shù)據(jù)的字線、寫數(shù)據(jù)的字線各自分開，以及讀數(shù)據(jù)的位線、寫數(shù)據(jù)的位線各自分開的電路架構(gòu)，并且在第二個(gè)反相器的輸出端與第一個(gè)反相器的輸入端之間插入一個(gè)自鎖數(shù)據(jù)使能管來控制寫入數(shù)據(jù)動作。

進(jìn)一步，所述新型8tsram單元電路系統(tǒng)包括：

一個(gè)寫輸入傳輸管mns，一端連接wbl，另一端連接iv1的輸入端與mnl的源極（或漏極）。用于接收來自控制寫入數(shù)據(jù)的字線信號wwl/wwlb，當(dāng)需要寫入數(shù)據(jù)時(shí)，wwl=1，mns導(dǎo)通，這時(shí)將wbl的數(shù)據(jù)寫入q端；

一個(gè)數(shù)據(jù)自鎖使能管mnl，一端與mns的漏極（或源極），另一端連接iv2的輸出端。用于接收來自控制寫入數(shù)據(jù)的字線信號wwlb，當(dāng)需要寫入數(shù)據(jù)時(shí)，wwlb=0，mnl關(guān)閉，當(dāng)wwlb=1時(shí)，mnl導(dǎo)通，將數(shù)據(jù)鎖存?。?/p>

兩個(gè)反相器iv1與iv2，其中iv1是由mp1與mn2組成反相器，其輸出端連接iv2的輸入端與mn3的柵極；iv2是由mp2與mn2組成反相器，其輸入端連接iv1的輸出端與mn3的柵極，輸出端連接mnl的漏極（或源極）用與鎖存數(shù)據(jù)；

兩個(gè)串聯(lián)的nmos管mn3與mn4，其中mn3柵極接iv1的輸出端，漏極接mn4的源極；mn4的柵極接rwl，源極接rbl。用于讀出存儲的數(shù)據(jù)。

進(jìn)一步，所述寫輸入傳輸管寫輸入傳輸管或?yàn)閙ps；所述數(shù)據(jù)自鎖使能管或mpl。

進(jìn)一步，所述兩個(gè)反相器包括inv1、inv2；inv1為由mp1與mn1組成的反相器inv1，inv2由mp2與mn2組成反相器，inv1、inv2均用來鎖存數(shù)據(jù)。

進(jìn)一步，兩個(gè)串聯(lián)的nmos管包括：

mn3：用于讀取數(shù)據(jù)，柵極連接qb，如果qb為“1”mn3導(dǎo)通，如果qb為“0”，mn3關(guān)斷；

mn4：用于讀取數(shù)據(jù)，柵極連接讀數(shù)據(jù)字線rwl，讀取數(shù)據(jù)時(shí)，rwl=1，mn3導(dǎo)通，讀取數(shù)據(jù)位線rbl將存儲單元存儲的信息送至靈敏放大器。

本發(fā)明的優(yōu)點(diǎn)及積極效果為：

本發(fā)明可以使得sram在超低電壓下（0.4v以上）工作且保持良好的可靠性。

本發(fā)明解決了在電源電壓較低（vdd電壓低至0.4v）的條件下實(shí)現(xiàn)正確的數(shù)據(jù)寫入，減少讀取數(shù)據(jù)時(shí)對所存儲數(shù)據(jù)的干擾；與現(xiàn)有技術(shù)相比，提升存儲單元的靜態(tài)噪聲容限10%以上。

附圖說明

圖1是本發(fā)明實(shí)施例提供的新型8tsram單元電路系統(tǒng)示意圖。

圖2是本發(fā)明實(shí)施例提供的新型8tsram單元電路系統(tǒng)第二示意圖。

圖3是本發(fā)明實(shí)施例提供的新型8tsram單元電路系統(tǒng)第三示意圖。

圖4是本發(fā)明實(shí)施例提供的新型8tsram單元電路系統(tǒng)第四示意圖。

圖5是本發(fā)明實(shí)施例提供的新型8tsram存儲單元寫操作波形圖。

圖6是本發(fā)明實(shí)施例提供的新型8tsram存儲單元讀操作波形圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

下面結(jié)合附圖對本發(fā)明的應(yīng)用原理作詳細(xì)描述。

如圖1至圖4所示，本發(fā)明實(shí)施例提供的新型8tsram單元電路系統(tǒng)采用讀數(shù)據(jù)的字線、寫數(shù)據(jù)的字線各自分開，以及讀數(shù)據(jù)的位線、寫數(shù)據(jù)的位線各自分開的電路架構(gòu)，并且在第二個(gè)反相器的輸出端與第一個(gè)反相器的輸入端之間插入一個(gè)自鎖數(shù)據(jù)使能管來控制寫入數(shù)據(jù)動作。

本發(fā)明實(shí)施例提供的新型8tsram單元電路系統(tǒng)包含一個(gè)寫輸入傳輸管mns(或mps)，一個(gè)數(shù)據(jù)自鎖使能管mnl(或mpl)、兩個(gè)反相器（mp1/mn1組成inv1與mp2/mn2組成inv2）、兩個(gè)串聯(lián)的nmos管（mn3與mn4）。

下面結(jié)合工作原理對本發(fā)明作進(jìn)一步描述。

本發(fā)明實(shí)施例提供的寫輸入傳輸管mns：接收來自控制寫入數(shù)據(jù)的字線信號wwl/wwlb，當(dāng)需要寫入數(shù)據(jù)時(shí)，wwl=1，mns導(dǎo)通，這時(shí)將wbl的數(shù)據(jù)寫入q端；

mnl：接收來自控制寫入數(shù)據(jù)的字線信號wwlb，當(dāng)需要寫入數(shù)據(jù)時(shí)，wwlb=0，mnl關(guān)閉，當(dāng)wwlb=1時(shí)，mnl導(dǎo)通，將數(shù)據(jù)鎖存住；

inv1、inv2：由mp1與mn1組成的反相器inv1，由mp2與mn2組成反相器inv2，用來鎖存數(shù)據(jù)；

mn3：用于讀取數(shù)據(jù)，柵極連接qb，如果qb為“1”mn3導(dǎo)通，如果qb為“0”，mn3關(guān)斷；

mn4：用于讀取數(shù)據(jù)，柵極連接讀數(shù)據(jù)字線rwl，讀取數(shù)據(jù)時(shí)，rwl=1，mn3導(dǎo)通，讀取數(shù)據(jù)位線rbl將存儲單元存儲的信息送至靈敏放大器；

下面結(jié)合新型8tsram存儲單元的基本讀寫操作方法對本發(fā)明作進(jìn)一步描述。

寫操作：如圖5所示；

顯示數(shù)據(jù)寫入（假設(shè)q端從“1”變?yōu)椤?”）的波形圖，寫數(shù)據(jù)位線先預(yù)沖至高電平，如果從q端寫“0”（原存“1”）進(jìn)入存儲單元，wbl被外部輸入電路置為“0”；寫數(shù)據(jù)字線wwl選中拉為高電平（wwlb=“0”），mns導(dǎo)通，數(shù)據(jù)寫入存儲單元，mnl此時(shí)不導(dǎo)通，q’不會與q發(fā)生競爭，q端更容易被寫入。當(dāng)寫入結(jié)束后，wwl=0，wwlb=1，mnl導(dǎo)通使inv1與inv2互鎖。由于數(shù)據(jù)寫入時(shí)q’不會與q發(fā)生競爭，即使vdd電壓下降，外部數(shù)據(jù)也可以成功寫入。

下面結(jié)合讀操作對本發(fā)明作進(jìn)一步描述。

如圖6所示，讀數(shù)據(jù)時(shí)，wwl為“0”，rbl首先被預(yù)沖至“1”，如果存儲單元所存狀態(tài)為“0”，那么qb=1當(dāng)讀取數(shù)據(jù)字線rwl拉高后，mn3與mn4處于導(dǎo)通狀態(tài)，rbl被拉低，這時(shí)數(shù)據(jù)輸出端讀到的數(shù)據(jù)為“0”；如果存儲單元所存狀態(tài)為“1”，那么qb=0當(dāng)讀取數(shù)據(jù)字線rwl拉高后，mn3不導(dǎo)通，mn4處于導(dǎo)通狀態(tài)，rbl保持為高電平狀態(tài)，這時(shí)數(shù)據(jù)輸出端讀到的數(shù)據(jù)為“1”。

本發(fā)明中，由于采用讀、寫數(shù)據(jù)的字線不共用以及讀、寫數(shù)據(jù)的位線也各自分開的方法，不像傳統(tǒng)6t單元那樣讀數(shù)據(jù)時(shí)對存儲數(shù)據(jù)的干擾，具有更大的噪聲容限。

以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。