本發(fā)明關(guān)于一種儲存裝置的控制方法，特別是關(guān)于一種可同時提升靜態(tài)噪聲容限(staticnoisemargin，snm)和寫噪聲容限(writenoisemargin，wnm)的儲存裝置及其控制方法。

背景技術(shù)：

靜態(tài)隨機(jī)存取存儲器(staticrandom-accessmemory，sram)是隨機(jī)存取存儲器的一種。所謂的“靜態(tài)”的意義，是指這種存儲器只要保持通電，里面儲存的數(shù)據(jù)就可以恒常保持。反之，當(dāng)電力供應(yīng)停止時，靜態(tài)隨機(jī)存取存儲器所儲存的數(shù)據(jù)就會立刻消失，故其亦被稱為易失性存儲器(volatilememory)。

然而，隨著半導(dǎo)體制程越來越微縮，晶片的電壓供應(yīng)也逐漸變低。在低電壓供應(yīng)的環(huán)境下，靜態(tài)隨機(jī)存取存儲器的靜態(tài)噪聲容限(staticnoisemargin，snm)和寫噪聲容限(writenoisemargin，wnm)等兩項指標(biāo)都會同時下滑，此趨勢恐不利于靜態(tài)隨機(jī)存取存儲器的實際應(yīng)用效能。有鑒于此，確實有必要提出一種全新的電路設(shè)計，以克服先前技術(shù)所面臨的問題。

技術(shù)實現(xiàn)要素：

在一較佳實施例中，本發(fā)明提供一種儲存裝置的控制方法，包括下列步驟：提供一儲存裝置，其中該儲存裝置包括一第一反相器、一第二反相器、一第一晶體管、一第二晶體管、一第三晶體管以及一第四晶體管，其中該第一反相器的一輸出端和該第二反相器的一輸入端皆耦接至一第一數(shù)據(jù)節(jié)點，而該第一反相器的一輸入端和該第二反相器的一輸出端皆耦接至一第二數(shù)據(jù)節(jié)點；根據(jù)一第一控制信號來控制該第一晶體管，以選擇性地將該第一數(shù)據(jù)節(jié)點耦接至一第一輸入輸出節(jié)點；根據(jù)一第二控制信號來控制該第二晶體管，以選擇性地將該第一數(shù)據(jù)節(jié)點耦接至該第一輸入輸出節(jié)點；根據(jù)該第一控制信號來控制該第三晶體管，以選擇性地將該第二數(shù)據(jù)節(jié)點耦接至一第二輸入輸出節(jié)點；以及根據(jù)該第二控制信號來控制該第四晶體管，以選擇性地將該第二數(shù)據(jù)節(jié)點耦接至該第二輸入輸出節(jié)點。

在一些實施例中，該控制方法還包括：于一讀取模式中延遲該第二控制信號，使得該第二控制信號相較于該第一控制信號具有較晚的啟動時間以及較短的脈沖寬度。

在一些實施例中，該控制方法還包括：于一寫入模式中不延遲該第二控制信號，使得該第二控制信號與該第一控制信號具有相同的啟動時間以及等長的脈沖寬度。

在一些實施例中，該第一晶體管、該第二晶體管、該第三晶體管以及該第四晶體管用于提升該儲存裝置的靜態(tài)噪聲容限(staticnoisemargin，snm)和寫噪聲容限(writenoisemargin，wnm)。

在一些實施例中，該第一晶體管的一控制端用于接收該第一控制信號，該第一晶體管的一第一端耦接至該第一數(shù)據(jù)節(jié)點，該第一晶體管的一第二端耦接至該第一輸入輸出節(jié)點，該第二晶體管的一控制端用于接收該第二控制信號，該第二晶體管的一第一端耦接至該第一數(shù)據(jù)節(jié)點，該第二晶體管的一第二端耦接至該第一輸入輸出節(jié)點，該第三晶體管的一控制端用于接收該第一控制信號，該第三晶體管的一第一端耦接至該第二輸入輸出節(jié)點，而該第三晶體管的一第二端耦接至該第二數(shù)據(jù)節(jié)點，該第四晶體管的一控制端用于接收該第二控制信號，該第四晶體管的一第一端耦接至該第二輸入輸出節(jié)點，而該第四晶體管的一第二端耦接至該第二數(shù)據(jù)節(jié)點。

在一些實施例中，該第一控制信號由一第一字線所提供，而該第二控制信號由一第二字線所提供。

在一些實施例中，該第一晶體管、該第二晶體管、該第三晶體管以及該第四晶體管皆為n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(n-channelmetal-oxide-semiconductorfield-effecttransistor，nmostransistor)。

在一些實施例中，該第一控制信號和該第二控制信號皆由一控制電路所產(chǎn)生。

在一些實施例中，該控制電路包括：一解碼器，根據(jù)一地址信號來產(chǎn)生一解碼信號；一第三反相器，具有一輸入端和一輸出端，其中該第三反相器的該輸入端用于接收該解碼信號；以及一第四反相器，具有一輸入端和一輸出端，其中該第四反相器的該輸入端耦接至該第三反相器的該輸出端，而該第四反相器的該輸出端用于輸出該第一控制信號。

在一些實施例中，該控制電路還包括：一延遲器，延遲該解碼信號，以產(chǎn)生一延遲信號；一多工器，根據(jù)一調(diào)整信號來選擇該解碼信號或該延遲信號兩者之一作為一選擇信號；一與非門，具有一第一輸入端、一第二輸入端以及一輸出端，其中該與非門的該第一輸入端用于接收該解碼信號，而該與非門的該第二輸入端用于接收該選擇信號；以及一第五反相器，具有一輸入端和一輸出端，其中該第五反相器的該輸入端耦接至該與非門的該輸出端，而該第五反相器的該輸出端用于輸出該第二控制信號。

本發(fā)明可同時改善儲存裝置的靜態(tài)噪聲容限和寫噪聲容限，從而強(qiáng)化儲存裝置的存儲效能。

附圖說明

圖1是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置的示意圖；

圖2是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置的示意圖；

圖3是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置的控制方法的流程圖；

圖4a是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置操作于讀取模式時的信號波形圖；

圖4b是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置操作于寫入模式時的信號波形圖；以及

圖5是顯示根據(jù)本發(fā)明一實施例所述的控制電路的示意圖。

其中，附圖中符號的簡單說明如下：100、200～儲存裝置；110、210～第一反相器；120、220～第二反相器；130～第三反相器；140～第四反相器；150～第五反相器；550～控制電路；560～解碼器；570～延遲器；580～多工器；590～與非門；m1～第一晶體管；m2～第二晶體管；m3～第三晶體管；m4～第四晶體管；m5～第五晶體管；m6～第六晶體管；m7～第七晶體管；m8～第八晶體管；nd1～第一數(shù)據(jù)節(jié)點；nd2～第二數(shù)據(jù)節(jié)點；nio1～第一輸入輸出節(jié)點；nio2～第二輸入輸出節(jié)點；sc1～第一控制信號；sc2～第二控制信號；sd～延遲信號；se～選擇信號；sr～解碼信號；ss～調(diào)整信號；td～延遲時間；vd1～第一數(shù)據(jù)電位；vd2～第二數(shù)據(jù)電位；w1、w2～脈沖寬度；wl1～第一字線；wl2～第二字線。

具體實施方式

為讓本發(fā)明的目的、特征和優(yōu)點能更明顯易懂，下文特舉出本發(fā)明的具體實施例，并配合所附圖式，作詳細(xì)說明如下。

在說明書及權(quán)利要求書當(dāng)中使用了某些詞匯來指稱特定的元件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分元件的方式，而是以元件在功能上的差異來作為區(qū)分的準(zhǔn)則。在通篇說明書及權(quán)利要求書當(dāng)中所提及的“包含”及“包括”一詞為開放式的用語，故應(yīng)解釋成“包含但不僅限定于”?！按笾隆币辉~則是指在可接受的誤差范圍內(nèi)，本領(lǐng)域技術(shù)人員能夠在一定誤差范圍內(nèi)解決所述技術(shù)問題，達(dá)到所述基本的技術(shù)效果。此外，“耦接”一詞在本說明書中包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接至一第二裝置，則代表該第一裝置可直接電性連接至該第二裝置，或經(jīng)由其它裝置或連接手段而間接地電性連接至該第二裝置。

圖1是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置100的示意圖。儲存裝置(storagedevice)100可以是一靜態(tài)隨機(jī)存取存儲器(staticrandom-accessmemory，sram)的一儲存單元(storageunit)。如圖1所示，儲存裝置100至少包括：一第一反相器(inverter)110、一第二反相器120、一第一晶體管(transistor)m1、一第二晶體管m2、一第三晶體管m3以及一第四晶體管m4。第一反相器110和第二反相器120彼此頭尾相連，以形成一封閉電路循環(huán)，其中一第一數(shù)據(jù)電位vd1和一第二數(shù)據(jù)電位vd2可分別維持于此封閉電路循環(huán)的一第一數(shù)據(jù)節(jié)點nd1和一第二數(shù)據(jù)節(jié)點nd2上，而第一數(shù)據(jù)電位vd1和第二數(shù)據(jù)電位vd2可以具有相反的邏輯電平。第一晶體管m1和第二晶體管m2共同形成一第一開關(guān)電路(switchcircuit)，其中第一開關(guān)電路可選擇性地將第一數(shù)據(jù)節(jié)點nd1耦接至一第一輸入輸出(input/output，i/o)節(jié)點nio1。第三晶體管m3和第四晶體管m4共同形成一第二開關(guān)電路，其中第二開關(guān)電路可選擇性地將第二數(shù)據(jù)節(jié)點nd2耦接至一第二輸入輸出節(jié)點nio2。第一開關(guān)電路和第二開關(guān)電路根據(jù)一第一控制信號sc1和一第二控制信號sc2來選擇性地導(dǎo)通(closed)或不導(dǎo)通(open)。在一些實施例中，第一輸入輸出節(jié)點nio1耦接至一位線(bitline)，而第二輸入輸出節(jié)點nio2耦接至另一位線，其中此二位線可用于寫入數(shù)據(jù)至第一數(shù)據(jù)節(jié)點nd1和第二數(shù)據(jù)節(jié)點nd2，或是由第一數(shù)據(jù)節(jié)點nd1和第二數(shù)據(jù)節(jié)點nd2讀取數(shù)據(jù)出來。

詳細(xì)而言，儲存裝置100的電路結(jié)構(gòu)可如下列所述。第一反相器110具有一輸入端和一輸出端，其中第一反相器110的輸入端耦接至第二數(shù)據(jù)節(jié)點nd2，而第一反相器110的輸出端耦接至第一數(shù)據(jù)節(jié)點nd1。第二反相器120具有一輸入端和一輸出端，其中第二反相器120的輸入端耦接至第一數(shù)據(jù)節(jié)點nd1，而第二反相器120的輸出端耦接至第二數(shù)據(jù)節(jié)點nd2。在圖1的實施例中，第一晶體管m1、第二晶體管m2、第三晶體管m3以及第四晶體管m4皆為n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(n-channelmetal-oxide-semiconductorfield-effecttransistor，nmostransistor)。第一晶體管m1具有一控制端、一第一端以及一第二端，其中第一晶體管m1的控制端用于接收第一控制信號sc1，第一晶體管m1的第一端耦接至第一數(shù)據(jù)節(jié)點nd1，而第一晶體管m1的第二端耦接至第一輸入輸出節(jié)點nio1。第二晶體管m2具有一控制端、一第一端以及一第二端，其中第二晶體管m2的控制端用于接收第二控制信號sc2，第二晶體管m2的第一端耦接至第一數(shù)據(jù)節(jié)點nd1，而第二晶體管m2的第二端耦接至第一輸入輸出節(jié)點nio1。第三晶體管m3具有一控制端、一第一端以及一第二端，其中第三晶體管m3的控制端用于接收第一控制信號sc1，第三晶體管m3的第一端耦接至第二輸入輸出節(jié)點nio2，而第三晶體管m3的第二端耦接至第二數(shù)據(jù)節(jié)點nd2。第四晶體管m4具有一控制端、一第一端以及一第二端，其中第四晶體管m4的控制端用于接收第二控制信號sc2，第四晶體管m4的該第一端耦接至第二輸入輸出節(jié)點nio2，而第四晶體管m4的該第二端耦接至第二數(shù)據(jù)節(jié)點nd2。必須注意的是，在前述每一晶體管中，控制端可為晶體管的一柵極(gate)，而第一端和第二端其中之一者可為晶體管的一源極(source)，另一者可為晶體管的一漏極(drain)。圖1中所示的源極符號(晶體管上的箭號)僅為參考，實際上可能因為施加電位的不同造成晶體管的源極和漏極互相對調(diào)。在另一些實施例中，第一晶體管m1、第二晶體管m2、第三晶體管m3以及第四晶體管m4亦可改成以p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(p-channelmetal-oxide-semiconductorfield-effecttransistor，pmostransistor)來實施。

在本發(fā)明較佳實施例中，第一晶體管m1、第二晶體管m2、第三晶體管m3以及第四晶體管m4用于提升儲存裝置100的靜態(tài)噪聲容限(staticnoisemargin，snm)和寫噪聲容限(writenoisemargin，wnm)。舉例而言，第一晶體管m1、第二晶體管m2、第三晶體管m3以及第四晶體管m4可用下列方式進(jìn)行操作。

于一讀取模式(readmode)中，由第一晶體管m1和第二晶體管m2所形成的第一開關(guān)電路可部分導(dǎo)通(亦即，第一晶體管m1和第二晶體管m2的其中一者導(dǎo)通，但另一者不導(dǎo)通)，使得第一輸入輸出節(jié)點nio1和第一數(shù)據(jù)節(jié)點nd1之間具有相對較大的電阻值；而由第三晶體管m3和第四晶體管m4所形成的第二開關(guān)電路亦可部分導(dǎo)通(亦即，第三晶體管m3和第四晶體管m4的其中一者導(dǎo)通，但另一者不導(dǎo)通)，使得第二輸入輸出節(jié)點nio2和第二數(shù)據(jù)節(jié)點nd2之間具有相對較大的電阻值。在讀取模式期間，因為第一開關(guān)電路和第二開關(guān)電路皆提供較大的電阻值，第一數(shù)據(jù)節(jié)點nd1的第一數(shù)據(jù)電位vd1和第二數(shù)據(jù)節(jié)點nd2的第二數(shù)據(jù)電位vd2皆不易被改變，故能有效地加強(qiáng)儲存裝置100的靜態(tài)噪聲容限。

于一寫入模式(writemode)中，由第一晶體管m1和第二晶體管m2所形成的第一開關(guān)電路可完全導(dǎo)通(亦即，第一晶體管m1和第二晶體管m2兩者皆導(dǎo)通)，使得第一輸入輸出節(jié)點nio1和第一數(shù)據(jù)節(jié)點nd1之間具有相對較小的電阻值；而由第三晶體管m3和第四晶體管m4所形成的第二開關(guān)電路亦可完全導(dǎo)通(亦即，第三晶體管m3和第四晶體管m4兩者皆導(dǎo)通)，使得第二輸入輸出節(jié)點nio2和第二數(shù)據(jù)節(jié)點nd2之間具有相對較小的電阻值。在寫入模式期間，因為第一開關(guān)電路和第二開關(guān)電路皆提供較小的電阻值，第一數(shù)據(jù)節(jié)點nd1的第一數(shù)據(jù)電位vd1和第二數(shù)據(jù)節(jié)點nd2的第二數(shù)據(jù)電位vd2皆更容易改變，故能有效地加強(qiáng)儲存裝置100的寫噪聲容限。

必須注意的是，傳統(tǒng)的靜態(tài)隨機(jī)存取存儲器的改良方案通常僅能強(qiáng)化靜態(tài)噪聲容限或?qū)懺肼暼菹迌烧邠褚?。與之相比，本發(fā)明可同時提升靜態(tài)噪聲容限及寫噪聲容限，故可顯著改善儲存裝置100的操作性能。

圖2是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置200的示意圖。圖2和圖1相似。在圖2的實施例中，儲存裝置200還包括一第一字線(wordline)wl1和一第二字線wl2。第一字線wl1耦接至第一晶體管m1的控制端和第三晶體管m3的控制端，以提供第一控制信號sc1給第一晶體管m1和第三晶體管m3。第二字線wl2耦接至第二晶體管m2的控制端和第四晶體管m4的控制端，以提供第二控制信號sc2給第二晶體管m2和第四晶體管m4。

儲存裝置200的一第一反相器210包括一第五晶體管m5和一第六晶體管m6，其中第五晶體管m5可為p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管，而第六晶體管m6可為n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管。第五晶體管m5具有一控制端、一第一端以及一第二端，其中第五晶體管m5的控制端耦接至第二數(shù)據(jù)節(jié)點nd2，第五晶體管m5的第一端耦接至一供應(yīng)電位(supplyvoltage)vdd，而第五晶體管m5的第二端耦接至第一數(shù)據(jù)節(jié)點nd1。第六晶體管m6具有一控制端、一第一端以及一第二端，其中第六晶體管m6的控制端耦接至第二數(shù)據(jù)節(jié)點nd2，第六晶體管m6的第一端耦接至一接地電位(groundvoltage)vss，而第六晶體管m6的第二端耦接至第一數(shù)據(jù)節(jié)點nd1。儲存裝置200的一第二反相器220包括一第七晶體管m7和一第八晶體管m8，其中第七晶體管m7可為p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管，而第八晶體管m8可為n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管。第七晶體管m7具有一控制端、一第一端以及一第二端，其中第七晶體管m7的控制端耦接至第一數(shù)據(jù)節(jié)點nd1，第七晶體管m7的第一端耦接至供應(yīng)電位vdd，而第七晶體管m7的第二端耦接至第二數(shù)據(jù)節(jié)點nd2。第八晶體管m8具有一控制端、一第一端以及一第二端，其中第八晶體管m8的控制端耦接至第一數(shù)據(jù)節(jié)點nd1，第八晶體管m8的第一端耦接至接地電位vss，而第八晶體管m8的第二端耦接至第二數(shù)據(jù)節(jié)點nd2。

在一些實施例中，儲存裝置200的晶體管尺寸(transistorsize，亦即晶體管的w/l比值大小，其中w代表晶體管的柵極寬度，l代表晶體管的柵極長度)由大至小依序為：第一晶體管m1和第二晶體管m2兩者的組合、第六晶體管m6、第二晶體管m2、第一晶體管m1、第五晶體管m5(亦即，m1+m2>m6>m2>m1>m5)。

在一些實施例中，儲存裝置200的晶體管尺寸由大至小依序為：第三晶體管m3和第四晶體管m4兩者的組合、第八晶體管m8、第四晶體管m4、第三晶體管m3、第七晶體管m7(亦即，m3+m4>m8>m4>m3>m7)。

在一些實施例中，第一晶體管m1和第三晶體管m3具有相同的晶體管尺寸(亦即，m1＝m3)，第二晶體管m2和第四晶體管m4具有相同的晶體管尺寸(亦即，m2＝m4)，第五晶體管m5和第七晶體管m7具有相同的晶體管尺寸(亦即，m5＝m7)，而第六晶體管m6和第八晶體管m8具有相同的晶體管尺寸(亦即，m6＝m8)。

以上晶體管尺寸根據(jù)多次實驗結(jié)果而得出，其有助于最佳化儲存裝置200的靜態(tài)噪聲容限和寫噪聲容限，可使它們都達(dá)其最大值。圖2的儲存裝置200的其余特征皆與圖1的儲存裝置200類似，故此二實施例均可達(dá)成相似的操作效果。

圖3是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置100(或200)的控制方法的流程圖。此控制方法可與圖1的儲存裝置100或圖2的儲存裝置200搭配，并包括下列步驟。首先，在步驟s310，提供一儲存裝置100(或200)，其中儲存裝置100(或200)包括一第一反相器110(或210)、一第二反相器120(或220)、一第一晶體管m1、一第二晶體管m2、一第三晶體管m3以及一第四晶體管m4，其中第一反相器110(或210)的一輸出端和第二反相器120(或220)的一輸入端皆耦接至一第一數(shù)據(jù)節(jié)點nd1，而第一反相器110(或210)的一輸入端和第二反相器120(或220)的一輸出端皆耦接至一第二數(shù)據(jù)節(jié)點nd2。在步驟s320，根據(jù)一第一控制信號sc1來控制第一晶體管m1，以選擇性地將第一數(shù)據(jù)節(jié)點nd1耦接至一第一輸入輸出節(jié)點nio1。在步驟s330，根據(jù)一第二控制信號sc2來控制第二晶體管m2，以選擇性地將第一數(shù)據(jù)節(jié)點nd1耦接至第一輸入輸出節(jié)點nio1。在步驟s340，根據(jù)第一控制信號sc1來控制第三晶體管m3，以選擇性地將第二數(shù)據(jù)節(jié)點nd2耦接至一第二輸入輸出節(jié)點nio2。最后，在步驟s350，根據(jù)第二控制信號sc2來控制第四晶體管m4，以選擇性地將第二數(shù)據(jù)節(jié)點nd2耦接至第二輸入輸出節(jié)點nio2。必須注意的是，以上步驟無須依次執(zhí)行，且圖1、2的實施例的所有特征皆可套用至圖3的控制方法當(dāng)中，在此不再贅述。

圖4a是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置100(或200)操作于讀取模式時的信號波形圖。在圖4a的實施例中，前述的控制方法還包括：于一讀取模式中，延遲第二控制信號sc2，使得第二控制信號sc2相較于第一控制信號sc1具有較晚的啟動時間以及較短的脈沖寬度。此處的脈沖寬度是指各個控制信號于高邏輯電平區(qū)間的時間長度。詳細(xì)而言，第二控制信號sc2被延遲一延遲時間td，使得第二控制信號sc2的脈沖寬度w2較第一控制信號sc1的脈沖寬度w1更短。延遲時間td和第二控制信號sc2的脈沖寬度w2兩者的總和可恰等于第一控制信號sc1的脈沖寬度w1(亦即，td+w2＝w1)。在一些實施例中，延遲時間td約占第一控制信號sc1的脈沖寬度w1的10％至50％，較佳約為20％。在讀取模式的延遲時間td期間，僅有第一晶體管m1和第三晶體管m3導(dǎo)通，而第二晶體管m2和第四晶體管m4則不導(dǎo)通。如前所述，因為第一晶體管m1和第三晶體管m3的尺寸小于第二晶體管m2和第四晶體管m4的尺寸，此設(shè)計可提高第一輸入輸出節(jié)點nio1和第一數(shù)據(jù)節(jié)點nd1之間的電阻值，以及提高第二輸入輸出節(jié)點nio2和第二數(shù)據(jù)節(jié)點nd2之間的電阻值，故能有效地強(qiáng)化儲存裝置100(或200)的靜態(tài)噪聲容限。在讀取模式的延遲時間td過后，第一晶體管m1、第二晶體管m2、第三晶體管m3以及第四晶體管m4皆全部導(dǎo)通，以更加快儲存裝置100(或200)的讀取速度。

圖4b是顯示根據(jù)本發(fā)明一實施例所述的儲存裝置100(或200)操作于寫入模式時的信號波形圖。在圖4b的實施例中，前述控制方法還包括：于一寫入模式中，不延遲第二控制信號sc2，使得第二控制信號sc2與第一控制信號sc1具有相同的啟動時間以及等長的脈沖寬度。此處的脈沖寬度是指各個控制信號于高邏輯電平區(qū)間的時間長度。詳細(xì)而言，第二控制信號sc2未被延遲，使得第二控制信號sc2的脈沖寬度w2與第一控制信號sc1的脈沖寬度w1兩者等長(亦即，w2＝w1)。在整個寫入模式期間，第一晶體管m1、第二晶體管m2、第三晶體管m3以及第四晶體管m4皆導(dǎo)通，此設(shè)計可降低第一輸入輸出節(jié)點nio1和第一數(shù)據(jù)節(jié)點nd1之間的電阻值，以及降低第二輸入輸出節(jié)點nio2和第二數(shù)據(jù)節(jié)點nd2之間的電阻值，故能有效地強(qiáng)化儲存裝置100(或200)的寫噪聲容限。

如圖4a、4b所示的第一控制信號sc1和第二控制信號sc2可由一控制電路所產(chǎn)生。以下實施例將說明此控制電路的結(jié)構(gòu)，然而其僅為舉例，并非用于限制本發(fā)明的范圍。

圖5是顯示根據(jù)本發(fā)明一實施例所述的控制電路550的示意圖?？刂齐娐?50可與前述的儲存裝置100(或200)搭配使用，以控制第一字線wl1和第二字線wl2。在圖5的實施例中，控制電路550包括：一解碼器(decoder)560、一延遲器(delayunit)570、一多工器(multiplexer)580、一第三反相器130、一第四反相器140、一第五反相器150以及一與非門(nandgate)590。解碼器560可根據(jù)一地址信號(addresssignal)sa來產(chǎn)生一解碼信號sr。例如，當(dāng)有多個儲存裝置一起使用時，地址信號sa可指示這些儲存裝置其中一者的地址，以選擇一儲存裝置，并對其執(zhí)行一讀取程序或一寫入程序。被選擇的儲存裝置將收到具有高邏輯電平脈沖的解碼信號sr，而其他未被選擇的儲存裝置將收到恒為低邏輯電平的解碼信號sr。

第三反相器130具有一輸入端和一輸出端，其中第三反相器的輸入端用于接收解碼信號sr。第四反相器140具有一輸入端和一輸出端，其中第四反相器140的輸入端耦接至第三反相器130的輸出端，而第四反相器140的輸出端用于輸出第一控制信號sc1。延遲器570可將解碼信號sr延遲一延遲時間td，以產(chǎn)生一延遲信號sd。多工器580可根據(jù)一調(diào)整信號ss來選擇解碼信號sr或延遲信號sd兩者之一作為一選擇信號se。例如，當(dāng)調(diào)整信號ss為高邏輯電平時(亦即，邏輯“1”)，多工器580可選擇解碼信號sr作為選擇信號se(亦即，se＝sr)；而當(dāng)調(diào)整信號ss為低邏輯電平時(亦即，邏輯“0”)，多工器580可選擇延遲信號sd作為選擇信號se(亦即，se＝sd)。與非門590具有一第一輸入端、一第二輸入端以及一輸出端，其中與非門590的第一輸入端用于接收解碼信號sr，而與非門590的第二輸入端用于接收選擇信號se。第五反相器150具有一輸入端和一輸出端，其中第五反相器150的輸入端耦接至與非門590的輸出端，而第五反相器150的輸出端用于輸出第二控制信號sc2。在圖5的實施例中，若調(diào)整信號ss為高邏輯電平，則第二控制信號sc2將不會被延遲，其可適用于儲存裝置100(或200)的寫入模式(如圖4b所示)；反之，若調(diào)整信號ss為低邏輯電平，則第二控制信號sc2將被延遲一延遲時間td，其可適用于儲存裝置100(或200)的讀取模式(如圖4a所示)。

本發(fā)明提出一種新穎的儲存裝置及其控制方法，即使在制程微縮、低供應(yīng)電壓的環(huán)境下，其仍可同時改善儲存裝置的靜態(tài)噪聲容限和寫噪聲容限，以強(qiáng)化儲存裝置的存儲效能。另外，本發(fā)明的結(jié)構(gòu)簡單，適合于各種電路中大量生產(chǎn)制造，故享有商業(yè)上的實際應(yīng)用價值。

值得注意的是，以上所述的電壓值、電流值、電阻值等元件參數(shù)皆非為本發(fā)明的限制條件。設(shè)計者可以根據(jù)不同需要調(diào)整這些設(shè)定值。本發(fā)明的儲存裝置及其控制方法并不僅限于圖1-5所圖示的狀態(tài)。本發(fā)明可以僅包括圖1-5的任何一或多個實施例的任何一或多項特征。換言之，并非所有圖示的特征均須同時實施于本發(fā)明的儲存裝置及其控制方法當(dāng)中。

在本說明書以及權(quán)利要求書中的序數(shù)，例如“第一”、“第二”、“第三”等等，彼此之間并沒有順序上的先后關(guān)系，其僅用于標(biāo)示區(qū)分兩個具有相同名字的不同元件。

以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。