本發(fā)明涉及顯示技術(shù)領(lǐng)域，特別是指一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置。

背景技術(shù)：

goa(gatedriveronarray，陣列基板上柵極驅(qū)動(dòng))技術(shù)，是一種將柵極驅(qū)動(dòng)電路集成于陣列基板，從而取代柵極驅(qū)動(dòng)芯片以降低功耗和成本的技術(shù)。目前的顯示面板產(chǎn)業(yè)，基于成本因素的考慮，開始采用goa結(jié)構(gòu)來實(shí)現(xiàn)顯示面板的驅(qū)動(dòng)，近年來這種趨勢(shì)越加明顯。

goa結(jié)構(gòu)就是在陣列基板上用若干tft(薄膜晶體管)和電容制作出柵極驅(qū)動(dòng)電路，本質(zhì)是一種移位寄存器，其隨著時(shí)鐘信號(hào)會(huì)依次輸出高電平，從而打開相應(yīng)的柵極線。

目前隨著液晶面板業(yè)競(jìng)爭(zhēng)趨于激烈，降低面板成本且要提升性能成為面板廠商競(jìng)爭(zhēng)點(diǎn)，其中g(shù)oa的采用可以減少ic使用量，因此成為降低成本的一個(gè)直接的方法，其新結(jié)構(gòu)的嘗試與采用有效的提升了性能。

但是，本發(fā)明的發(fā)明人在實(shí)現(xiàn)本發(fā)明時(shí)，發(fā)現(xiàn)現(xiàn)有技術(shù)的goa結(jié)構(gòu)至少具有以下問題：

現(xiàn)有技術(shù)中通常采用一個(gè)goa單元對(duì)一個(gè)柵極進(jìn)行驅(qū)動(dòng)，意味著顯示器件中存在多少子像素就需要多少goa單元對(duì)相應(yīng)的柵極進(jìn)行驅(qū)動(dòng)。然而隨著分辨率的提高，這種驅(qū)動(dòng)方式將會(huì)產(chǎn)生較大的功耗。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明的目的在于提出一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、陣列基板和顯示裝置，可實(shí)現(xiàn)低功耗。

基于上述目的，本發(fā)明實(shí)施例的第一個(gè)方面，提供了一種移位寄存器單元，包括：

輸入單元，用于根據(jù)輸入信號(hào)和第一時(shí)鐘信號(hào)，輸出預(yù)輸出信號(hào)；

第一輸出單元，與所述輸入單元連接，用于根據(jù)所述預(yù)輸出信號(hào)和第二時(shí)鐘信號(hào)，輸出第一輸出信號(hào)；

第二輸出單元，與所述輸入單元連接，用于根據(jù)所述預(yù)輸出信號(hào)和第三時(shí)鐘信號(hào)，輸出第二輸出信號(hào)。

可選的，所述第一輸出單元包括第一n型晶體管、第一p型晶體管和第一反相器；所述第一n型晶體管的控制極和第一p型晶體管的控制極均用于接收所述第二時(shí)鐘信號(hào)，所述第一n型晶體管的第一極用于接收所述預(yù)輸出信號(hào)，所述第一p型晶體管的第一極用于接收第一電壓信號(hào)，所述第一n型晶體管的第二極和第一p型晶體管的第二極均連接所述第一反相器的第一端，所述第一反相器的第二端用于輸出所述第一輸出信號(hào)。

可選的，所述第二輸出單元包括第二n型晶體管、第二p型晶體管和第二反相器；所述第二n型晶體管的控制極和第二p型晶體管的控制極均用于接收所述第三時(shí)鐘信號(hào)，所述第二p型晶體管的第二極用于接收第一電壓信號(hào)，所述第二n型晶體管的第二極用于接收所述預(yù)輸出信號(hào)，所述第二n型晶體管的第一極和第二p型晶體管的第一極均連接所述第二反相器的第一端，所述第二反相器的第二端用于輸出所述第二輸出信號(hào)。

可選的，所述的移位寄存器單元還包括第三反相器，所述輸入單元經(jīng)所述第三反相器分別連接所述第一輸出單元和第二輸出單元。

可選的，所述輸入單元包括輸入子單元、第一控制單元、第二控制單元、第三控制單元和預(yù)輸出單元；

所述輸入子單元，用于根據(jù)輸入信號(hào)輸出第一控制信號(hào)；

所述第一控制單元，與所述輸入子單元連接，用于根據(jù)所述第一控制信號(hào)輸出第二控制信號(hào)；

所述第二控制單元，與所述輸入子單元連接，用于根據(jù)所述第一控制信號(hào)和所述第一時(shí)鐘信號(hào)，輸出第三控制信號(hào)；

所述第三控制單元，分別與所述第一控制單元和第二控制單元連接，用于根據(jù)所述第二控制信號(hào)和第三控制信號(hào)輸出第四控制信號(hào)；

所述預(yù)輸出單元，與所述第三控制單元連接，用于根據(jù)所述第四控制信號(hào)輸出所述預(yù)輸出信號(hào)。

可選的，所述輸入子單元包括第三n型晶體管、第三p型晶體管和第四n型晶體管；所述第三n型晶體管和第三p型晶體管的控制極均用于接入所述輸入信號(hào)，所述第三n型晶體管和第三p型晶體管的第一極均連接所述第一控制單元，所述第三p型晶體管的第二極連接所述第三控制單元，所述第三n型晶體管的第二極用于接入第二電壓信號(hào)，所述第四n型晶體管的控制極和第一極均用于接入所述輸入信號(hào)，所述第四n型晶體管的第二極連接所述第二控制單元。

可選的，所述第一控制單元包括第五n型晶體管和第六n型晶體管；所述第五n型晶體管和第六n型晶體管的控制極均連接所述輸入子單元，所述第五n型晶體管的第二極和第六n型晶體管的第一極均連接所述第三控制單元，所述第五n型晶體管的第一極連接所述第二控制單元，所述第六n型晶體管的第二極用于接入第二電壓信號(hào)。

可選的，所述第二控制單元包括第四p型晶體管和第七n型晶體管；所述第四p型晶體管和第七n型晶體管的控制極均連接所述輸入子單元，所述第四p型晶體管和第七n型晶體管的第一極均連接所述第三控制單元，所述第四p型晶體管的第二極連接所述第三控制單元，所述第七n型晶體管的第二極用于接入所述第一時(shí)鐘信號(hào)。

可選的，所述第三控制單元包括第五p型晶體管和第八n型晶體管；所述第五p型晶體管和第八n型晶體管的控制極均連接所述第二控制單元，所述第五p型晶體管和第八n型晶體管的第一極均連接所述預(yù)輸出單元，所述第五p型晶體管的第二極用于接入第一電壓信號(hào)，所述第八n型晶體管的第二極用于接入第二電壓信號(hào)。

可選的，所述預(yù)輸出單元包括第六p型晶體管和第九n型晶體管；所述第六p型晶體管和第九n型晶體管的控制極均連接所述第三控制單元，所述第六p型晶體管和第九n型晶體管的第一極均連接所述第一輸出單元和第二輸出單元，所述第六p型晶體管的第二極用于接入第一電壓信號(hào)，所述第九n型晶體管的第二極用于接入第二電壓信號(hào)。

可選的，所述輸入單元還包括第四控制單元；

所述第四控制單元，分別與所述輸入子單元、第二控制單元和第三控制單元連接，用于根據(jù)所述第一控制信號(hào)、第一時(shí)鐘信號(hào)和第三控制信號(hào)，輸出第五控制信號(hào)。

可選的，所述第四控制單元包括第十n型晶體管；所述第十n型晶體管的控制極和第二極均連接所述第三控制單元，所述第十n型晶體管的第一極用于接入所述輸入信號(hào)。

本發(fā)明實(shí)施例的第二個(gè)方面，提供了一種移位寄存器單元的驅(qū)動(dòng)方法，用于驅(qū)動(dòng)如前任一項(xiàng)所述的移位寄存器單元的，包括：

在第一時(shí)段，輸入信號(hào)為高電平、第一時(shí)鐘信號(hào)為高電平，經(jīng)過輸入單元后輸出的預(yù)輸出信號(hào)為低電平，在第二時(shí)鐘信號(hào)為高電平時(shí)，第一輸出信號(hào)為高電平；

在第二時(shí)段，輸入信號(hào)為低電平、第一時(shí)鐘信號(hào)為高電平，經(jīng)過輸入單元后輸出的預(yù)輸出信號(hào)為高電平，在第三時(shí)鐘信號(hào)為高電平時(shí)，第二輸出信號(hào)為高電平。

可選的，所述的驅(qū)動(dòng)方法還包括：

在第三時(shí)段和第四時(shí)段，第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)均為低電平，第一輸出信號(hào)和第二輸出信號(hào)均為低電平。

本發(fā)明實(shí)施例的第三個(gè)方面，提供了一種柵極驅(qū)動(dòng)電路，包括至少兩個(gè)級(jí)聯(lián)的如前任一項(xiàng)所述的移位寄存器單元；

第n級(jí)的移位寄存器單元的輸入信號(hào)端與第n-1級(jí)的移位寄存器單元的預(yù)輸出信號(hào)端連接，第n級(jí)的移位寄存器單元的第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端分別接入第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)。

可選的，所述的柵極驅(qū)動(dòng)電路還包括：第n+1級(jí)的移位寄存器單元的輸入信號(hào)端與第n級(jí)的移位寄存器單元的預(yù)輸出信號(hào)端連接，第n+1級(jí)的移位寄存器單元的第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端分別接入第四時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)和第六時(shí)鐘信號(hào)。

可選的，所述第一時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)的周期相同、相位相反；所述第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)和第六時(shí)鐘信號(hào)的高電平所在時(shí)段，依次相差1/4周期。

本發(fā)明實(shí)施例的第四個(gè)方面，提供了一種陣列基板，其特征在于，包括如前任一項(xiàng)所述的柵極驅(qū)動(dòng)電路。

本發(fā)明實(shí)施例的第五個(gè)方面，提供了一種顯示裝置，其特征在于，包括如前所述的陣列基板。

從上面所述可以看出，本發(fā)明實(shí)施例提供的移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、陣列基板和顯示裝置，通過外加兩個(gè)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。

附圖說明

圖1為現(xiàn)有技術(shù)中移位寄存器單元的結(jié)構(gòu)示意圖；

圖2為現(xiàn)有技術(shù)中移位寄存器單元的信號(hào)時(shí)序示意圖；

圖3為本發(fā)明提供的移位寄存器單元的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；

圖4為本發(fā)明提供的移位寄存器單元的另一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；

圖5為本發(fā)明提供的移位寄存器單元的又一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；

圖6為本發(fā)明提供的移位寄存器單元的又一個(gè)實(shí)施例的信號(hào)時(shí)序示意圖；

圖7為本發(fā)明提供的移位寄存器單元的驅(qū)動(dòng)方法的一個(gè)實(shí)施例的流程示意圖；

圖8為本發(fā)明提供的柵極驅(qū)動(dòng)電路的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；

圖9為本發(fā)明提供的柵極驅(qū)動(dòng)電路的一個(gè)實(shí)施例的信號(hào)時(shí)序示意圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。

需要說明的是，本發(fā)明實(shí)施例中所有使用“第一”和“第二”的表述均是為了區(qū)分兩個(gè)相同名稱非相同的實(shí)體或者非相同的參量，可見“第一”“第二”僅為了表述的方便，不應(yīng)理解為對(duì)本發(fā)明實(shí)施例的限定，后續(xù)實(shí)施例對(duì)此不再一一說明。

如圖1所示，為現(xiàn)有技術(shù)中移位寄存器單元的結(jié)構(gòu)示意圖。如圖2所示，為現(xiàn)有技術(shù)中移位寄存器單元的信號(hào)時(shí)序示意圖。

結(jié)合圖1和圖2，可以看出，現(xiàn)有技術(shù)的移位寄存器單元在輸入信號(hào)input’、第一時(shí)鐘信號(hào)ck和第二時(shí)鐘信號(hào)ck2的控制下，輸出單一的輸出信號(hào)out’。

由此可見，由現(xiàn)有技術(shù)的移位寄存器單元組成的柵極驅(qū)動(dòng)電路，一個(gè)柵極驅(qū)動(dòng)信號(hào)需要一個(gè)移位寄存器單元來提供，使得柵極驅(qū)動(dòng)電路整體功耗較大，不利于低功耗的實(shí)現(xiàn)。

基于此，本發(fā)明實(shí)施例的第一個(gè)方面，提供了一種可以實(shí)現(xiàn)低功耗的移位寄存器單元的一個(gè)實(shí)施例。如圖3所示，為本發(fā)明提供的移位寄存器單元的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖。

所述移位寄存器單元，包括：

輸入單元101，用于根據(jù)輸入信號(hào)input和第一時(shí)鐘信號(hào)ck，輸出預(yù)輸出信號(hào)；

第一輸出單元102，與所述輸入單元101連接，用于根據(jù)所述預(yù)輸出信號(hào)和第二時(shí)鐘信號(hào)ck2，輸出第一輸出信號(hào)out1；

第二輸出單元103，與所述輸入單元101連接，用于根據(jù)所述預(yù)輸出信號(hào)和第三時(shí)鐘信號(hào)ck3，輸出第二輸出信號(hào)out2。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的移位寄存器單元，通過外加兩個(gè)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。

本發(fā)明實(shí)施例還提供了一種可以實(shí)現(xiàn)低功耗的移位寄存器單元的另一個(gè)實(shí)施例。如圖4所示，為本發(fā)明提供的移位寄存器單元的另一個(gè)實(shí)施例的結(jié)構(gòu)示意圖。

所述移位寄存器單元，包括：

輸入單元101，用于根據(jù)輸入信號(hào)input和第一時(shí)鐘信號(hào)ck，輸出預(yù)輸出信號(hào)。

第三反相器m3，所述輸入單元101經(jīng)所述第三反相器m3分別連接所述第一輸出單元102和第二輸出單元103。

第一輸出單元102，與所述輸入單元101連接，用于根據(jù)所述預(yù)輸出信號(hào)和第二時(shí)鐘信號(hào)ck2，輸出第一輸出信號(hào)out1；

可選的，所述第一輸出單元102包括第一n型晶體管n1、第一p型晶體管p1和第一反相器m1；所述第一n型晶體管n1的控制極和第一p型晶體管p1的控制極均用于接收所述第二時(shí)鐘信號(hào)ck2，所述第一n型晶體管n1的第一極用于經(jīng)所述第三反相器m3接收所述預(yù)輸出信號(hào)，所述第一p型晶體管p1的第一極用于接收第一電壓信號(hào)vdd，所述第一n型晶體管n1的第二極和第一p型晶體管p1的第二極均連接所述第一反相器m1的第一端，所述第一反相器m1的第二端用于輸出所述第一輸出信號(hào)out1。

第二輸出單元103，與所述輸入單元101連接，用于根據(jù)所述預(yù)輸出信號(hào)和第三時(shí)鐘信號(hào)ck3，輸出第二輸出信號(hào)out2；

可選的，所述第二輸出單元103包括第二n型晶體管n2、第二p型晶體管p2和第二反相器m2；所述第二n型晶體管n2的控制極和第二p型晶體管p2的控制極均用于接收所述第三時(shí)鐘信號(hào)ck3，所述第二p型晶體管p2的第二極用于接收第一電壓信號(hào)vdd，所述第二n型晶體管n2的第二極用于經(jīng)所述第三反相器m3接收所述預(yù)輸出信號(hào)，所述第二n型晶體管n2的第一極和第二p型晶體管p2的第一極均連接所述第二反相器m2的第一端，所述第二反相器m2的第二端用于輸出所述第二輸出信號(hào)out2。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的移位寄存器單元，通過外加兩個(gè)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。同時(shí)，通過第一輸出單元的結(jié)構(gòu)設(shè)計(jì)，能夠較好地實(shí)現(xiàn)第一輸出信號(hào)的輸出，并且，通過第二輸出單元的結(jié)構(gòu)設(shè)計(jì)，能夠較好地實(shí)現(xiàn)第二輸出信號(hào)的輸出。

本發(fā)明實(shí)施例還提供了一種可以實(shí)現(xiàn)低功耗的移位寄存器單元的又一個(gè)實(shí)施例。如圖5所示，為本發(fā)明提供的移位寄存器單元的又一個(gè)實(shí)施例的結(jié)構(gòu)示意圖。

所述移位寄存器單元，包括：

輸入單元101，用于根據(jù)輸入信號(hào)input和第一時(shí)鐘信號(hào)ck，輸出預(yù)輸出信號(hào)；

可選的，參考圖5，所述輸入單元101包括輸入子單元1011、第一控制單元1012、第二控制單元1013、第三控制單元1014和預(yù)輸出單元1015；

所述輸入子單元1011，用于根據(jù)輸入信號(hào)input輸出第一控制信號(hào)；

可選的，參考圖5，所述輸入子單元1011包括第三n型晶體管n3、第三p型晶體管p3和第四n型晶體管n4；所述第三n型晶體管n3和第三p型晶體管p3的控制極均用于接入所述輸入信號(hào)input，所述第三n型晶體管n3和第三p型晶體管p3的第一極均連接所述第一控制單元1012，所述第三p型晶體管p3的第二極連接所述第三控制單元1014，所述第三n型晶體管n3的第二極用于接入第二電壓信號(hào)vss，所述第四n型晶體管n4的控制極和第一極均用于接入所述輸入信號(hào)input，所述第四n型晶體管n4的第二極連接所述第二控制單元1013。

所述第一控制單元1012，與所述輸入子單元1011連接，用于根據(jù)所述第一控制信號(hào)輸出第二控制信號(hào)；

可選的，參考圖5，所述第一控制單元1012包括第五n型晶體管n5和第六n型晶體管n6；所述第五n型晶體管n5和第六n型晶體管n6的控制極均連接所述輸入子單元1011，所述第五n型晶體管n5的第二極和第六n型晶體管n6的第一極均連接所述第三控制單元1014，所述第五n型晶體管n5的第一極連接所述第二控制單元1013，所述第六n型晶體管n6的第二極用于接入第二電壓信號(hào)vss。

所述第二控制單元1013，與所述輸入子單元1011連接，用于根據(jù)所述第一控制信號(hào)和所述第一時(shí)鐘信號(hào)ck，輸出第三控制信號(hào)；

可選的，參考圖5，所述第二控制單元1013包括第四p型晶體管p4和第七n型晶體管n7；所述第四p型晶體管p4和第七n型晶體管n7的控制極均連接所述輸入子單元1011，所述第四p型晶體管p4和第七n型晶體管n7的第一極均連接所述第三控制單元1014，所述第四p型晶體管p4的第二極連接所述第三控制單元1014，所述第七n型晶體管n7的第二極用于接入所述第一時(shí)鐘信號(hào)ck。

所述第三控制單元1014，分別與所述第一控制單元1012和第二控制單元1013連接，用于根據(jù)所述第二控制信號(hào)和第三控制信號(hào)輸出第四控制信號(hào)；

可選的，參考圖5，所述第三控制單元1014包括第五p型晶體管p5和第八n型晶體管n8；所述第五p型晶體管p5和第八n型晶體管n8的控制極均連接所述第二控制單元1013，所述第五p型晶體管p5和第八n型晶體管n8的第一極均連接所述預(yù)輸出單元1015，所述第五p型晶體管p5的第二極用于接入第一電壓信號(hào)vdd，所述第八n型晶體管n8的第二極用于接入第二電壓信號(hào)vss。

所述預(yù)輸出單元1015，與所述第三控制單元1014連接，用于根據(jù)所述第四控制信號(hào)輸出所述預(yù)輸出信號(hào)。

可選的，參考圖5，所述預(yù)輸出單元1015包括第六p型晶體管p6和第九n型晶體管n9；所述第六p型晶體管p6和第九n型晶體管n9的控制極均連接所述第三控制單元1014，所述第六p型晶體管p6和第九n型晶體管n9的第一極均連接所述第一輸出單元102和第二輸出單元103，所述第六p型晶體管p6的第二極用于接入第一電壓信號(hào)vdd，所述第九n型晶體管n9的第二極用于接入第二電壓信號(hào)vss。

可選的，參考圖5，所述輸入單元還包括第四控制單元1016；所述第四控制單元1016，分別與所述輸入子單元1011、第二控制單元1013和第三控制單元1014連接，用于根據(jù)所述第一控制信號(hào)、第一時(shí)鐘信號(hào)ck和第三控制信號(hào)，輸出第五控制信號(hào)?？蛇x的，參考圖5，所述第四控制單元1016包括第十n型晶體管n10；所述第十n型晶體管n10的控制極和第二極均連接所述第三控制單元1014，所述第十n型晶體管n10的第一極用于接入所述輸入信號(hào)input。

第三反相器m3，所述輸入單元101經(jīng)所述第三反相器m3分別連接所述第一輸出單元102和第二輸出單元103。

第一輸出單元102，與所述輸入單元101連接，用于根據(jù)所述預(yù)輸出信號(hào)和第二時(shí)鐘信號(hào)ck2，輸出第一輸出信號(hào)out1；

可選的，參考圖5，所述第一輸出單元102包括第一n型晶體管n1、第一p型晶體管p1和第一反相器m1；所述第一n型晶體管n1的控制極和第一p型晶體管p1的控制極均用于接收所述第二時(shí)鐘信號(hào)ck2，所述第一n型晶體管n1的第一極用于經(jīng)所述第三反相器m3接收所述預(yù)輸出信號(hào)，所述第一p型晶體管p1的第一極用于接收第一電壓信號(hào)vdd，所述第一n型晶體管n1的第二極和第一p型晶體管p1的第二極均連接所述第一反相器m1的第一端，所述第一反相器m1的第二端用于輸出所述第一輸出信號(hào)out1。

第二輸出單元103，與所述輸入單元101連接，用于根據(jù)所述預(yù)輸出信號(hào)和第三時(shí)鐘信號(hào)ck3，輸出第二輸出信號(hào)out2。

可選的，參考圖5，所述第二輸出單元103包括第二n型晶體管n2、第二p型晶體管p2和第二反相器m2；所述第二n型晶體管n2的控制極和第二p型晶體管p2的控制極均用于接收所述第三時(shí)鐘信號(hào)ck3，所述第二p型晶體管p2的第二極用于接收第一電壓信號(hào)vdd，所述第二n型晶體管n2的第二極用于經(jīng)所述第三反相器m3接收所述預(yù)輸出信號(hào)，所述第二n型晶體管n2的第一極和第二p型晶體管p2的第一極均連接所述第二反相器m2的第一端，所述第二反相器m2的第二端用于輸出所述第二輸出信號(hào)out2。

如圖6所示，為本發(fā)明提供的移位寄存器單元的又一個(gè)實(shí)施例的信號(hào)時(shí)序示意圖?，F(xiàn)在，以第一時(shí)鐘信號(hào)ck的一個(gè)時(shí)鐘周期為所述移位寄存器單元的一個(gè)驅(qū)動(dòng)周期為例，結(jié)合圖5和圖6，簡(jiǎn)要分析該移位寄存器單元的工作原理。

所述移位寄存器單元的接入信號(hào)包括：第一時(shí)鐘信號(hào)ck、第二時(shí)鐘信號(hào)ck2、第三時(shí)鐘信號(hào)ck3、輸入信號(hào)input、第一電壓信號(hào)vdd、第二電壓信號(hào)vss；第一時(shí)鐘信號(hào)ck、第二時(shí)鐘信號(hào)ck2、第三時(shí)鐘信號(hào)ck3和輸入信號(hào)input的輸入時(shí)序如圖6所示。

在t1時(shí)段，輸入信號(hào)input為高電平，第一時(shí)鐘信號(hào)ck、第二時(shí)鐘信號(hào)ck2和第三時(shí)鐘信號(hào)ck3均為低電平。

由于輸入信號(hào)input為高電平，第三n型晶體管n3和第四n型晶體管n4均打開；由于第四n型晶體管n4打開，第五n型晶體管n5和第六n型晶體管n6的控制極均被拉至第二電壓信號(hào)vss(即低電平)，因此第五n型晶體管n5和第六n型晶體管n6均關(guān)閉；由于第四n型晶體管n4為二極管連接方式，輸入信號(hào)input的高電平傳至第四p型晶體管p4和第七n型晶體管n7的控制極，這時(shí)第四p型晶體管p4關(guān)閉，第七n型晶體管n7打開；由于第一時(shí)鐘信號(hào)ck此時(shí)是低電平，所以第五p型晶體管p5和第八n型晶體管n8的控制極均被下拉至第一時(shí)鐘信號(hào)ck的低電平，這時(shí)第五p型晶體管p5和第八n型晶體管n8形成的反相器的輸出端則為高電平；因此，第六p型晶體管p6和第九n型晶體管n9的控制極均為高電平，此時(shí)，第六p型晶體管p6和第九n型晶體管n9形成的反相器的輸出端則為低電平(即預(yù)輸出信號(hào)此時(shí)為低電平)，經(jīng)過第三反相器m3的反相后，再次變?yōu)楦唠娖?；這時(shí)，由于第二時(shí)鐘信號(hào)ck2和第三時(shí)鐘信號(hào)ck3均為低電平，第一n型晶體管n1和第二n型晶體管n2均關(guān)閉，第一p型晶體管p1和第二p型晶體管p2均打開，第一電壓信號(hào)vdd的高電平經(jīng)第一p型晶體管p1和第一反相器m1后，輸出的第一輸出信號(hào)out1為低電平，同時(shí)，第一電壓信號(hào)vdd的高電平經(jīng)第二p型晶體管p2和第二反相器m2后，輸出的第二輸出信號(hào)out2為低電平，即第一輸出信號(hào)out1和第二輸出信號(hào)out2均為低電平。

在t2時(shí)段，第一時(shí)鐘信號(hào)ck為高電平，第二時(shí)鐘信號(hào)ck2為高電平，第三時(shí)鐘信號(hào)ck3為低電平，輸入信號(hào)input為高電平。

由于輸入信號(hào)input為高電平，第三n型晶體管n3和第四n型晶體管n4均打開；由于第四n型晶體管n4打開，第五n型晶體管n5和第六n型晶體管n6的控制極均被拉至第二電壓信號(hào)vss(即低電平)，因此第五n型晶體管n5和第六n型晶體管n6均關(guān)閉；由于第四n型晶體管n4為二極管連接方式，輸入信號(hào)input的高電平傳至第四p型晶體管p4和第七n型晶體管n7的控制極，這時(shí)第四p型晶體管p4關(guān)閉，第七n型晶體管n7打開；第一時(shí)鐘信號(hào)ck此時(shí)切換為高電平，所以第五p型晶體管p5和第八n型晶體管n8的控制極均被輸入第一時(shí)鐘信號(hào)ck的高電平，這時(shí)第五p型晶體管p5和第八n型晶體管n8形成的反相器的輸出端則為低電平；因此，第六p型晶體管p6和第九n型晶體管n9的控制極均為低電平，此時(shí)，第六p型晶體管p6和第九n型晶體管n9形成的反相器的輸出端則為高電平(即預(yù)輸出信號(hào)此時(shí)為高電平)，經(jīng)過第三反相器m3的反相后，再次變?yōu)榈碗娖?；這時(shí)，由于第二時(shí)鐘信號(hào)ck2為高電平，第一n型晶體管n1開啟且第一p型晶體管p1關(guān)閉，經(jīng)過第三反相器m3的反相后的低電平信號(hào)，經(jīng)第一反相器m1后，輸出的第一輸出信號(hào)out1為高電平；此時(shí)，由于第三時(shí)鐘信號(hào)ck3還是為低電平，第二n型晶體管n2關(guān)閉且第二p型晶體管p2打開，第一電壓信號(hào)vdd的高電平經(jīng)第二p型晶體管p2和第二反相器m2后，輸出的第二輸出信號(hào)out2還是為低電平。

在t3時(shí)段，第一時(shí)鐘信號(hào)ck為高電平，第二時(shí)鐘信號(hào)ck2為低電平，第三時(shí)鐘信號(hào)ck3為高電平，輸入信號(hào)input為低電平。

由于輸入信號(hào)input為低電平，第三n型晶體管n3和第四n型晶體管n4均關(guān)閉，第三p型晶體管p3打開；由于第三n型晶體管n3和第四n型晶體管n4均關(guān)閉，輸入單元101中的其他晶體管保持t2時(shí)段的狀態(tài)；此時(shí)，與第三p型晶體管p3的第二極連接的第六p型晶體管p6和第九n型晶體管n9的控制極均為低電平，第六p型晶體管p6和第九n型晶體管n9形成的反相器的輸出端則為高電平(即預(yù)輸出信號(hào)此時(shí)為高電平)，經(jīng)過第三反相器m3的反相后，再次變?yōu)榈碗娖剑淮藭r(shí)，由于第二時(shí)鐘信號(hào)ck2為低電平，第一n型晶體管n1關(guān)閉且第一p型晶體管p1打開，第一電壓信號(hào)vdd的高電平經(jīng)第一p型晶體管p1和第一反相器m1后，輸出的第一輸出信號(hào)out1為低電平；這時(shí)，由于第三時(shí)鐘信號(hào)ck3為高電平，第二n型晶體管n2開啟且第二p型晶體管p2關(guān)閉，經(jīng)過第三反相器m3的反相后的低電平信號(hào)，經(jīng)第二n型晶體管n2和第二反相器m2后，輸出的第二輸出信號(hào)out2為高電平。

在t4時(shí)段，第一時(shí)鐘信號(hào)ck、第二時(shí)鐘信號(hào)ck2和第三時(shí)鐘信號(hào)ck3均為低電平，輸入信號(hào)input為低電平。

由于輸入信號(hào)input為低電平，第三n型晶體管n3和第四n型晶體管n4均關(guān)閉，第三p型晶體管p3打開；由于第三n型晶體管n3和第四n型晶體管n4均關(guān)閉，輸入單元101中的其他晶體管繼續(xù)保持t2時(shí)段的狀態(tài)；此時(shí)，第一時(shí)鐘信號(hào)ck為低電平，所以第五p型晶體管p5和第八n型晶體管n8的控制極均被下拉至第一時(shí)鐘信號(hào)ck的低電平，這時(shí)第五p型晶體管p5和第八n型晶體管n8形成的反相器的輸出端則為高電平；因此，第六p型晶體管p6和第九n型晶體管n9的控制極均為高電平，此時(shí)，第六p型晶體管p6和第九n型晶體管n9形成的反相器的輸出端則為低電平(即預(yù)輸出信號(hào)此時(shí)為低電平)，經(jīng)過第三反相器m3的反相后，再次變?yōu)楦唠娖?；這時(shí)，由于第二時(shí)鐘信號(hào)ck2和第三時(shí)鐘信號(hào)ck3均為低電平，第一n型晶體管n1和第二n型晶體管n2均關(guān)閉，第一p型晶體管p1和第二p型晶體管p2均打開，第一電壓信號(hào)vdd的高電平經(jīng)第一p型晶體管p1和第一反相器m1后，輸出的第一輸出信號(hào)out1為低電平，同時(shí)，第一電壓信號(hào)vdd的高電平經(jīng)第二p型晶體管p2和第二反相器m2后，輸出的第二輸出信號(hào)out2為低電平，即第一輸出信號(hào)out1和第二輸出信號(hào)out2均為低電平。

這樣，經(jīng)過t1～t4時(shí)段，完成所述移位寄存器單元的一個(gè)周期的驅(qū)動(dòng)。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的移位寄存器單元，通過外加兩個(gè)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。同時(shí)，通過輸入單元內(nèi)部各單元及其具體電路的結(jié)構(gòu)設(shè)計(jì)，能夠更好地實(shí)現(xiàn)輸入信號(hào)到預(yù)輸出信號(hào)的轉(zhuǎn)換。此外，第四控制單元及其具體結(jié)構(gòu)的設(shè)計(jì)還能夠更好地配合整體功能的實(shí)現(xiàn)。

可選的，將上述各移位寄存器單元的實(shí)施例應(yīng)用到goa產(chǎn)品中，能夠大大縮減goa產(chǎn)品需要的器件數(shù)目，一方面能夠降低功耗，另一方面還有助于減小布局所需空間，有利于實(shí)現(xiàn)窄邊框goa產(chǎn)品的設(shè)計(jì)。

需要說明的是，上述各實(shí)施例中的晶體管獨(dú)立選自多晶硅薄膜晶體管、非晶硅薄膜晶體管、氧化物薄膜晶體管以及有機(jī)薄膜晶體管中的一種。在本實(shí)施例中涉及到的“控制極”具體可以是指晶體管的柵極或基極，“第一極”具體可以是指晶體管的源極或發(fā)射極，相應(yīng)的“第二極”具體可以是指晶體管的漏極或集電極。當(dāng)然，本領(lǐng)域的技術(shù)人員應(yīng)該知曉的是，該“第一極”與“第二極”可進(jìn)行互換。

另外，上述各實(shí)施例中的第一電壓信號(hào)vdd和第二電壓信號(hào)vss均為直流電壓信號(hào)，其中，第一電壓信號(hào)vdd為高電平直流信號(hào)，第二電壓信號(hào)vss為低電平直流信號(hào)；可選的，所述第一電壓信號(hào)vdd和第二電壓信號(hào)vss，均可由pcb(印制電路板)信號(hào)源提供。

此外，上述實(shí)施例中第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5和第六晶體管t6均為n型晶體管，為本實(shí)施例中便于實(shí)施的一種優(yōu)選方案，其不會(huì)對(duì)本發(fā)明的技術(shù)方案產(chǎn)生限制。本領(lǐng)域技術(shù)人員應(yīng)該知曉的是，簡(jiǎn)單的對(duì)各晶體管的類型(n型或p型)進(jìn)行改變，以及對(duì)各電源端和控制信號(hào)線輸出電壓的正負(fù)極性進(jìn)行改變，以實(shí)現(xiàn)與本實(shí)施例中對(duì)各晶體管執(zhí)行相同的導(dǎo)通或截止操作的技術(shù)方案，其均屬于本申請(qǐng)保護(hù)范圍。具體情況，此處不再一一舉例說明。

本發(fā)明實(shí)施例的第二個(gè)方面，提供了一種可以實(shí)現(xiàn)低功耗的移位寄存器單元的驅(qū)動(dòng)方法的一個(gè)實(shí)施例。如圖7所示，為本發(fā)明提供的移位寄存器單元的驅(qū)動(dòng)方法的一個(gè)實(shí)施例的流程示意圖。

所述移位寄存器單元的驅(qū)動(dòng)方法，用于驅(qū)動(dòng)如上所述的移位寄存器單元的任一實(shí)施例，具體包括以下步驟：

步驟201：在第一時(shí)段(參考圖6的t2時(shí)段)，輸入信號(hào)input為高電平，第一時(shí)鐘信號(hào)ck為高電平，經(jīng)過輸入單元101后輸出的預(yù)輸出信號(hào)為高電平，在第二時(shí)鐘信號(hào)ck2為高電平時(shí)，第一輸出信號(hào)out1為高電平；

步驟202：在第二時(shí)段(參考圖6的t3時(shí)段)，輸入信號(hào)input為低電平，第一時(shí)鐘信號(hào)ck為高電平，經(jīng)過輸入單元101后輸出的預(yù)輸出信號(hào)為高電平，在第三時(shí)鐘信號(hào)ck3為高電平時(shí)，第二輸出信號(hào)out2為高電平。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的移位寄存器單元的驅(qū)動(dòng)方法，在移位寄存器單元本身的結(jié)構(gòu)設(shè)計(jì)前提下，結(jié)合該驅(qū)動(dòng)方法，使得單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性。

可選的，所述移位寄存器單元的驅(qū)動(dòng)方法，還包括以下步驟：

在第三時(shí)段(參考圖6的t1時(shí)段)，輸入信號(hào)input為高電平，第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)均為低電平，經(jīng)過輸入單元101后輸出的預(yù)輸出信號(hào)為低電平，第一輸出信號(hào)和第二輸出信號(hào)均為低電平；

和第四時(shí)段(參考圖6的t4時(shí)段)，輸入信號(hào)input為低電平，第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)均為低電平，經(jīng)過輸入單元101后輸出的預(yù)輸出信號(hào)為低電平，第一輸出信號(hào)和第二輸出信號(hào)均為低電平。

通過第三時(shí)段和第四時(shí)段中的信號(hào)設(shè)計(jì)，給出了單級(jí)移位寄存器單元的整個(gè)周期內(nèi)的信號(hào)設(shè)計(jì)，使得整個(gè)驅(qū)動(dòng)方法更加完整，且能配合其他級(jí)聯(lián)的移位寄存器單元的驅(qū)動(dòng)方法進(jìn)行工作。

本發(fā)明實(shí)施例的第三個(gè)方面，提供了一種可以實(shí)現(xiàn)低功耗的柵極驅(qū)動(dòng)電路的一個(gè)實(shí)施例。如圖8所示，為本發(fā)明提供的柵極驅(qū)動(dòng)電路的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖。

所述柵極驅(qū)動(dòng)電路，包括至少兩個(gè)級(jí)聯(lián)的如上所述的移位寄存器單元的任一實(shí)施例；參考圖8，第n級(jí)的移位寄存器單元包括輸入單元101、第一輸出單元102和第二輸出單元103；第n+1級(jí)的移位寄存器單元包括輸入單元101’、第一輸出單元102’和第二輸出單元103’；

第n級(jí)的移位寄存器單元的輸入信號(hào)端與第n-1級(jí)的移位寄存器單元的預(yù)輸出信號(hào)端連接，用于接入第n-1級(jí)的移位寄存器單元的預(yù)輸出信號(hào)作為第n級(jí)的移位寄存器單元的輸入信號(hào)stv_in_n-1，第n級(jí)的移位寄存器單元的第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端分別接入第一時(shí)鐘信號(hào)ck、第二時(shí)鐘信號(hào)ck2和第三時(shí)鐘信號(hào)ck3；

在輸入信號(hào)、第一時(shí)鐘信號(hào)ck、第二時(shí)鐘信號(hào)ck2和第三時(shí)鐘信號(hào)ck3的控制下，所述第n級(jí)的移位寄存器單元輸出第一輸出信號(hào)out1和第二輸出信號(hào)out2。

可選的，如圖8所示，第n+1級(jí)的移位寄存器單元的輸入信號(hào)端與第n級(jí)的移位寄存器單元的預(yù)輸出信號(hào)端連接，用于接入第n級(jí)的移位寄存器單元的預(yù)輸出信號(hào)作為第n+1級(jí)的移位寄存器單元的輸入信號(hào)，第n+1級(jí)的移位寄存器單元的第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端和第三時(shí)鐘信號(hào)端分別接入第四時(shí)鐘信號(hào)ck4、第五時(shí)鐘信號(hào)ck5和第六時(shí)鐘信號(hào)ck6；

在輸入信號(hào)、第四時(shí)鐘信號(hào)ck4、第五時(shí)鐘信號(hào)ck5和第六時(shí)鐘信號(hào)ck6的控制下，所述第n+1級(jí)的移位寄存器單元輸出第三輸出信號(hào)out3和第四輸出信號(hào)out4。

可選的，參考附圖9，所述第一時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)的周期相同、相位相反；所述第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)和第六時(shí)鐘信號(hào)的高電平所在時(shí)段，依次相差1/4周期。

如圖9所示，為本發(fā)明提供的柵極驅(qū)動(dòng)電路的一個(gè)實(shí)施例的信號(hào)時(shí)序示意圖。參考移動(dòng)寄存器單元的實(shí)施例中的各時(shí)段的信號(hào)驅(qū)動(dòng)原理，第n級(jí)和第n+1級(jí)的移位寄存器單元的輸出信號(hào)如圖9所示。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)電路，通過外加第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。

本發(fā)明實(shí)施例的第四個(gè)方面，提供了一種可以實(shí)現(xiàn)低功耗的陣列基板的一個(gè)實(shí)施例。

所述陣列基板，包括如上所述的柵極驅(qū)動(dòng)電路的任一實(shí)施例。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的陣列基板，通過在柵極驅(qū)動(dòng)電路中外加兩個(gè)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得柵極驅(qū)動(dòng)電路中的單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。

本發(fā)明實(shí)施例的第五個(gè)方面，提供了一種可以實(shí)現(xiàn)低功耗的顯示裝置的一個(gè)實(shí)施例。

所述顯示裝置，包括如上所述的陣列基板的實(shí)施例。

需要說明的是，本實(shí)施例中的顯示裝置可以為：電子紙、手機(jī)、平板電腦、電視機(jī)、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。

從上述實(shí)施例可以看出，本發(fā)明實(shí)施例提供的顯示裝置，通過在柵極驅(qū)動(dòng)電路中外加兩個(gè)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)及相應(yīng)的電路改進(jìn)，使得柵極驅(qū)動(dòng)電路中的單級(jí)移位寄存器單元可同時(shí)輸出兩行柵極驅(qū)動(dòng)信號(hào)，這樣可以減少柵極驅(qū)動(dòng)電路中移位寄存器單元的使用數(shù)目，同時(shí)有效降低整體面板的功耗，更好提升性能及穩(wěn)定性；并且，由于移位寄存器單元的使用數(shù)目的減少，大量減少了器件使用數(shù)目，節(jié)約了成本，也提升了良率，從而大大提升了產(chǎn)品的競(jìng)爭(zhēng)力。

所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：以上任何實(shí)施例的討論僅為示例性的，并非旨在暗示本公開的范圍(包括權(quán)利要求)被限于這些例子；在本發(fā)明的思路下，以上實(shí)施例或者不同實(shí)施例中的技術(shù)特征之間也可以進(jìn)行組合，步驟可以以任意順序?qū)崿F(xiàn)，并存在如上所述的本發(fā)明的不同方面的許多其它變化，為了簡(jiǎn)明它們沒有在細(xì)節(jié)中提供。

另外，為簡(jiǎn)化說明和討論，并且為了不會(huì)使本發(fā)明難以理解，在所提供的附圖中可以示出或可以不示出與集成電路(ic)芯片和其它部件的公知的電源/接地連接。此外，可以以框圖的形式示出裝置，以便避免使本發(fā)明難以理解，并且這也考慮了以下事實(shí)，即關(guān)于這些框圖裝置的實(shí)施方式的細(xì)節(jié)是高度取決于將要實(shí)施本發(fā)明的平臺(tái)的(即，這些細(xì)節(jié)應(yīng)當(dāng)完全處于本領(lǐng)域技術(shù)人員的理解范圍內(nèi))。在闡述了具體細(xì)節(jié)(例如，電路)以描述本發(fā)明的示例性實(shí)施例的情況下，對(duì)本領(lǐng)域技術(shù)人員來說顯而易見的是，可以在沒有這些具體細(xì)節(jié)的情況下或者這些具體細(xì)節(jié)有變化的情況下實(shí)施本發(fā)明。因此，這些描述應(yīng)被認(rèn)為是說明性的而不是限制性的。

盡管已經(jīng)結(jié)合了本發(fā)明的具體實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但是根據(jù)前面的描述，這些實(shí)施例的很多替換、修改和變型對(duì)本領(lǐng)域普通技術(shù)人員來說將是顯而易見的。例如，其它存儲(chǔ)器架構(gòu)(例如，動(dòng)態(tài)ram(dram))可以使用所討論的實(shí)施例。

本發(fā)明的實(shí)施例旨在涵蓋落入所附權(quán)利要求的寬泛范圍之內(nèi)的所有這樣的替換、修改和變型。因此，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何省略、修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。