本申請涉及但不限定于一種信號處理電路及存儲器。

背景技術(shù)：

1、在存儲器中，需要通過命令信號和地址信號指示要執(zhí)行的命令操作和執(zhí)行該操作的地址。例如，命令信號和地址信號用于指示對目標(biāo)bg(bank?group，存儲體組)中的目標(biāo)ba(bank，存儲體)中部分行或全部行，執(zhí)行預(yù)充電命令。在命令信號和地址信號到達目標(biāo)bg的目標(biāo)ba之前，需要對命令信號和地址信號進行一系列處理。

2、現(xiàn)有技術(shù)中，存儲器中設(shè)置有地址解碼電路，地址解碼電路用于接收地址信號以對地址信號進行解碼得到地址解碼信號，進而可以根據(jù)地址解碼信號和命令信號對存儲器執(zhí)行命令。

3、然而，上述方案可能會導(dǎo)致命令執(zhí)行錯誤。

技術(shù)實現(xiàn)思路

1、本申請一實施例提供一種信號處理電路及存儲器，以降低命令執(zhí)行錯誤率。

2、第一方面，本申請?zhí)峁┮环N信號處理電路，包括：

3、脈沖展寬電路和地址解碼電路；

4、所述脈沖展寬電路用于接收命令信號和地址信號，并通過所述命令信號對所述地址信號的脈沖寬度進行展寬，生成地址展寬信號；

5、所述地址解碼電路的輸入端耦接至所述脈沖展寬電路的輸出端，用于接收所述地址展寬信號，以對所述地址展寬信號進行解碼，生成所述地址信號對應(yīng)的地址解碼信號。

6、在一實施例中，所述脈沖展寬電路包括第一觸發(fā)器；

7、所述第一觸發(fā)器的同相時鐘輸入端用于接收展寬控制信號，所述展寬控制信號為所述命令信號或所述命令信號的反相信號，所述第一觸發(fā)器的數(shù)據(jù)輸入端用于接收所述地址信號，所述第一觸發(fā)器用于在所述展寬控制信號的控制下，對所述地址信號的脈沖寬度進行展寬，生成并輸出所述地址展寬信號。

8、在一實施例中，所述脈沖展寬電路還包括反相器和傳輸門；

9、所述反相器的輸入端用于接收所述命令信號，所述反相器的輸出端耦接至所述第一觸發(fā)器的反相時鐘輸入端；

10、所述傳輸門的輸入端用于接收所述命令信號，所述傳輸門的輸出端耦接至所述第一觸發(fā)器的同相時鐘輸入端。

11、在一實施例中，所述脈沖展寬電路還包括反相器和傳輸門；

12、所述反相器的輸入端用于接收所述命令信號，所述反相器的輸出端耦接至所述第一觸發(fā)器的同相時鐘輸入端；

13、所述傳輸門的輸入端用于接收所述命令信號，所述傳輸門的輸出端耦接至所述第一觸發(fā)器的反相時鐘輸入端。

14、在一實施例中，所述信號處理電路還包括：預(yù)處理電路；

15、所述預(yù)處理電路的第一輸出端耦接至所述脈沖展寬電路用于接收所述命令信號的輸入端，以及，所述預(yù)處理電路的第二輸出端耦接至所述脈沖展寬電路用于接收所述地址信號的輸入端，所述預(yù)處理電路用于接收命令地址信號，以對所述命令地址信號進行解碼和放大得到所述命令信號和所述地址信號。

16、在一實施例中，還包括：同步電路，所述同步電路的兩個輸入端分別耦接至所述地址解碼電路的輸出端和所述預(yù)處理電路的所述第一輸出端，用于將所述地址解碼信號和所述命令信號進行同步。

17、在一實施例中，所述同步電路包括第二觸發(fā)器，所述第二觸發(fā)器的數(shù)據(jù)輸入端耦接至所述地址解碼電路的輸出端，所述第二觸發(fā)器的時鐘輸入端耦接至所述預(yù)處理電路的所述第一輸出端。

18、在一實施例中，還包括：延遲電路，所述延遲電路的輸入端耦接至所述預(yù)處理電路的所述第一輸出端，所述延遲電路的輸出端耦接至所述同步電路的輸入端，用于對所述命令信號進行延遲后輸出給所述同步電路，以匹配所述脈沖展寬電路和所述地址解碼電路引入的延遲。

19、在一實施例中，所述地址信號包括以下至少一項：存儲體組地址信號、存儲體地址信號；所述命令信號包括以下至少一項：預(yù)充電命令信號、刷新命令信號和刷新管理命令信號。

20、第二方面，本申請?zhí)峁┮环N存儲器，包括第一方面所述的信號處理電路。

21、本申請實施例提供一種信號處理電路及存儲器，脈沖展寬電路用于接收命令信號和地址信號，并通過命令信號對地址信號的脈沖寬度進行展寬，生成地址展寬信號；地址解碼電路的輸入端耦接至脈沖展寬電路的輸出端，用于接收地址展寬信號，以對地址展寬信號進行解碼，生成地址信號對應(yīng)的地址解碼信號。本申請可以對地址信號進行脈沖展寬，以增大地址信號的脈沖寬度。脈沖展寬可以為地址解碼提供更多的時序裕度，有助于保證命令采樣準(zhǔn)確度，提高了命令執(zhí)行成功率。

技術(shù)特征：

1.一種信號處理電路，其特征在于，包括：脈沖展寬電路和地址解碼電路；

2.根據(jù)權(quán)利要求1所述的信號處理電路，其特征在于，所述脈沖展寬電路包括第一觸發(fā)器；

3.根據(jù)權(quán)利要求2所述的信號處理電路，其特征在于，所述脈沖展寬電路還包括反相器和傳輸門；

4.根據(jù)權(quán)利要求2所述的信號處理電路，其特征在于，所述脈沖展寬電路還包括反相器和傳輸門；

5.根據(jù)權(quán)利要求1至4任一項所述的信號處理電路，其特征在于，所述信號處理電路還包括：預(yù)處理電路；

6.根據(jù)權(quán)利要求5所述的信號處理電路，其特征在于，還包括：同步電路，所述同步電路的兩個輸入端分別耦接至所述地址解碼電路的輸出端和所述預(yù)處理電路的所述第一輸出端，用于將所述地址解碼信號和所述命令信號進行同步。

7.根據(jù)權(quán)利要求6所述的信號處理電路，其特征在于，所述同步電路包括第二觸發(fā)器，所述第二觸發(fā)器的數(shù)據(jù)輸入端耦接至所述地址解碼電路的輸出端，所述第二觸發(fā)器的時鐘輸入端耦接至所述預(yù)處理電路的所述第一輸出端。

8.根據(jù)權(quán)利要求6所述的信號處理電路，其特征在于，還包括：延遲電路，所述延遲電路的輸入端耦接至所述預(yù)處理電路的所述第一輸出端，所述延遲電路的輸出端耦接至所述同步電路的輸入端，用于對所述命令信號進行延遲后輸出給所述同步電路，以匹配所述脈沖展寬電路和所述地址解碼電路引入的延遲。

9.根據(jù)權(quán)利要求1至4任一項所述的信號處理電路，其特征在于，所述地址信號包括以下至少一項：存儲體組地址信號、存儲體地址信號；所述命令信號包括以下至少一項：預(yù)充電命令信號、刷新命令信號和刷新管理命令信號。

10.一種存儲器，其特征在于，包括權(quán)利要求1至9任一項所述的信號處理電路。

技術(shù)總結(jié)
本申請?zhí)峁┮环N信號處理電路及存儲器，包括：脈沖展寬電路用于接收命令信號和地址信號，并通過命令信號對地址信號的脈沖寬度進行展寬，生成地址展寬信號；地址解碼電路的輸入端耦接至脈沖展寬電路的輸出端，用于接收地址展寬信號，以對地址展寬信號進行解碼，生成地址信號對應(yīng)的地址解碼信號。本申請可以對地址信號進行脈沖展寬，以增大地址信號的脈沖寬度，可以為地址解碼提供更多的時序裕度，有助于保證命令采樣準(zhǔn)確度，提高了命令執(zhí)行成功率。

技術(shù)研發(fā)人員：谷銀川
受保護的技術(shù)使用者：長鑫存儲技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6