本公開實(shí)施例涉及半導(dǎo)體，特別涉及一種寫入執(zhí)行信號控制電路及其存儲器。

背景技術(shù)：

1、動(dòng)態(tài)隨機(jī)存取存儲器(dram，dynamic?random?access?memory)中，譯碼生成寫命令后進(jìn)行與寫相關(guān)的操作，一次寫命令執(zhí)行完成的周期最大為參考周期，通常會在參考周期的時(shí)鐘周期長度的基礎(chǔ)上再增加一些冗余的時(shí)鐘周期長度作為預(yù)設(shè)時(shí)鐘周期長度，一般通過計(jì)數(shù)器設(shè)置大于預(yù)設(shè)時(shí)鐘周期長度的有效電平信號，以將寫操作所用的時(shí)鐘信號包括在內(nèi)，使得執(zhí)行寫操作所需的時(shí)鐘周期長度小于預(yù)設(shè)時(shí)鐘周期長度。

2、然而，參考周期具有多個(gè)不同的取值，為使得執(zhí)行寫操作所需的時(shí)鐘周期長度小于預(yù)設(shè)時(shí)鐘周期長度，需要設(shè)計(jì)預(yù)設(shè)時(shí)鐘周期長度大于多個(gè)取值不同的參考周期，則對于一些取值較小的參考周期，即參考周期的時(shí)鐘周期長度較小時(shí)，寫操作所需的時(shí)鐘周期長度遠(yuǎn)小于預(yù)設(shè)時(shí)鐘周期長度，導(dǎo)致多余的時(shí)鐘周期不停切換產(chǎn)生不必要的動(dòng)態(tài)功耗。

技術(shù)實(shí)現(xiàn)思路

1、本公開實(shí)施例提供一種寫入執(zhí)行信號控制電路及其存儲器，至少有利于降低電路功耗。

2、根據(jù)本公開一些實(shí)施例，本公開實(shí)施例一方面提供一種寫入執(zhí)行信號控制電路，包括：模式寄存器，被配置為輸出n個(gè)取值不同的配置信息；寫命令執(zhí)行時(shí)長控制電路，被配置為接收寫命令，并基于n個(gè)取值不同的所述配置信息生成m個(gè)寫入執(zhí)行信號；其中，m個(gè)所述寫入執(zhí)行信號持續(xù)有效電平的時(shí)鐘周期長度互不相同，n≥m＞1。

3、在一些實(shí)施例中，所述寫入執(zhí)行信號控制電路包括時(shí)鐘計(jì)數(shù)電路、時(shí)長設(shè)置電路及寫入執(zhí)行信號生成電路；所述時(shí)鐘計(jì)數(shù)電路用于對時(shí)鐘信號周期進(jìn)行計(jì)數(shù)，并在計(jì)數(shù)了預(yù)設(shè)數(shù)值后輸出時(shí)鐘周期計(jì)數(shù)信號；所述時(shí)長設(shè)置電路用于接收所述配置信息和所述時(shí)鐘周期計(jì)數(shù)信號，并基于所述配置信息的取值在經(jīng)過預(yù)設(shè)時(shí)鐘周期長度后生成中間信號，所述預(yù)設(shè)時(shí)鐘周期長度與所述配置信息的取值相對應(yīng)；所述寫入執(zhí)行信號生成電路用于接收所述寫命令及所述中間信號，并基于所述寫命令和所述中間信號生成所述寫入執(zhí)行信號。

4、在一些實(shí)施例中，所述配置信息為具有x位的二進(jìn)制編碼，所述時(shí)長設(shè)置電路用于接收所述x位的二進(jìn)制編碼中的y位二進(jìn)制編碼，其中，x≥y≥1，取值不同的所述配置信息對應(yīng)配置時(shí)鐘周期長度不同的寫入等待周期。

5、在一些實(shí)施例中，所述y位的二進(jìn)制編碼具有m個(gè)不同取值，所述時(shí)鐘計(jì)數(shù)電路配置為對應(yīng)所述y位的二進(jìn)制編碼的m個(gè)不同取值設(shè)置m個(gè)不同數(shù)值的所述預(yù)設(shè)數(shù)值；其中，每與同一所述預(yù)設(shè)數(shù)值對應(yīng)的多個(gè)所述y位的二進(jìn)制編碼的取值所對應(yīng)的所述寫入等待周期最大值小于該預(yù)設(shè)數(shù)值。

6、在一些實(shí)施例中，所述配置信息為具有5位的二進(jìn)制編碼，所述時(shí)長設(shè)置電路用于接收所述配置信息中的第5位和第4位的數(shù)值。

7、在一些實(shí)施例中，所述時(shí)鐘計(jì)數(shù)電路包括：分頻電路，被配置為，接收第一時(shí)鐘信號，并基于所述第一時(shí)鐘信號生成第二時(shí)鐘信號，所述第二時(shí)鐘信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的2倍；計(jì)數(shù)器，被配置為，接收所述第二時(shí)鐘信號和所述寫入執(zhí)行信號，并在所述寫入執(zhí)行信號處于有效電平時(shí)，基于所述第二時(shí)鐘信號和所述寫入執(zhí)行信號，在計(jì)數(shù)了所述預(yù)設(shè)數(shù)值后輸出所述時(shí)鐘周期計(jì)數(shù)信號。

8、在一些實(shí)施例中，所述時(shí)鐘周期計(jì)數(shù)信號包括第一計(jì)數(shù)信號、第二計(jì)數(shù)信號和第三計(jì)數(shù)信號；所述時(shí)長設(shè)置電路包括：配置信息處理電路，被配置為，接收所述配置信息，并基于所述配置信息生成第一控制信號、第二控制信號和第三控制信號；第一與非門電路，被配置為，接收所述第一計(jì)數(shù)信號、所述第二計(jì)數(shù)信號和所述第一控制信號，并生成第一信號；第二與非門電路，被配置為，接收所述第二計(jì)數(shù)信號、所述第三計(jì)數(shù)信號和所述第二控制信號，并生成第二信號；第三與非門電路，被配置為，接收所述第三計(jì)數(shù)信號和所述第三控制信號，并生成第三信號；第四與非門電路，被配置為，接收所述第一信號、所述第二信號和所述第三信號，并生成第四信號；第一觸發(fā)器，被配置為，接收所述第四信號和第一時(shí)鐘信號，并生成所述中間信號。

9、在一些實(shí)施例中，所述第一計(jì)數(shù)信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的16倍，所述第二計(jì)數(shù)信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的32倍，所述第三計(jì)數(shù)信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的48倍。

10、在一些實(shí)施例中，所述寫入執(zhí)行信號生成電路包括：第一非門電路，被配置為，接收所述寫命令，并基于所述寫命令輸出第一輸入信號；第二非門電路，被配置為，接收所述中間信號，并基于所述中間信號輸出第二輸入信號；sr鎖存器，被配置為，接收所述第一輸入信號和所述第二輸入信號，并基于所述第一輸入信號和所述第二輸入信號輸出所述寫入執(zhí)行信號。

11、在一些實(shí)施例中，所述時(shí)鐘計(jì)數(shù)電路還具有第一重置端，所述第一重置端用于接收第一重置信號；所述時(shí)鐘計(jì)數(shù)電路還被配置為，接收所述第一重置信號，并基于所述第一重置信號的有效電平被重置，所述第一重置信號處于有效電平時(shí)，所述寫入執(zhí)行信號處于無效電平。

12、在一些實(shí)施例中，所述寫入執(zhí)行信號生成電路還具有第二重置端，所述第二重置端用于接收第二重置信號；所述寫入執(zhí)行信號生成電路還被配置為，接收所述第二重置信號，并基于所述第二重置信號的有效電平被重置；所述第一重置信號和所述第二重置信號為差分信號。

13、根據(jù)本公開一些實(shí)施例，本公開實(shí)施例另一方面還提供一種存儲器，包括：根據(jù)上述任一項(xiàng)所述的寫入執(zhí)行信號控制電路。

14、本公開實(shí)施例提供的技術(shù)方案至少具有以下優(yōu)點(diǎn)：

15、可以理解的是，不同的寫命令完成的周期的時(shí)鐘周期長度可以不同，即執(zhí)行不同寫操作實(shí)際所需的時(shí)鐘周期長度可以不同，模式寄存器輸出的配置信息的不同取值與不同的寫操作對應(yīng)，即配置信息的不同取值與不同的執(zhí)行寫操作實(shí)際所需的時(shí)鐘周期長度對應(yīng)；而且，寫入執(zhí)行信號持續(xù)有效電平的時(shí)鐘周期長度即寫操作執(zhí)行所需等待的時(shí)鐘周期長度。

16、如此，設(shè)計(jì)寫命令執(zhí)行時(shí)長控制電路，使得n個(gè)取值不同的配置信息可以對應(yīng)m個(gè)寫入執(zhí)行信號，m個(gè)寫入執(zhí)行信號持續(xù)有效電平的時(shí)鐘周期長度互不相同，即不同取值的配置信息可以與持續(xù)有效電平的時(shí)鐘周期長度不同的寫入執(zhí)行信號對應(yīng)。例如，對于一些取值較小的配置信息，可以通過寫命令執(zhí)行時(shí)長控制電路基于該配置信息生成持續(xù)有效電平的時(shí)鐘周期長度短的寫入執(zhí)行信號，以避免執(zhí)行寫操作實(shí)際所需的時(shí)鐘周期長度遠(yuǎn)小于寫入執(zhí)行信號持續(xù)有效電平的時(shí)鐘周期長度，這樣有利于在保證執(zhí)行寫操作實(shí)際所需的時(shí)鐘周期長度小于寫入執(zhí)行信號持續(xù)有效電平的時(shí)鐘周期長度的前提下，避免多余的時(shí)鐘周期不停切換產(chǎn)生的動(dòng)態(tài)功耗，從而有利于降低電路功耗。

技術(shù)特征：

1.一種寫入執(zhí)行信號控制電路，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的寫入執(zhí)行信號控制電路，其特征在于，所述寫入執(zhí)行信號控制電路包括時(shí)鐘計(jì)數(shù)電路、時(shí)長設(shè)置電路及寫入執(zhí)行信號生成電路；

3.根據(jù)權(quán)利要求2所述的寫入執(zhí)行信號控制電路，其特征在于，所述配置信息為具有x位的二進(jìn)制編碼，所述時(shí)長設(shè)置電路用于接收所述x位的二進(jìn)制編碼中的y位二進(jìn)制編碼，其中，x≥y≥1，取值不同的所述配置信息對應(yīng)配置時(shí)鐘周期長度不同的寫入等待周期。

4.根據(jù)權(quán)利要求3所述的寫入執(zhí)行信號控制電路，其特征在于，所述y位的二進(jìn)制編碼具有m個(gè)不同取值，所述時(shí)鐘計(jì)數(shù)電路配置為對應(yīng)所述y位的二進(jìn)制編碼的m個(gè)不同取值設(shè)置m個(gè)不同數(shù)值的所述預(yù)設(shè)數(shù)值；其中，與同一所述預(yù)設(shè)數(shù)值對應(yīng)的多個(gè)所述y位的二進(jìn)制編碼的取值所對應(yīng)的所述寫入等待周期最大值小于該預(yù)設(shè)數(shù)值。

5.根據(jù)權(quán)利要求4所述的寫入執(zhí)行信號控制電路，其特征在于，所述配置信息為具有5位的二進(jìn)制編碼，所述時(shí)長設(shè)置電路用于接收所述配置信息中的第5位和第4位的數(shù)值。

6.根據(jù)權(quán)利要求2至5中任一項(xiàng)所述的寫入執(zhí)行信號控制電路，其特征在于，所述時(shí)鐘計(jì)數(shù)電路包括：

7.根據(jù)權(quán)利要求2至5中任一項(xiàng)所述的寫入執(zhí)行信號控制電路，其特征在于，所述時(shí)鐘周期計(jì)數(shù)信號包括第一計(jì)數(shù)信號、第二計(jì)數(shù)信號和第三計(jì)數(shù)信號；所述時(shí)長設(shè)置電路包括：配置信息處理電路，被配置為，接收所述配置信息，并基于所述配置信息生成第一控制信號、第二控制信號和第三控制信號；

8.根據(jù)權(quán)利要求7所述的寫入執(zhí)行信號控制電路，其特征在于，所述第一計(jì)數(shù)信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的16倍，所述第二計(jì)數(shù)信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的32倍，所述第三計(jì)數(shù)信號的時(shí)鐘周期長度為所述第一時(shí)鐘信號的時(shí)鐘周期長度的48倍。

9.根據(jù)權(quán)利要求2至5中任一項(xiàng)所述的寫入執(zhí)行信號控制電路，其特征在于，所述寫入執(zhí)行信號生成電路包括：

10.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的寫入執(zhí)行信號控制電路，其特征在于，所述時(shí)鐘計(jì)數(shù)電路還具有第一重置端，所述第一重置端用于接收第一重置信號；

11.根據(jù)權(quán)利要求10中任一項(xiàng)所述的寫入執(zhí)行信號控制電路，其特征在于，所述寫入執(zhí)行信號生成電路還具有第二重置端，所述第二重置端用于接收第二重置信號；

12.一種存儲器，其特征在于，包括：根據(jù)權(quán)利要求1至11中任一項(xiàng)所述的寫入執(zhí)行信號控制電路。

技術(shù)總結(jié)
本公開實(shí)施例涉及半導(dǎo)體技術(shù)領(lǐng)域，提供一種寫入執(zhí)行信號控制電路及其存儲器，寫入執(zhí)行信號控制電路包括：模式寄存器，被配置為輸出N個(gè)取值不同的配置信息；寫命令執(zhí)行時(shí)長控制電路，被配置為接收寫命令，并基于N個(gè)取值不同的配置信息生成M個(gè)寫入執(zhí)行信號；其中，M個(gè)寫入執(zhí)行信號持續(xù)有效電平的時(shí)鐘周期長度互不相同，N≥M＞1。本公開實(shí)施例至少有利于降低電路功耗。

技術(shù)研發(fā)人員：戴凱
受保護(hù)的技術(shù)使用者：長鑫存儲技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9