本技術涉及存儲，特別涉及一種鎖存器、存儲器、時序電路及芯片。

背景技術：

1、鎖存器(latch)是一種對脈沖信號敏感的存儲單元電路，它們可以在特定的脈沖信號的作用下改變存儲狀態(tài)，并在下次特定的脈沖信號作用之前，一直維持改變后的存儲狀態(tài)。

技術實現(xiàn)思路

1、本技術實施例提供了一種鎖存器、存儲器、時序電路及芯片，能夠降低鎖存器的功耗，所述技術方案如下：

2、第一方面，提供了一種鎖存器，所述鎖存器包括鎖存電路和阻斷電路，其中，所述鎖存電路具有第一輸出端、第二輸出端、第一電源端和第二電源端，所述第一輸出端的輸出信號中的高電平由所述第一電源端提供，所述第二輸出端的輸出信號中的高電平由所述第二電源端提供。

3、所述阻斷電路用于：在所述第一輸出端的輸出信號由高電平轉(zhuǎn)變?yōu)榈碗娖胶?，阻斷所述第一電源端與電源的導通；在所述第二輸出端的輸出信號由高電平轉(zhuǎn)變?yōu)榈碗娖胶?，阻斷所述第二電源端與電源的導通。

4、可選地，所述鎖存電路具有第一輸入端和第二輸入端，所述阻斷電路包括第一開關電路和第二開關電路；

5、所述第一開關電路分別與所述第一電源端、所述第一輸入端、所述電源以及時鐘信號源連接，所述第二開關電路分別與所述第二電源端、所述第二輸入端、所述電源以及所述時鐘信號源連接；

6、所述第一開關電路用于：在所述第一輸入端和所述時鐘信號源的輸入信號驅(qū)動所述第一輸出端的輸出信號為低電平后，阻斷所述第一電源端與所述電源的導通；

7、所述第二開關電路用于：在所述第二輸入端和所述時鐘信號源的輸入信號驅(qū)動所述第二輸出端的輸出信號為低電平后，阻斷所述第二電源端與所述電源的導通。

8、可選地，所述第一開關電路包括第一晶體管和第二晶體管；

9、所述第一晶體管的柵極與所述第一輸入端連接，所述第二晶體管的柵極與所述時鐘信號源連接；

10、所述第一晶體管的第一極和第二極分別與所述第一電源端和所述電源連接，所述第二晶體管的第一極和第二極分別與所述第一電源端和所述電源連接。

11、可選地，所述第二開關電路包括第三晶體管和第四晶體管；

12、所述第三晶體管的柵極與所述第二輸入端連接，所述第四晶體管的柵極與所述時鐘信號源連接；

13、所述第三晶體管的第一極和第二極分別與所述第二電源端和所述電源連接，所述第四晶體管的第一極和第二極分別與所述第二電源端和所述電源連接。

14、可選地，所述鎖存電路包括第五晶體管、第六晶體管、第七晶體管；

15、所述第五晶體管的柵極與所述第一輸入端連接，所述第五晶體管的第一極與所述第一輸出端連接，所述第五晶體管的第二極與所述第七晶體管的第一極連接；

16、所述第六晶體管的柵極與所述第二輸入端連接，所述第六晶體管的第一極與所述第二輸出端連接，所述第六晶體管的第二極與所述第七晶體管的第一極連接；

17、所述第七晶體管的柵極連接時鐘信號源，所述第七晶體管的第二極接地。

18、可選地，所述鎖存電路還包括第八晶體管、第九晶體管、第十晶體管、第十一晶體管；

19、所述第八晶體管的第一極與所述第一電源端連接，所述第八晶體管的第二極與所述第一輸出端連接，所述第八晶體管的柵極與所述第二輸出端連接；

20、所述第九晶體管的第一極與所述第二電源端連接，所述第九晶體管的第二極與所述第二輸出端連接，所述第九晶體管的柵極與所述第一輸出端連接；

21、所述第十晶體管的第一極與所述第一輸出端連接，所述第十晶體管的第二極接地，所述第十晶體管的柵極與所述第二輸出端連接；

22、所述第十一晶體管的第一極與所述第二輸出端連接，所述第十一晶體管的第二極接地，所述第十一晶體管的柵極與所述第一輸出端連接。

23、可選地，所述第一晶體管、所述第二晶體管、所述第三晶體管和所述第四晶體管的類型，與所述第七晶體管的類型不同，其中，所述類型包括p型mos管或n型mos管。

24、第二方面，提供了一種鎖存器，所述鎖存器包括鎖存電路和阻斷電路，其中，所述鎖存電路具有第三輸出端、第四輸出端、第一接地端和第二接地端，所述第三輸出端通過所述第一接地端接地，所述第四輸出端通過所述第二接地端接地；

25、所述阻斷電路用于：在所述第三輸出端的輸出信號由低電平轉(zhuǎn)變?yōu)楦唠娖胶?，阻斷所述第一接地端接地；在所述第四輸出端的輸出信號由低電平轉(zhuǎn)變?yōu)楦唠娖胶?，阻斷所述第二接地端接地?/p>

26、可選地，所述鎖存電路具有第三輸入端和第四輸入端，所述阻斷電路包括第三開關電路和第四開關電路；

27、所述第三開關電路分別與第一接地端、第三輸入端以及時鐘信號源連接，所述第四開關電路分別與第二接地端、第四輸入端以及時鐘信號源連接；

28、所述第三開關電路用于：在所述第三輸入端和所述時鐘信號源的輸入信號驅(qū)動所述第三輸出端的輸出信號為高電平后，阻斷所述第一接地端接地；

29、所述第四開關電路用于：在所述第四輸入端和所述時鐘信號源的輸入信號驅(qū)動所述第四輸出端的輸出信號為高電平后，阻斷所述第二接地端接地。

30、可選地，所述第三開關電路包括第十二晶體管和第十三晶體管；

31、所述第十二晶體管的柵極與所述第三輸入端連接，所述第十三晶體管的柵極與所述時鐘信號源連接；

32、所述第十二晶體管的第一極與所述第一接地端連接，所述第十二晶體管的第二極接地，所述第十三晶體管的第一極與所述第一接地端連接，所述第十三晶體管的第二極接地。

33、可選地，所述第四開關電路包括第十四晶體管和第十五晶體管；

34、所述第十四晶體管的柵極與所述第四輸入端連接，所述第十五晶體管的柵極與所述時鐘信號源連接；

35、所述第十四晶體管的第一極與所述第二接地端連接，所述第十四晶體管的第二極接地，所述第十五晶體管的第一極與所述第二接地端連接，所述第十五晶體管的第二極接地。

36、可選地，所述鎖存電路包括第十六晶體管、第十七晶體管、第十八晶體管；

37、所述第十六晶體管的柵極與所述第三輸入端連接，所述第十六晶體管的第一極與所述第十八晶體管的第二極連接，所述第十六晶體管的第二極與所述第三輸出端連接；

38、所述第十七晶體管的柵極與所述第四輸入端連接，所述第十七晶體管的第一極與所述第十八晶體管的第二極連接，所述第十七晶體管的第二極與所述第四輸出端連接；

39、所述第十八晶體管的柵極連接時鐘信號源，所述第十八晶體管的第一極接地。

40、可選地，所述鎖存電路還包括第十九晶體管、第二十晶體管、第二十一晶體管、第二十二晶體管；

41、所述第十九晶體管的第一極與電源連接，所述第十九晶體管的第二極與所述第三輸出端連接，所述第十九晶體管的柵極與所述第四輸出端連接；

42、所述第二十晶體管的第一極與電源連接，所述第二十晶體管的第二極與所述第四輸出端連接，所述第二十晶體管的柵極與所述第三輸出端連接；

43、所述第二十一晶體管的第一極與第三輸出端連接，所述第二十一晶體管的第二極與所述第一接地端連接，所述第二十一晶體管的柵極與所述第四輸出端連接；

44、所述第二十二晶體管的第一極與所述第四輸出端連接，所述第二十二晶體管的第二極與所述第二接地端連接，所述第二十二晶體管的柵極與所述第三輸出端連接。

45、可選地，所述第十二晶體管、第十三晶體管、第十四晶體管和第十五晶體管的類型，與所述第十八晶體管的類型不同，其中，所述類型包括p型mos管或n型mos管。

46、第三方面，提供了一種存儲器，所述存儲器包括外圍電路，所述外圍電路中包括至少一個如上述第一方面和/或第二方面所述的鎖存器。

47、第四方面，提供了一種時序電路，所述時序電路中包括至少一個如上述第一方面和/或第二方面所述的鎖存器。

48、第五方面，提供了一種芯片，所述芯片中包括至少一個如上述第一方面和/或第二方面所述的鎖存器。

49、本技術實施例提供的技術方案帶來的有益效果是：

50、本技術提供的實施例，在鎖存器中增加了阻斷電路，在鎖存電路的第一輸出端的輸出信號由高電平轉(zhuǎn)變?yōu)榈碗娖胶螅钄嚯娐房勺钄嗟谝浑娫炊伺c電源的導通。由于阻斷了第一電源端，即使鎖存電路中與第一電源端屬于串聯(lián)關系的晶體管未及時關斷，對應的晶體管中也不會有直通電流流過，因此能夠降低鎖存電路的功耗。同理，在第二輸出端的輸出信號由高電平轉(zhuǎn)變?yōu)榈碗娖胶?，阻斷電路可阻斷第二電源端與電源的導通。由于阻斷了第二電源端，即使鎖存電路中與第二電源端屬于串聯(lián)關系的晶體管未及時關斷，對應的晶體管中同樣也不會有直通電流流過，因此能夠降低鎖存電路的功耗。